KR20100005092A

KR20100005092A - 플라즈마 디스플레이 패널

Info

Publication number: KR20100005092A
Application number: KR1020097022092A
Authority: KR
Inventors: 다까시 사사끼
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2007-03-28
Filing date: 2007-03-28
Publication date: 2010-01-13
Also published as: KR101095822B1; US20100127623A1; JPWO2008120268A1; WO2008120268A1

Abstract

본 발명은, 방전 셀에 인접하는 셀에서 오방전이 발생하는 것을 방지할 수 있는 플라즈마 디스플레이 패널에 관한 것이다. 본 발명의 플라즈마 디스플레이 패널(10)은, 방전 공간(DS)을 두고 마주 보는 제1 기판(FS) 및 제2 기판(RS)을 갖는다. 제1 기판에는, 제1 방향(D1)으로 연장되는 제1 버스 전극(Xb) 및 제2 버스 전극(Yb)이 설치된다. 제2 기판에는, 제1 방향과 직교하는 제2 방향(D2)으로 연장되는 격벽(BR1)이 형성된다. 제1 버스 전극에는 제1 표시 전극(Xt)이, 제2 버스 전극에는 제2 표시 전극(Yt)이, 각각 접속되고, 모두 제2 방향으로 연장되어 있다. 제1 기판에는, 또한 격벽에 대응하는 위치에 어드레스 전극(AE)이 설치되어 있다. 각 어드레스 전극의 한쪽의 측에는, 어떤 셀의 제1 표시 전극이, 다른 쪽의 측에는, 상기 셀에 인접하는 셀의 제2 표시 전극이, 각각 위치한다.

플라즈마 디스플레이 패널, 방전 공간, 제1 기판, 제2 기판, 제1 방향, 제2 방향, 어드레스 전극

Description

플라즈마 디스플레이 패널{PLASMA DISPLAY PANEL}

본 발명은, 디스플레이 장치에 사용하는 플라즈마 디스플레이 패널에 관한 것이다.

플라즈마 디스플레이 패널(PDP)은, 2매의 글래스 기판을 서로 접합하여 구성되어 있고, 글래스 기판의 사이에 형성되는 공간에 방전광을 발생시킴으로써 화상을 표시한다. 화상에서의 화소에 대응하는 셀은, 자발광형이며, 방전에 의해 발생하는 자외선을 받아 적, 녹, 청의 가시광을 발생하는 형광체가 도포되어 있다.

3 전극 구조의 PDP는, X 전극 및 Y 전극간에서 서스테인 방전을 발생시킴으로써, 화상을 표시한다. 서스테인 방전을 발생시키는 셀(점등시키는 셀)은, 예를 들면 Y 전극 및 어드레스 전극간에서 선택적으로 어드레스 방전을 발생시킴으로써, 선택된다.

일반적인 PDP에서는, X 전극 및 Y 전극은 전면 글래스 기판에 배치되고, 어드레스 전극은 배면 글래스 기판에 배치되어 있다. 또한, 최근 X 전극 및 Y 전극과 어드레스 전극의 3 전극을 전면 글래스 기판에 배치한 PDP가 제안되어 있다(예를 들면, 특허 문헌 1 참조).

특허 문헌 1: 일본 특허 공개 제2003-257321호 공보

<발명의 개시>

<발명이 해결하고자 하는 과제>

특허 문헌 1의 PDP에서는, 인접하는 셀의 Y 전극(행 전극쌍의 한쪽의 행 전극)은, 어드레스 전극(열 전극)의 양측에 배치되어 있다. 이 때문에, 어드레스 전극에 인접하는 한쪽의 Y 전극과 어드레스 전극간에서 어드레스 방전을 발생시킬 때에, 어드레스 전극에 인접하는 다른 쪽의 Y 전극과 어드레스 전극간에서 오방전이 발생할 우려가 있다. 즉, 점등하는 셀과 점등하지 않는 셀이 인접하는 경우에, 점등하지 않는 셀에서, 오방전이 발생할 우려가 있다. 특히, 글래스 기판의 접합 시의 조립 오차 등에 의해, 어드레스 전극의 위치가, 배면 글래스 기판에 형성된 격벽의 중심으로부터, 대응하는 Y 전극과 반대측으로 어긋난 경우, 인접하는 셀에서 어드레스 전극과 Y 전극 사이에서, 오방전이 발생할 가능성이 높아진다.

본 발명의 목적은, 전면 글래스 기판 상에 3 전극을 갖는 PDP에서, 어드레스 방전을 행할 때의 인접하는 셀에서의 오방전을 방지하는 것이다.

<과제를 해결하기 위한 수단>

플라즈마 디스플레이 패널은, 방전 공간을 두고 서로 대향하는 제1 기판 및 제2 기판을 갖고 있다. 제1 기판 상에는, 제1 방향으로 연장되고, 간격을 두고 배치된 제1 및 제2 버스 전극이 설치되어 있다. 또한, 제2 기판 상에는, 제1 방향에 직교하는 제2 방향으로 연장되고, 간격을 두고 배치된 복수의 제1 격벽이 형성되어 있다. 그리고, 셀은, 제1 및 제2 버스 전극과 제1 격벽으로 둘러싸여지는 영역에 형성된다.

각 셀 내에는, 제1 버스 전극에 접속되고, 제1 버스 전극으로부터 제2 버스 전극을 향하여 연장되는 제1 표시 전극이 설치되어 있다. 또한, 각 셀 내에는, 제2 버스 전극에 접속되고, 제2 버스 전극으로부터 제1 버스 전극을 향하여 연장되고, 제1 표시 전극과의 대향부를 제2 방향을 따라서 갖는 제2 표시 전극이 설치되어 있다. 또한, 제1 기판 상에는, 제1 및 제2 버스 전극과 제1 및 제2 표시 전극을 덮는 유전체층이 형성되고, 유전체층 상에는, 제1 격벽에 대향하는 위치에 배치된 복수의 어드레스 전극이 설치되어 있다. 또한, 제1 및 제2 표시 전극은, 제1 방향을 따라서 어드레스 전극에 인접하여 양측에 각각 배치된다.

<발명의 효과>

본 발명에서는, 전면 글래스 기판 상에 3 전극을 갖는 PDP에서, 어드레스 방전을 행할 때의 인접하는 셀에서의 오방전을 방지할 수 있다.

도 1은 본 발명의 제1 실시 형태를 나타내는 분해 사시도.

도 2는 도 1에 나타낸 PDP의 주요부의 설명도.

도 3은 도 1에 나타낸 PDP의 주요부의 단면도.

도 4는 도 1에 나타낸 배면 기판부의 개요를 도시하는 설명도.

도 5는 도 1에 나타낸 PDP를 이용하여 구성된 플라즈마 디스플레이 장치의 일례를 나타내는 분해 사시도.

도 6은 도 5에 나타낸 회로부의 개요를 도시하는 블록도.

도 7은 도 1에 나타낸 PDP에 화상을 표시하기 위한 서브 필드의 방전 동작의 예를 나타내는 파형도.

도 8은 본 발명의 제2 실시 형태에서의 PDP의 주요부의 설명도.

도 9는 본 발명의 제2 실시 형태에서의 PDP의 주요부의 단면도.

도 10은 본 발명의 제3 실시 형태에서의 PDP의 주요부의 설명도.

도 11은 본 발명의 제4 실시 형태에서의 PDP의 주요부의 설명도.

도 12는 본 발명의 제4 실시 형태에서의 PDP의 주요부의 단면도.

도 13은 본 발명의 제5 실시 형태에서의 PDP의 주요부의 설명도.

도 14는 본 발명의 제6 실시 형태를 나타내는 분해 사시도.

도 15는 도 14에 나타낸 PDP의 주요부의 설명도.

도 16은 도 14에 나타낸 PDP의 주요부의 단면도.

도 17은 도 14에 나타낸 배면 기판부의 개요를 도시하는 설명도.

<발명을 실시하기 위한 최량의 형태>

이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다.

도 1은, 본 발명의 제1 실시 형태를 나타내고 있다. 도면 중의 화살표 D1은, 제1 방향 D1을 나타내고, 화살표 D2는, 제1 방향 D1에 화상 표시면에 평행한 면내에서 직교하는 제2 방향 D2를 나타내고 있다. 플라즈마 디스플레이 패널(10)(이하, PDP라고도 칭함)은, 화상 표시면을 구성하는 전면 기판부(12)와, 전면 기판부(12)에 대향하는 배면 기판부(14)에 의해 구성되어 있다. 전면 기판부(12)와 배면 기판부(14) 사이(보다 상세하게는, 배면 기판부(14)의 오목부)에 방전 공간 DS가 형성된다.

전면 기판부(12)는, 반복하여 방전을 발생시키기 위해, 글래스 기재 FS(제1 기판) 상(도면에서는 하측)에 제1 방향 D1을 따라서 평행하게 형성되고, 제2 방향 D2를 따라서 교대로 형성된 X 버스 전극 Xb(제1 버스 전극) 및 Y 버스 전극 Yb(제2 버스 전극)를 갖고 있다. X 버스 전극 Xb에는, X 버스 전극 Xb로부터 Y 버스 전극 Yb를 향하여 제2 방향 D2로 연장되는 X 투명 전극 Xt(제1 표시 전극)가 접속되어 있다. 또한, Y 버스 전극 Yb에는, Y 버스 전극 Yb로부터 X 버스 전극 Xb를 향하여 제2 방향 D2로 연장되는 Y 투명 전극 Yt(제2 표시 전극)가 접속되어 있다.

여기서, X 버스 전극 Xb 및 Y 버스 전극 Yb는, 금속 재료 등으로 형성된 불투명한 전극이며, X 투명 전극 Xt 및 Y 투명 전극 Yt는, ITO막 등으로 형성된 광을 투과하는 투명 전극이다. 또한, 투명 전극 Xt 및 Yt는, 각각이 당접하는 패스 전극 Xb 및 Yb와 글래스 기재 FS 사이 전체면에 배치되는 경우도 있다. 또한, 투명 전극 Xt 및 Yt는, 버스 전극 Xb 및 Yb와 동일한 재료(금속 재료 등)이며, 버스 전극 Xb 및 Yb와 일체로 형성되어도 된다. 그리고, X 전극 XE(유지 전극)는, X 버스 전극 Xb 및 X 투명 전극 Xt에 의해 구성되고, Y 전극 YE(주사 전극)는, Y 버스 전극 Yb 및 Y 투명 전극 Yt에 의해 구성된다.

전극 Xb, Xt, Yb, Yt는, 유전체층 DL1에 덮여져 있다. 예를 들면, 유전체층 DL1은, CVD법에 의해 형성된 이산화실리콘막(SiO₂막, 실리콘산화막)이다. 그리고, 유전체층 DL1 상(도면에서는 하측)에는, 버스 전극 Xb, Yb의 직교 방향(제2 방향 D2)으로 연장되는 복수의 어드레스 전극 AE가 설치되어 있다. 어드레스 전극 AE 는, 유전체층 DL2에 덮여져 있고, 유전체층 DL2의 표면은, MgO 등의 보호층 PL에 덮여져 있다.

방전 공간 DS를 두고 전면 기판부(12)에 대향하는 배면 기판부(14)는, 글래스 기재 RS(제2 기판) 상에, 서로 평행하게 형성된 제1 격벽(배리어 리브) BR1을 갖고 있다. 격벽 BR1은, 버스 전극 Xb, Yb에 직교하는 방향(제2 방향 D2)으로 연신되고, 어드레스 전극 AE에 대향하고 있다. 바꿔 말하면, 어드레스 전극 AE는, 격벽 BR1에 대향하는 위치에 배치되어 있다. 격벽 BR1에 의해, 셀의 측벽이 구성된다. 또한, 격벽 BR1의 측면과, 서로 인접하는 격벽 BR1의 사이의 글래스 기재 RS 상에는, 자외선에 의해 여기되어 적(R), 녹(G), 청(B)의 가시광을 발생하는 형광체 PHr, PHg, PHb가, 각각 도포되어 있다.

PDP(10)의 1개의 화소는, 적, 녹 및 청의 광을 발생하는 3개의 셀에 의해 구성된다. 여기서, 1개의 셀(1색의 화소)은, 버스 전극 Xb, Yb와 격벽 BR1로 규정되는 방전 공간 DS로 형성된다. 이와 같이, PDP(10)는, 화상을 표시하기 위해 셀을 매트릭스 형상으로 배치하고, 또한 서로 다른 색의 광을 발생하는 복수종의 셀을 교대로 배열하여 구성되어 있다. 특히 도시하지 않고 있지만, 버스 전극 Xb, Yb를 따라서 형성된 셀에 의해, 표시 라인이 구성된다.

PDP(10)는, 전면 기판부(12) 및 배면 기판부(14)를, 보호층 PL과 격벽 BR1이 서로 접하도록 접합하고, Ne, Xe 등의 방전 가스를 방전 공간 DS에 봉입함으로써 구성된다.

도 2 및 도 3은, 도 1에 도시한 PDP(10)의 주요부를 나타내고 있다. 도 2 는, 화상 표시면측(도 3의 상측)으로부터 본 전극 Xb, Xt, Yb, Yt, AE 및 격벽 BR1의 상태를 나타내고 있다. 도 3은, 도 2의 A-A'선을 따르는 단면을 도시하고 있다.

화상 표시면측으로부터 본 경우, 어드레스 전극 AE는, 격벽 BR1에 겹치는 위치에 설치되어 있다. 전술한 바와 같이, 셀 C1은, 버스 전극 Xb, Yb와 격벽 BR1로 둘러싸여지는 영역(도 2의 굵은 파선으로 둘러싼 영역)에 형성된다.

X 투명 전극 Xt 및 Y 투명 전극 Yt는, 셀 C1마다 설치되고, 제2 방향 D2를 따라서 대향하고 있다. 또한, 투명 전극 Yt는, 자신에 대응(도면에서는, 자신의 좌측에 위치)하는 어드레스 전극 AE에 유전체층 DL1을 개재하여 대향하고 있다. 이 때문에, 어드레스 전극 AE와 투명 전극 Yt간에 전압을 인가함으로써, 주목하는 셀 C1의 방전 공간 DS에서 어드레스 방전을 발생시킬 수 있다. 이 때, 격벽 BR1도 유전체층의 일부로서 작용하고, 어드레스 전극 AE와 투명 전극 Yt간의 전계가 방전 공간 DS에 생긴다.

또한, 표시 라인 DSL을 따라서 배치되는 투명 전극 Xt, Yt는, 제1 방향 D1을 따라서 교대로 배치되어 있다. 따라서, 어드레스 전극 AE를 사이에 두고 제1 방향 D1에 인접하는 한 쌍의 셀 C1에서, 어드레스 전극 AE의 제1 방향 D1측의 한쪽(도면의 우측)에, 한쪽의 셀 C1의 투명 전극 Yt(주사 전극)가 인접하고, 어드레스 전극 AE의 제1 방향 D1측의 다른 쪽(도면의 좌측)에, 다른 쪽의 셀 C1의 투명 전극 Xt(유지 전극)가 인접한다. 바꿔 말하면, 어드레스 전극 AE를 사이에 두고 제1 방향 D1에 인접하는 한 쌍의 셀 C1에서, 어드레스 전극 AE는, 한쪽의 투명 전극 Yt에 만 대향한다.

따라서, 주목하는 셀 C1의 어드레스 전극 AE와 투명 전극 Yt간에서 어드레스 방전을 발생시킬 때(어드레스 기간)에, 인접하는 셀 C1에서 오방전이 발생하는 것을 방지할 수 있다. 이에 의해, 전면 기판부(12)와 배면 기판부(14)를 접합할 때에 어드레스 전극 AE의 위치가, 격벽 BR1의 중심으로부터, 대응하는 투명 전극 Yt와 반대측(투명 전극 Xt측)으로 어긋난 경우라도, 인접하는 셀 C1에서 오방전이 발생하지 않는다. 이 때문에, 글래스 기재 FS(전면 글래스 기판) 상에 3 전극을 갖는 PDP에서, 전면 기판부(12)와 배면 기판부(14)를 접합할 때의 조립 정밀도를 높게 할 필요가 없어, 조립 공정을 간이하게 할 수 있다.

도 4는, 도 1에 도시한 배면 기판부(14)의 개요를 도시하고 있다. 글래스 기재 RS의 주변부에는, 배기 공간 ES로부터 글래스 기재 RS의 외면까지 관통하는 배기 구멍 EH가 형성되어 있다. 이에 의해, 조립된 PDP의 방전 공간 DS를 진공 상태로 설정할 수 있어, 방전 가스를 방전 공간 DS에 봉입할 수 있다. 또한, 방전 공간 DS 및 배기 공간 ES는, 샌드 블러스트법 등에 의해, 글래스 기재 RS를 직접 새겨 넣어 형성된다. 즉, 격벽 BR1은, 글래스 기재 RS를 직접 새겨 넣음으로써 형성된다. 이에 의해, 예를 들면 격벽 BR1을 형성하기 위한 소성 공정을 필요로 하지 않기 때문에, PDP의 제조 코스트를 저감할 수 있다. 대부분의 경우, 이 소성 공정의 소성로는 전기를 에너지로 하고 있고, 이 소성 공정을 없애는 것은 전기 에너지의 삭감으로도 된다. 또한, 방전 공간 DS는, 페이스트 형상의 격벽 재료를 도포하고, 건조, 샌드 블러스트, 소성 공정을 거쳐서 형성되어도 된다. 또한, 격벽 BR1을 인쇄에 의한 적층으로 형성하여도 된다.

도 5는, 도 1에 도시한 PDP(10)를 이용하여 구성된 플라즈마 디스플레이 장치의 일례를 나타내고 있다. 플라즈마 디스플레이 장치(이하, PDP 장치라고도 칭함)는, PDP(10), PDP(10)의 화상 표시면(16)측(광의 출력측)에 설치되는 광학 필터(20), PDP(10)의 화상 표시면(16)측에 배치된 전 케이스(30), PDP(10)의 배면(18)측에 배치된 후 케이스(40) 및 베이스 섀시(50), 베이스 섀시(50)의 후 케이스(40)측에 부착되고, PDP(10)를 구동하기 위한 회로부(60) 및 PDP(10)를 베이스 섀시(50)에 접착하기 위한 양면 접착 시트(70)를 갖고 있다. 회로부(60)는, 복수의 부품으로 구성되기 때문에, 도면에서는, 파선의 상자로 나타내고 있다. 광학 필터(20)는, 전 케이스(30)의 개구부(32)에 부착되는 보호 글래스(도시 생략)에 첨부된다. 또한, 광학 필터(20)에 전자파 차폐 기능을 갖게 하는 것도 있다. 또한, 광학 필터(20)는, 보호 글래스가 아니라, PDP(10)의 화상 표시면(16)측에 직접 첨부되는 것도 있다.

도 6은, 도 1에 도시한 PDP(10)를 구동하기 위한 회로부(60)의 개요를 도시하고 있다. 회로부(60)는, 버스 전극 Xb에 공통의 펄스를 인가하는 X 드라이버 XDRV, 버스 전극 Yb에 선택적으로 펄스를 인가하는 Y 드라이버 YDRV, 어드레스 전극 AE에 선택적으로 펄스를 인가하는 어드레스 드라이버 ADRV, 드라이버 XDRV, YDRV, ADRV의 동작을 제어하는 제어부 CNT 및 전원부 PWR을 갖고 있다. 드라이버 XDRV, YDRV, ADRV는, PDP(10)를 구동하는 구동부로서 동작한다. 전원부 PWR은, 드라이버 YDRV, XDRV, ADRV에 공급하는 전원 전압 Vsc, Vs/2, -Vs/2, Vsa 등을 생성 한다.

제어부 CNT는, 화상 데이터 RO-7, GO-7, BO-7에 기초하여 사용하는 서브 필드를 선택하고, 드라이버 YDRV, XDRV, ADRV에 제어 신호 YCNT, XCNT, ACNT를 출력한다. 여기서, 서브 필드는, PDP(10)의 1 화면을 표시하기 위한 1 필드가 분할된 필드이며, 서브 필드마다 서스테인 방전의 횟수가 설정되어 있다. 그리고, 화소를 구성하는 셀 C1마다, 사용하는 서브 필드를 선택함으로써, 다계조의 화상이 표시된다.

도 7은, 도 1에 도시한 PDP(10)에 화상을 표시하기 위한 서브 필드에서의 방전 동작의 일례를 나타내고 있다. 도면 중의 별 표시는, 방전의 발생을 나타내고 있다. 각 서브 필드 SF는, 리셋 기간 RST, 어드레스 기간 ADR, 서스테인 기간 SUS 및 소거 기간 ERS에 의해 구성된다. 또한, 소거 기간 ERS는, 점등한 셀만의 벽전하를 감소시키기 위한 방전을 발생시키는 기간이므로, 서스테인 기간 SUS에 포함시켜 정의되는 경우도 있다.

우선, 리셋 기간 RST에서는, 완만하게 하강하는 마이너스의 전압(둔파)이, 유지 전극 XE(버스 전극 Xb 및 투명 전극 Xt)에 인가되고, 플러스의 전압이, 주사 전극 YE(버스 전극 Yb 및 투명 전극 Yt)에 인가된다(도 7의 (a)). 그리고, 유지 전극 XE는, 마이너스의 기입 전압으로 유지되고, 완만하게 상승하는 플러스의 기입 전압(기입 둔파)이 주사 전극 YE에 인가된다(도 7의 (b)). 이에 의해, 셀의 발광을 억제하면서 유지 전극 XE와 주사 전극 YE에 플러스와 마이너스의 벽전하가 각각 축적된다. 다음으로, 유지 전극 XE에 플러스의 조정 전압이 인가되고, 마이너스의 조정 전압(조정 둔파)이 주사 전극 YE에 인가된다(도 7의 (c)). 이에 의해, 유지 전극 XE와 주사 전극 YE에 각각 축적된 플러스와 마이너스의 벽전하의 양이 감소됨과 함께, 모든 셀의 벽전하가 동등하게 된다. 또한, 예를 들면 플러스의 조정 전압은, 전압 Vs/2보다 낮은 전압이며, 마이너스의 조정 전압의 최소값은, 전압 -Vs/2보다 높은 전압이다.

어드레스 기간 ADR에서는, 어드레스 방전 시에 양극으로 되는 스캔 전압이 유지 전극 XE에 인가되고, 어드레스 방전 시에 음극으로 되는 스캔 펄스가 주사 전극 YE에 인가되고, 어드레스 방전 시에 양극으로 되는 어드레스 펄스(전압 Vsa)가, 점등하는 셀에 대응하는 어드레스 전극 AE에 인가된다(도 7의 (d)). 스캔 펄스와 어드레스 펄스에 의해 선택된 셀은, 일시적으로 방전한다. 즉, 주사 전극 YE와 어드레스 전극 AE간에는, 방전을 발생시키는 최저 전압(방전 개시 전압) 이상의 전압이 인가되고, 유지 전극 XE와 어드레스 전극 AE간에는, 방전 개시 전압보다 낮은 전압이 인가된다. 이에 의해, 전술한 도 2에서 설명한 바와 같이, 주목하는 셀의 어드레스 전극 AE와 주사 전극 YE간에서 어드레스 방전을 발생시킬 때에, 인접하는 셀의 유지 전극 XE와 어드레스 전극 AE간에서 오방전이 발생하는 것을 방지할 수 있다.

어드레스 전극 AE의 파형으로 나타내어지는 2회째의 어드레스 펄스는, 다른 표시 라인의 방전 셀을 선택하기 위해 인가된다(도 7의 (e)).

서스테인 기간 SUS에서는, 마이너스 및 플러스의 서스테인 펄스가, 유지 전극 XE 및 주사 전극 YE에 각각 인가된다(도 7의 (f, g)). 이에 의해, 점등한 셀의 방전 상태가 유지된다. 서로 극성이 다른 서스테인 펄스가, 유지 전극 XE 및 주사 전극 YE에 반복하여 인가됨으로써, 서스테인 기간 SUS에 점등한 셀의 방전이 반복하여 행해진다.

소거 기간 ERS에서는, 마이너스의 소거 전 펄스와 플러스의 고전압의 소거 전 펄스가, 유지 전극 XE 및 주사 전극 YE에 각각 인가되어, 방전이 발생한다(도 7의 (h)). 이에 의해, 벽전하가, 유지 전극 XE 및 주사 전극 YE에 축적된다. 이 때, 주사 전극 YE는, 전압 Vs/2보다 높은 전압이 인가되기 때문에, 축적되는 벽전하의 양은 상대적으로 많아진다. 다음으로, 플러스의 소거 펄스와 마이너스의 소거 펄스가, 유지 전극 XE 및 주사 전극 YE에 각각 인가된다(도 7의 (i)). 이에 의해, 방전이 일어나지만, 2 전극간에 인가되어 있는 전압값의 차가 서스테인 기간 SUS의 전압값의 차보다도 낮기 때문에, 벽전하의 양이 서스테인 기간 SUS에 비해 감소한다.

이상, 제1 실시 형태에서는, 투명 전극 Xt, Yt가, 제1 방향 D1(어드레스 전극 AE에 직교하는 방향)을 따라서 교대로 배치되어 있다. 즉, 어드레스 전극 AE를 통하여 제1 방향 D1에 인접하는 셀 C1에서, 양방의 셀 C1의 투명 전극 Yt가 1개의 어드레스 전극 AE의 양측에 인접하는 일이 없다. 이 결과, 어드레스 전극 AE를 통하여 인접하는 셀 C1에서 오방전이 발생하는 것을 방지할 수 있다.

또한, 어드레스 전극 AE의 위치가, 격벽 BR1의 중심으로부터, 대응하는 투명 전극 Yt와 반대측(투명 전극 Xt측)으로 어긋난 경우라도, 어드레스 전극 AE와 투명 전극 Xt간에서 오방전이 발생하지 않기 때문에, 전면 기판부(12)와 배면 기판 부(14)를 접합할 때의 조립 정밀도를 높게 할 필요가 없어, 조립 공정을 간이하게 할 수 있다.

또한, 배면 기판부(14)에 어드레스 전극 AE를 설치하고 있지 않기 때문에, 글래스 기재 RS를 직접 새겨 넣음으로써, 격벽 BR1을 형성할 수 있다. 이에 의해, 예를 들면 격벽 BR1을 형성하기 위한 소성 공정을 필요로 하지 않기 때문에, PDP(10)의 제조 코스트를 저감할 수 있다.

도 8 및 도 9는, 본 발명의 제2 실시 형태에서의 PDP(10)의 주요부를 도시하고 있다. 이 실시 형태에서는, 어드레스 전극 AE에 돌기부 Ap가 형성되어 있는 점이, 제1 실시 형태와 상위하다. 어드레스 전극 AE의 형상을 제외한 구성은, 제1 실시 형태(도 1∼도 4)와 동일하다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다. 또한, 이 실시 형태의 PDP(10)를 이용한 PDP 장치 및 PDP(10)에 화상을 표시하기 위한 방전 동작은, 전압값(예를 들면, 도 7에 도시한 전압 Vsc, Vsa)을 제외하고 제1 실시 형태(도 5∼도 7)와 동일하다.

또한, 도 8은, 화상 표시면측(도 9의 상측)으로부터 본 전극 Xb, Xt, Yb, Yt, AE 및 격벽 BR1의 상태를 나타내고, 도 9는, 도 8의 A-A'선을 따르는 단면을 도시하고 있다.

돌기부 Ap는, 투명 전극 Yt의 선단과 버스 전극 Xb 사이에, 어드레스 전극 AE로부터 돌출되어 어드레스 전극 AE와 일체로 형성되어 있다. 즉, 돌기부 Ap는, 유전체층 DL2 및 보호층 PL을 통하여, 어드레스 전극 AE에 대응하는 셀 C1의 방전 공간 DS 상에 배치된다. 방전 공간 DS 상에 돌기부 Ap가 형성되어 있기 때문에, 돌기부 Ap와 투명 전극 Yt간에서 방전을 발생시킬 때의 방전 개시 전압을 낮게 할 수 있다. 즉, 어드레스 전극 AE와 투명 전극 Yt간에 인가하는 전압, 예를 들면 전술한 도 7에 도시한 전압 Vsa를 작게 할 수 있다. 또한, 돌기부 Ap는 버스 전극 Xb(유지 전극)에 근접하지만, 전술한 인접 셀의 투명 전극 Xt(유지 전극)와 마찬가지로 어드레스 방전 시에 오방전을 일으키는 일은 없다.

이상, 제2 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 방전 공간 DS 상에 형성된 돌기부 Ap와 투명 전극 Yt간에서 방전을 발생시키기 때문에, 어드레스 기간에 인가하는 전압, 예를 들면, 도 7에 도시한 전압 Vsa를 작게 할 수 있다. 이 결과, 어드레스 전극 AE의 드라이버 회로(예를 들면, 도 6에 도시한 어드레스 드라이버 ADRV)의 소비 전력을 저감할 수 있다. 또한, 전압 Vsa를 작게 함으로써, 인접하는 셀 C1에서의 오방전의 발생을 더 저감할 수 있다. 또한, 어드레스 전극 AE와 전극 YE간에, 제1 실시 형태와 동일한 전압(예를 들면, 도 7에 도시한 전압 Vsa와 전압 -Vs/2의 차)을 인가한 경우, 방전 개시 전압이 제1 실시 형태에 비해 낮기 때문에, 어드레스 방전을 확실하게 발생시킬 수 있다.

도 10은, 본 발명의 제3 실시 형태에서의 PDP(10)의 주요부를 도시하고 있다. 이 실시 형태에서는, 어드레스 전극 AE에 형성된 돌기부 Ap2가, 제2 실시 형태와 상위하다. 어드레스 전극 AE의 돌기부 Ap2를 제외한 구성은, 제2 실시 형태와 동일하다. 제1 및 제2 실시 형태(도 1∼도 4, 도 8, 도 9)에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다. 또한, 이 실시 형태의 PDP(10)를 이용한 PDP 장치 및 PDP(10)에 화상을 표시하기 위한 방전 동작은, 전압값(예를 들면, 도 7에 도시한 전압 Vsc, Vsa)을 제외하고 제1 실시 형태(도 5∼도 7)와 동일하다.

또한, 도 10은, 화상 표시면측(도 9의 상측)으로부터 본 전극 Xb, Xt, Yb, Yt, AE 및 격벽 BR1의 상태를 나타내고 있다. 또한, 도 10의 A-A'선을 따르는 단면은, 전술한 도 9와 동일하다.

돌기부 Ap2는, 투명 전극 Yt의 선단과 버스 전극 Xb 사이에, 어드레스 전극 AE로부터 돌출되어 어드레스 전극 AE와 일체로 형성되어 있다. 또한, 돌출부 Ap2의 일부는, 유전체층 DL1을 사이에 두고 투명 전극 Yt의 선단과 겹치는(도 10의 파선 부분) 위치에 배치된다. 이에 의해, 어드레스 전극 AE의 돌기부 Ap2와 투명 전극 Yt간의 거리를 짧게 할 수 있기 때문에, 돌기부 Ap2와 투명 전극 Yt간에서 방전을 발생시킬 때의 방전 개시 전압을 더 낮게 할 수 있다. 이 결과, 어드레스 방전을 발생시킬 때에, 어드레스 전극 AE와 투명 전극 Yt간에 인가하는 전압, 예를 들면, 전술한 도 7에 도시한 전압 Vsa를 더 작게 할 수 있다.

이상, 제3 실시 형태에서도, 전술한 제1 및 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 어드레스 방전을 발생시킬 때에, 어드레스 전극 AE와 투명 전극 Yt간에 인가하는 전압, 예를 들면, 전술한 도 7에 도시한 전압 Vsa를 더 작게 할 수 있다.

도 11 및 도 12는, 본 발명의 제4 실시 형태에서의 PDP(10)의 주요부를 도시 하고 있다. 이 실시 형태에서는, 어드레스 전극 AE가 배치되는 위치가, 제1 실시 형태와 상위하다. 그 밖의 구성은, 제1 실시 형태(도 1∼도 4)와 동일하다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다. 또한, 이 실시 형태의 PDP(10)를 이용한 PDP 장치 및 PDP(10)에 화상을 표시하기 위한 방전 동작은, 전압값(예를 들면, 도 7에 도시한 전압 Vsc, Vsa)을 제외하고 제1 실시 형태(도 5∼도 7)와 동일하다.

또한, 도 11은, 화상 표시면측(도 12의 상측)으로부터 본 전극 Xb, Xt, Yb, Yt, AE 및 격벽 BR1의 상태를 나타내고, 도 12는, 도 11의 A-A'선을 따르는 단면을 도시하고 있다.

어드레스 전극 AE는, 격벽 BR1의 중심 RC로부터 투명 전극 Yt측으로 치우쳐 배치되어 있다. 예를 들면, 어드레스 전극 AE의 일부는, 격벽 BR1로부터 투명 전극 Yt측으로 비어져 나와 배치된다. 또한, 어드레스 전극 AE는, 격벽 BR1로부터 투명 전극 Yt측으로 비어져 나오지 않는 범위에서, 투명 전극 Yt측으로 치우쳐 배치되어도 된다. 이에 의해, 어드레스 전극 AE와 투명 전극 Yt간의 거리를 짧게 할 수 있기 때문에, 어드레스 전극 AE와 투명 전극 Yt간에서 방전을 발생시킬 때의 방전 개시 전압을 낮게 할 수 있다.

이상, 제4 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 방전 개시 전압을 낮게 할 수 있기 때문에, 전술한 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다.

도 13은, 본 발명의 제5 실시 형태에서의 PDP(10)의 주요부를 도시하고 있 다. 이 실시 형태에서는, 전극 Xb, Yb, AE의 일부분의 배선 폭이, 제1 실시 형태와 상위하다. 그 밖의 구성은, 제1 실시 형태(도 1∼도 4)와 동일하다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다. 또한, 이 실시 형태의 PDP(10)를 이용한 PDP 장치 및 PDP(10)에 화상을 표시하기 위한 방전 동작은, 전압값(예를 들면, 도 7에 도시한 전압 Vsc, Vsa)을 제외하고 제1 실시 형태(도 5∼도 7)와 동일하다.

또한, 도 13은, 화상 표시면측(도 3의 상측)으로부터 본 전극 Xb, Xt, Yb, Yt, AE 및 격벽 BR1의 상태를 나타내고 있다. 또한, 도 13의 A-A'선을 따르는 단면은, 전술한 도 3과 동일하다.

전극 Xb, Yb와 전극 AE가 서로 교차하는 교차부 CA에서, 어드레스 전극 AE의 배선 폭은, 교차부 CA를 제외한 부분의 배선 폭보다 가늘게 형성되어 있다. 즉, 버스 전극 Xb, Yb의 배선 폭은, 제1 실시 형태와 동일하게 형성되고, 어드레스 전극 AE만, 교차부 CA의 배선 폭을 어드레스 전극 AE의 교차부 CA를 제외한 부분의 배선 폭보다 가늘게 형성되어 있다. 또한, 교차부 CA의 버스 전극 Xb, Yb의 배선 폭을, 교차부 CA를 제외한 부분의 배선 폭보다 가늘게 형성하여도 된다. 교차부 CA의 배선 폭이 가늘게 형성되어 있기 때문에, 전극 Xb, Yb와 전극 AE간에 형성되는 배선 용량을 작게 할 수 있다.

이상, 제5 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 전극 Xb, Yb와 전극 AE간에 형성되는 배선 용량이 작기 때문에, 전극 Xb, Yb, AE의 드라이버 회로(예를 들면, 도 5에 나타 낸 드라이버 XDRV, YDRV, ADRV)의 구동력을 저감할 수 있어, 소비 전력을 저감할 수 있다.

도 14는, 본 발명의 제6 실시 형태를 나타내고 있다. 이 실시 형태에서는, 글래스 기재 RS 상에 제2 격벽 BR2가 형성되어 있는 점이, 제1 실시 형태와 상위하다. 그 밖의 구성은, 제1 실시 형태(도 1∼도 4)와 동일하다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다. 또한, 이 실시 형태의 PDP(10)를 이용한 PDP 장치 및 PDP(10)에 화상을 표시하기 위한 방전 동작은, 전압값(예를 들면, 도 7에 도시한 전압 Vsc, Vsa)을 제외하고 제1 실시 형태(도 5∼도 7)와 동일하다.

제2 격벽 BR2는, 글래스 기재 RS 상에 제1 방향 D1로 형성되고, 버스 전극 Xb, Yb에 대향하고 있다. 격벽 BR1, BR2에 의해, 셀의 측벽이 구성된다. 즉, 셀의 방전 공간 DS는, 격벽 BR1, BR2에 의해 서로 격리되어 있다. 이에 의해, 제2 방향 D2에서 인접하는 셀의 오방전을 방지할 수 있다.

도 15 및 도 16은, 도 14에 도시한 PDP(10)의 주요부를 도시하고 있다. 도 15는, 화상 표시면측(도 16의 상측)으로부터 본 전극 Xb, Xt, Yb, Yt, AE 및 격벽 BR1, BR2의 상태를 나타내고 있다. 도 16은, 도 15의 A-A'선을 따르는 단면을 도시하고 있다.

화상 표시면측으로부터 본 경우, 버스 전극 Xb, Yb는, 격벽 BR2에 겹치는 위치에 설치되어 있다. 셀 C1은, 격벽 BR1, BR2로 둘러싸여지는 영역(도 15의 굵은 파선으로 둘러싼 영역)에 형성된다. 격벽 BR2 상에 버스 전극 Xb, Yb가 배치되어 있기 때문에, 제2 방향 D2에 인접하는 버스 전극 Xb, Yb간의 오방전을 방지할 수 있다. 즉, 제2 방향 D2에 인접하는 셀의 오방전을 방지할 수 있다. 이 때문에, 버스 전극 Xb, Yb간의 거리를 짧게 할 수 있어, 각 셀 C1의 면적을 크게 할 수 있다.

도 17은, 도 14에 도시한 배면 기판부(14)의 개요를 도시하고 있다. 전술한 도 4에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다.

격벽 BR1, BR2는, 샌드 블러스트법 등에 의해, 글래스 기재 RS를 직접 새겨 넣음으로써 형성된다. 즉, 격벽 BBR2는, 격벽 BR1과 일체로 형성되어 있다.

이상, 제6 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 셀 C1이 격벽 BR1, BR2에 의해 서로 격리되어 있기 때문에, 인접하는 4 방향의 셀의 오방전을 방지할 수 있다.

또한, 전술한 실시 형태에서는, 1개의 화소가, 3개의 셀(적(R), 녹(G), 청(B))에 의해 구성되는 예에 대해 설명하였다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예를 들면, 1개의 화소를 4개 이상의 셀에 의해 구성하여도 된다. 혹은, 1개의 화소가, 적(R), 녹(G), 청(B) 이외의 색을 발생하는 셀에 의해 구성되어도 되고, 1개의 화소가, 적(R), 녹(G), 청(B) 이외의 색을 발생하는 셀을 포함하여도 된다.

전술한 제2 및 제3 실시 형태에서는, 돌기부 Ap, Ap2가, 어드레스 전극 AE와 일체로 형성되는 예에 대해 설명하였다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예를 들면, 돌기부 Ap, Ap2는, 어드레스 전극 AE에 접속된 투명 전극에 의해 형성되어도 된다. 이 경우에도, 전술한 제2 및 제3 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 돌기부 Ap, Ap2가 투명 전극에 의해 형성되기 때문에, 각 셀에서, 광이 투과하는 영역을 넓게 할 수 있다.

이상, 본 발명에 대해 상세히 설명해 왔지만, 상기의 실시 형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이에 한정되는 것은 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 명백하다.

본 발명은, 디스플레이 장치에 사용하는 플라즈마 디스플레이 패널에 적용할 수 있다.

Claims

방전 공간을 두고 서로 대향하는 제1 기판 및 제2 기판과,

상기 제1 기판 상에, 제1 방향으로 연장되고, 간격을 두고 배치된 제1 및 제2 버스 전극과,

상기 제2 기판 상에, 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 간격을 두고 배치된 복수의 제1 격벽과,

상기 제1 및 제2 버스 전극과 상기 제1 격벽으로 둘러싸여지는 영역에 형성된 셀과,

상기 각 셀 내에 배치되고, 상기 제1 버스 전극에 접속되고, 상기 제1 버스 전극으로부터 상기 제2 버스 전극을 향하여 연장되는 제1 표시 전극과,

상기 각 셀 내에 배치되고, 상기 제2 버스 전극에 접속되고, 상기 제2 버스 전극으로부터 상기 제1 버스 전극을 향하여 연장되고, 상기 제1 표시 전극과의 대향부를 상기 제2 방향을 따라서 갖는 제2 표시 전극과,

상기 제1 기판 상에 형성되고, 상기 제1 및 제2 버스 전극과 상기 제1 및 제2 표시 전극을 덮는 유전체층과,

상기 유전체층 상에 형성되고, 상기 제1 격벽에 대향하는 위치에 배치된 복수의 어드레스 전극

을 포함하고,

상기 제1 및 제2 표시 전극은, 상기 제1 방향을 따라서 상기 어드레스 전극 에 인접하여 양측에 각각 배치되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
제1항에 있어서,

상기 제2 표시 전극의 선단과 상기 제1 버스 전극 사이에, 상기 어드레스 전극으로부터 돌출되어 형성된 돌출부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
제2항에 있어서,

상기 돌출부의 일부는, 상기 유전체층을 사이에 두고 상기 제2 표시 전극의 선단과 겹치는 위치에 배치되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
제1항에 있어서,

상기 유전체층은, 실리콘 산화막으로 형성되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널.
제1항에 있어서,

상기 어드레스 전극은, 상기 제1 격벽의 중심으로부터 인접하는 상기 제2 표시 전극측에 치우쳐 배치되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널.
제1항에 있어서,

상기 제1 및 제2 버스 전극과 상기 어드레스 전극이 서로 교차하는 교차부에서의 상기 제1, 제2 버스 전극 및 어드레스 전극 중 적어도 하나의 배선 폭은, 그 전극의 상기 교차부를 제외한 부분의 배선 폭보다 가늘게 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
제1항에 있어서,

상기 제2 기판 상에, 상기 제1 및 제2 버스 전극에 대향하는 위치에 배치된 제2 격벽을 포함하고 있는 것을 특징으로 하는 플라즈마 디스플레이 패널.