JP4661981B2 - プラズマディスプレイパネルおよびプラズマディスプレイパネルの製造方法 - Google Patents

Description

本発明は、プラズマディスプレイパネルおよびプラズマディスプレイパネルの製造方法に関する。

プラズマディスプレイパネル（ＰＤＰ）は、２枚のガラス基板を互いに貼り合わせて構成されており、ガラス基板の間に形成される空間に放電光を発生させることで画像を表示する。画像における画素に対応するセルは、自発光型であり、放電により発生する紫外線を受けて赤、緑、青の可視光を発生する蛍光体が塗布されている。

例えば、３電極構造のＰＤＰは、Ｘ電極およびＹ電極間でサステイン放電を発生させることで、画像を表示する。サステイン放電を発生させるセル（点灯させるセル）は、例えば、Ｙ電極およびアドレス電極間で選択的にアドレス放電を発生させることにより、選択される。

一般的なＰＤＰでは、Ｘ電極およびＹ電極は前面ガラス基板に配置され、アドレス電極は背面ガラス基板に配置されている。また、近年、Ｘ電極およびＹ電極とアドレス電極の３電極を前面ガラス基板に配置したＰＤＰが提案されている。この種のＰＤＰでは、Ｘ電極およびＹ電極等の１層目の電極は、ガラス基材上に形成され、アドレス電極等の２層目の電極は、１層目の電極を覆っている誘電体層上に形成されている。なお、前面ガラス基板は、ガラス基材およびガラス基材上に形成された誘電体層を含んで構成されている。

２層に分かれた電極を前面ガラス基板に有するＰＤＰでは、１層目の電極と２層目の電極との間の誘電体層が、２層目の電極を形成するときのエッチングにより腐食し、画質が劣化するおそれがある。２層目の電極を形成するときのエッチングによる誘電体層の腐食を防止するために、１層目の電極と２層目の電極との間の誘電体層をプラズマＣＶＤ法により形成されたＳｉＯ_２膜の１層で構成するＰＤＰが提案されている（例えば、特許文献１参照）。
特開２００４−２７３２６５号公報

一般に、プラズマＣＶＤ法等の気相成長法では、ＳｉＯ_２の堆積速度（成長速度）が遅い。例えば、前面ガラス基板上に３電極を有するＰＤＰでは、Ｘ電極およびＹ電極とアドレス電極を所定の間隔だけ離すために、誘電体層は、厚く（例えば、ＳｉＯ_２膜では、１０μｍ程度）形成される。このため、ＳｉＯ_２膜で誘電体層を形成する場合、形成時間がかかる。誘電体層の形成時間が増加するため、製造コストが増加する。

本発明の目的は、前面ガラス基板に設けられた１層目の電極と２層目の電極との間に厚い誘電体層を有するＰＤＰにおいて、誘電体層の形成時間の増加を抑制しつつ、画質の劣化を防止することである。特に、本発明の目的は、画像の表示領域において、１層目の電極と２層目の電極との間に、２層目の電極を形成するときのエッチング処理に対する耐性が高く、厚い誘電体層を短時間で形成することである。

プラズマディスプレイパネルは、互いに対向する第１基板および第２基板を有している。プラズマディスプレイパネルの画像の表示領域は、放電により発光するセルで構成されている。そして、第１基板上には、放電を発生させるための第１電極と、ガラスで形成され、第１電極における表示領域を覆う第１誘電体層とが設けられている。さらに、第１誘電体層上で表示領域を覆う位置には、第２誘電体層が設けられ、第２誘電体層上には、第２電極が設けられている。例えば、第２誘電体層は、第２電極を形成するときのエッチング処理に対する耐性が第１誘電体層に比べて高い誘電体で形成されている。

本発明では、前面ガラス基板に設けられた１層目の電極と２層目の電極との間に厚い誘電体層を有するＰＤＰにおいて、誘電体層の形成時間の増加を抑制しつつ、画質の劣化を防止できる。特に、本発明では、画像の表示領域において、１層目の電極と２層目の電極との間に、２層目の電極を形成するときのエッチング処理に対する耐性が高く、厚い誘電体層を短時間で形成できる。

本発明の第１の実施形態を示す分解斜視図である。 図１に示したＰＤＰの概要を示す説明図である。 図１に示したＰＤＰの概要を示す断面図である。 図１に示した背面基板部の概要を示す説明図である。 図１に示したＰＤＰを用いて構成されたプラズマディスプレイ装置の一例を示す分解斜視図である。 図５に示した回路部の概要を示すブロック図である。 図１に示したＰＤＰに画像を表示するためのサブフィールドの放電動作の例を示す波形図である。 本発明の第２の実施形態におけるＰＤＰの概要を示す説明図である。 本発明の第２の実施形態におけるＰＤＰの概要を示す断面図である。 本発明の第３の実施形態におけるＰＤＰの概要を示す分解斜視図である。 本発明の変形例におけるＰＤＰの電極構成を示す説明図である。 本発明の別の変形例におけるＰＤＰの背面基板部の概要を示す説明図である。

以下、本発明の実施形態を図面を用いて説明する。

図１は、本発明の第１の実施形態を示している。なお、図１は、画像の表示領域（後述する図２の太い破線で囲んだ領域）におけるプラズマディスプレイパネル（以下、ＰＤＰとも称する）の要部を示す分解斜視図である。図中の矢印Ｄ１は、第１方向Ｄ１を示し、矢印Ｄ２は、第１方向Ｄ１に画像表示面に平行な面内で直交する第２方向Ｄ２を示している。ＰＤＰ１０は、画像表示面を構成する前面基板部１２と、前面基板部１２に対向する背面基板部１４とにより構成されている。前面基板部１２と背面基板部１４の間（より詳細には、背面基板部１４の凹部）に放電空間ＤＳが形成される。

前面基板部１２は、繰り返して放電を発生させるために、ガラス基材ＦＳ（第１基板）上（図では下側）に第１方向Ｄ１に沿って平行に形成され、第２方向Ｄ２に沿って交互に形成されたＸバス電極ＸｂおよびＹバス電極Ｙｂを有している。Ｘバス電極Ｘｂには、Ｘバス電極ＸｂからＹバス電極Ｙｂに向けて第２方向Ｄ２に延在するＸ透明電極Ｘｔが接続されている。また、Ｙバス電極Ｙｂには、Ｙバス電極ＹｂからＸバス電極Ｘｂに向けて第２方向Ｄ２に延在するＹ透明電極Ｙｔが接続されている。すなわち、Ｘ透明電極ＸｔおよびＹ透明電極Ｙｔは、第２方向Ｄ２に沿って対向している。

ここで、Ｘバス電極ＸｂおよびＹバス電極Ｙｂは、金属材料等で形成された不透明な電極であり、Ｘ透明電極ＸｔおよびＹ透明電極Ｙｔは、ＩＴＯ膜等で形成された光を透過する透明電極である。なお、透明電極ＸｔおよびＹｔは、それぞれが当接するバス電極ＸｂおよびＹｂとガラス基材ＦＳとの間全面に配置されることもある。また、透明電極ＸｔおよびＹｔは、バス電極ＸｂおよびＹｂと同じ材料（金属材料等）で、バス電極ＸｂおよびＹｂと一体に形成されてもよい。そして、Ｘ電極ＸＥ（維持電極、第１電極の１つ）は、Ｘバス電極ＸｂおよびＸ透明電極Ｘｔにより構成され、Ｙ電極ＹＥ（走査電極、第１電極の１つ）は、Ｙバス電極ＹｂおよびＹ透明電極Ｙｔにより構成される。

電極Ｘｂ、Ｘｔ、Ｙｂ、Ｙｔは、誘電体層ＤＬ１に覆われている。例えば、誘電体層ＤＬ１は、鉛を含まない低融点ガラスをガラス基材ＦＳ上に塗布することにより形成される。例えば、低融点ガラスによる誘電体層ＤＬ１は、ペースト状の低融点ガラスを塗布した後、焼成して形成される。このため、誘電体層ＤＬ１の製造時間は、厚さに依存せず、ほぼ一定である。一方、ＣＶＤ法による二酸化シリコン膜の誘電体層の製造時間（形成時間、成長時間）は、誘電体層の厚さに比例し、厚いほど長くなる。このため、誘電体層ＤＬ１を低融点ガラスで形成する本発明では、二酸化シリコン膜で誘電体層ＤＬ１を形成する場合に比べて、誘電体層ＤＬ１を短時間で厚く形成できる。

例えば、鉛を含まない低融点ガラスの比誘電率は、ＣＶＤ法により形成された二酸化シリコン膜の比誘電率（４程度）の２倍程度（８程度）である。したがって、誘電体層の静電容量の値を従来の構成と同程度にする場合、誘電体層（例えば、誘電体層ＤＬ１）の厚さは、二酸化シリコン膜の場合、従来の構成における低融点ガラスの厚さ（２０μｍ程度）の２分の１程度の厚さ（１０μｍ程度）に形成される。

誘電体層ＤＬ１上（図では下側）には、誘電体層ＤＬ２が形成されている。例えば、誘電体層ＤＬ２は、ＣＶＤ法により形成された二酸化シリコン膜（ＳｉＯ２膜、シリコン酸化膜）である。そして、誘電体層ＤＬ２上（図では下側）には、バス電極Ｘｂ、Ｙｂの直交方向（第２方向Ｄ２）に延在する複数のアドレス電極ＡＥ（第２電極）が設けられている。アドレス電極ＡＥは、誘電体層ＤＬ３に覆われており、誘電体層ＤＬ３の表面は、ＭｇＯ等の保護層ＰＬに覆われている。

一般に、アドレス電極ＡＥは、スパッタ法や蒸着法により金属微粒子を誘電体層ＤＬ２の表面に付着した後に、エッチング工程を用いて電極のパターンに形成される。換言すれば、アドレス電極ＡＥは、誘電体層ＤＬ２の上面に設けられた導電膜を、エッチングによりパターンニングすることで形成される。二酸化シリコン膜（誘電体層ＤＬ２）は、アドレス電極ＡＥを形成するときのエッチング処理に対する耐性が高く、フッ酸以外のウエットエッチャントに侵されない。誘電体層ＤＬ２は、アドレス電極ＡＥを形成するときのエッチング処理により腐食しないため、誘電体層ＤＬ１が腐食することを防止できる。誘電体層ＤＬ１、ＤＬ２が腐食されないため、ＰＤＰ１０の誘電体層の可視光透過率の低下による画質の劣化を防止できる。

また、誘電体層ＤＬ２は、誘電体層ＤＬ１の腐食を防止できる程度の厚みがあればよいため、１０μｍ程度の厚さの二酸化シリコン膜を形成する従来の構成に比べて、１００分の１程度（０．１μｍ〜０．３μｍ程度）まで薄くできる。したがって、誘電体層ＤＬ２の形成時間は、１０μｍ程度の厚さの二酸化シリコン膜を形成する時間に比べて、極めて短く（１００分の１程度）できる。当然、コストの低減もできる。特に、ＣＶＤ装置は高価であり、単位時間当たりの処理枚数が大幅に増えることは、コストダウン効果を大きくする。また、二酸化シリコン膜は、フッ酸でしかエッチングできないため、パネルの電極を回路に接続する端部において、電極を覆う二酸化シリコン膜は、薄いほうが望ましい。

放電空間ＤＳを介して前面基板部１２に対向する背面基板部１４は、ガラス基材ＲＳ（第２基板）上に、互いに平行に形成された隔壁（バリアリブ）ＢＲを有している。隔壁ＢＲは、バス電極Ｘｂ、Ｙｂに直交する方向（第２方向Ｄ２）に延伸し、アドレス電極ＡＥに対向している。換言すれば、アドレス電極ＡＥは、隔壁ＢＲに対向する位置に配置されている。隔壁ＢＲにより、セルの側壁が構成される。さらに、隔壁ＢＲの側面と、互いに隣接する隔壁ＢＲの間のガラス基材ＲＳ上とには、紫外線により励起されて赤（Ｒ）、緑（Ｇ）、青（Ｂ）の可視光を発生する蛍光体ＰＨｒ、ＰＨｇ、ＰＨｂが、それぞれ塗布されている。

ＰＤＰ１０の１つの画素は、赤、緑および青の光を発生する３つのセルにより構成される。ここで、１つのセル（一色の画素）は、バス電極Ｘｂ、Ｙｂと隔壁ＢＲとで規定される領域に形成される。このように、ＰＤＰ１０は、画像を表示するためにセルをマトリックス状に配置し、かつ互いに異なる色の光を発生する複数種のセルを交互に配列して構成されている。すなわち、画像の表示領域（後述する図２に示す太い破線で囲んだ領域）は、マトリックス状に配置されたセルにより構成される。特に図示していないが、バス電極Ｘｂ、Ｙｂに沿って形成されたセルにより、表示ラインが構成される。

ＰＤＰ１０は、前面基板部１２および背面基板部１４を、保護層ＰＬと隔壁ＢＲが互いに接するように貼り合わせ、Ｎｅ、Ｘｅ等の放電ガスを放電空間ＤＳに封入することで構成される。

図２および図３は、図１に示したＰＤＰ１０の概要を示している。なお、図２は、画像表示面側（図３の上側）から見た状態を示し、図３は、図２のＡ−Ａ’線に沿う断面を示している。図２の網掛け部分は、ガラス基材ＲＳの外周部（以後、シール部ＳＬとも称する）および隔壁ＢＲを示している。

図２の例では、誘電体層ＤＬ２は、誘電体層ＤＬ１上（図３では下側）で画像の表示領域ＤＡ（図２の太い破線で囲んだ領域）を覆う位置に、誘電体層ＤＬ１と同じ大きさに形成されている。すなわち、誘電体層ＤＬ１、ＤＬ２およびアドレス電極ＡＥは、上述した図１で説明した製造方法により、ガラス基材ＦＳ上に、画像の表示領域ＤＡを覆う位置に順次積層される。したがって、画像の表示領域ＤＡにおいて、誘電体層ＤＬ２は、誘電体層ＤＬ２上にアドレス電極ＡＥを形成するときのエッチング処理により、誘電体層ＤＬ１が腐食することを防止できる。

アドレス電極ＡＥは、隔壁ＢＲに重なる位置に設けられ、第１方向Ｄ１に沿って配置される透明電極Ｘｔ、Ｙｔは、交互に配置されている。したがって、アドレス電極ＡＥを挟んで第１方向Ｄ１に隣接するセルＣ１において、両方のセルＣ１の透明電極Ｙｔが１つのアドレス電極ＡＥの両側に隣接することがない。

このため、着目するセルＣ１のアドレス電極ＡＥと透明電極Ｙｔ間でアドレス放電を発生させるとき（アドレス期間）に、隣接するセルＣ１で誤放電が発生することを防止できる。なお、着目するセルＣ１の放電空間ＤＳでアドレス放電を発生させるとき、隔壁ＢＲも誘電体層の一部として作用し、アドレス電極ＡＥと透明電極Ｙｔ間の電界が図３に示す放電空間ＤＳに生ずる。

また、図２に示すように、ガラス基材ＲＳにおける表示領域ＤＡの外周部（シール部ＳＬ）と隔壁ＢＲとの間に形成された排気空間ＥＳには、ガラス基材ＲＳの外面まで貫通する排気孔ＥＨが設けられている。これにより、組み立てられたＰＤＰ１０の放電空間ＤＳを真空状態に設定でき、放電ガスを放電空間ＤＳに封入できる。

なお、図３に示すように、シール部ＳＬには、溝ＧＲが形成され、溝ＧＲ内には、低融点ガラス等のシール材ＳＭが配置されている。これは、図３の断面と直交する断面でも同じである。すなわち、額縁状の溝ＧＲ内に、低融点ガラス等のシール材ＳＭが配置されている。そして、前面基板部１２および背面基板部１４は、保護層ＰＬと隔壁ＢＲおよびシール部ＳＬが互いに接するように、溝ＧＲに配置されたシール材ＳＭにより貼り合わせられる。

例えば、シール材ＳＭの体積が、溝ＧＲの体積（容積）よりも小さい場合、前面基板部１２と背面基板部１４は、隔壁ＢＲと前面基板部１２との間に、シール材ＳＭによる隙間が発生することなく、貼り合わせられる。隔壁ＢＲと前面基板部１２との間に、シール材ＳＭによる隙間が発生しないため、隔壁ＢＲは、着目するセルＣ１の放電が、隔壁ＢＲを挟んで隣接するセルＣ１に広がることを防止できる。この結果、隣接するセルＣ１での誤放電を防止できる。

また、溝ＧＲ内にシール材ＳＭが配置されるため、シール材ＳＭがシール部ＳＬの上面（後述する図４に示す上面ＳＬ１）に広がることを防止できる。これにより、例えば、シール材ＳＭが排気空間ＥＳにはみ出し、図２に示した排気孔ＥＨが埋まることを防止できる。この結果、組み立てられたＰＤＰ１０の放電空間ＤＳに放電ガスを封入できなくなることを防止できる。

図４は、図１に示した背面基板部１４の概要を示している。この実施形態では、シール部ＳＬの最上面ＳＬ１（前面基板部１２に対向する先端の面ＳＬ１）および隔壁ＢＲの上面ＢＲ１（前面基板部１２に対向する先端の面ＢＲ１）は、互いに略同一の高さに形成されている。なお、溝ＧＲを形成せずに、シール部ＳＬ（外周部）上に、上述した図３に示したシール材ＳＭを配置してもよい。この場合、シール部ＳＬの上面ＳＬ１は、隔壁ＢＲの間に形成される凹部（放電空間ＤＳ）の底辺と略同一の高さに形成されてもよいし、隔壁ＢＲの上面ＢＲ１と略同一の高さに形成されてもよい。

放電空間ＤＳ、溝ＧＲおよび排気空間ＥＳは、サンドブラスト法等により、ガラス基材ＲＳを直接彫り込んで形成される。すなわち、隔壁ＢＲおよび溝ＧＲは、ガラス基材ＲＳを削ることにより形成される。これにより、例えば、隔壁ＢＲを形成するための焼成工程を必要としないため、ＰＤＰの製造コストを低減できる。多くの場合、この焼成工程の焼成炉は電気をエネルギーとしており、この焼成工程を無くすことは電気エネルギーの削減にもなる。なお、放電空間ＤＳは、ペースト状の隔壁材料を塗布し、乾燥、サンドブラスト、焼成工程を経て形成されてもよい。また、隔壁ＢＲを印刷による積層で形成してもよい。

図５は、図１に示したＰＤＰ１０を用いて構成されたプラズマディスプレイ装置の一例を示している。プラズマディスプレイ装置（以下、ＰＤＰ装置とも称する）は、ＰＤＰ１０、ＰＤＰ１０の画像表示面１６側（光の出力側）に設けられる光学フィルタ２０、ＰＤＰ１０の画像表示面１６側に配置された前筐体３０、ＰＤＰ１０の背面１８側に配置された後筐体４０およびベースシャーシ５０、ベースシャーシ５０の後筐体４０側に取り付けられ、ＰＤＰ１０を駆動するための回路部６０、およびＰＤＰ１０をベースシャーシ５０に貼り付けるための両面接着シート７０を有している。回路部６０は、複数の部品で構成されるため、図では、破線の箱で示している。光学フィルタ２０は、前筐体３０の開口部３２に取り付けられる保護ガラス（図示せず）に貼付される。なお、光学フィルタ２０に電磁波遮蔽機能を持たせることもある。また、光学フィルタ２０は、保護ガラスではなく、ＰＤＰ１０の画像表示面１６側に直接貼付されることもある。

図６は、図５に示した回路部６０の概要を示している。回路部６０は、バス電極Ｘｂに共通のパルスを印加するＸドライバＸＤＲＶ、バス電極Ｙｂに選択的にパルスを印加するＹドライバＹＤＲＶ、アドレス電極ＡＥに選択的にパルスを印加するアドレスドライバＡＤＲＶ、ドライバＸＤＲＶ、ＹＤＲＶ、ＡＤＲＶの動作を制御する制御部ＣＮＴおよび電源部ＰＷＲを有している。ドライバＸＤＲＶ、ＹＤＲＶ、ＡＤＲＶは、ＰＤＰ１０を駆動する駆動部として動作する。電源部ＰＷＲは、ドライバＹＤＲＶ、ＸＤＲＶ、ＡＤＲＶに供給する電源電圧Ｖｓｃ、Ｖｓ／２、−Ｖｓ／２、Ｖｓａ等を生成する。

制御部ＣＮＴは、画像データＲ０−７、Ｇ０−７、Ｂ０−７に基づいて使用するサブフィールドを選択し、ドライバＹＤＲＶ、ＸＤＲＶ、ＡＤＲＶに制御信号ＹＣＮＴ、ＸＣＮＴ、ＡＣＮＴを出力する。ここで、サブフィールドは、ＰＤＰ１０の１画面を表示するための１フィールドが分割されたフィールドであり、サブフィールド毎にサステイン放電の回数が設定されている。そして、画素を構成するセルＣ１毎に、使用するサブフィールドを選択することにより、多階調の画像が表示される。

図７は、図１に示したＰＤＰ１０に画像を表示するためのサブフィールドにおける放電動作の一例を示している。図中の星印は、放電の発生を示している。各サブフィールドＳＦは、リセット期間ＲＳＴ、アドレス期間ＡＤＲ、サステイン期間ＳＵＳおよび消去期間ＥＲＳにより構成される。なお、消去期間ＥＲＳは、点灯したセルのみの壁電荷を減少させるための放電を発生させる期間のため、サステイン期間ＳＵＳに含めて定義される場合もある。

まず、リセット期間ＲＳＴでは、緩やかに下降する負の電圧（鈍波）が、維持電極ＸＥ（バス電極Ｘｂおよび透明電極Ｘｔ）に印加され、正の電圧が、走査電極ＹＥ（バス電極Ｙｂおよび透明電極Ｙｔ）に印加される（図７（ａ））。そして、維持電極ＸＥは、負の書き込み電圧に維持され、緩やかに上昇する正の書き込み電圧（書き込み鈍波）が走査電極ＹＥに印加される（図７（ｂ））。これにより、セルの発光を抑えながら維持電極ＸＥと走査電極ＹＥに正と負の壁電荷がそれぞれ蓄積される。次に、維持電極ＸＥに正の調整電圧が印加され、負の調整電圧（調整鈍波）が走査電極ＹＥに印加される（図７（ｃ））。これにより、維持電極ＸＥと走査電極ＹＥにそれぞれ蓄積された正と負の壁電荷の量が減るとともに、全てのセルの壁電荷が等しくなる。なお、例えば、正の調整電圧は、電圧Ｖｓ／２より低い電圧であり、負の調整電圧の最小値は、電圧−Ｖｓ／２より高い電圧である。

アドレス期間ＡＤＲでは、アドレス放電時に陽極となるスキャン電圧が維持電極ＸＥに印加され、アドレス放電時に陰極となるスキャンパルスが走査電極ＹＥに印加され、アドレス放電時に陽極となるアドレスパルス（電圧Ｖｓａ）が、点灯するセルに対応するアドレス電極ＡＥに印加される（図７（ｄ））。スキャンパルスとアドレスパルスにより選択されたセルは、一時的に放電（アドレス放電）する。

すなわち、走査電極ＹＥとアドレス電極ＡＥ間には、放電を発生させる最低電圧（放電開始電圧）以上の電圧が印加され、維持電極ＸＥとアドレス電極ＡＥ間には、放電開始電圧より低い電圧が印加される。これにより、着目するセルのアドレス電極ＡＥと走査電極ＹＥ間でアドレス放電を発生させるときに、隣接するセルの維持電極ＸＥとアドレス電極ＡＥ間で誤放電が発生することを防止できる。アドレス電極ＡＥの波形に示される２回目のアドレスパルスは、他の表示ラインの放電セルを選択するために印加される（図７（ｅ））。

サステイン期間ＳＵＳでは、負および正のサステインパルスが、維持電極ＸＥおよび走査電極ＹＥにそれぞれ印加される（図７（ｆ、ｇ））。これにより、点灯したセルの放電状態が維持される。互いに極性の異なるサステインパルスが、維持電極ＸＥおよび走査電極ＹＥに繰り返して印加されることにより、サステイン期間ＳＵＳに点灯したセルの放電（サステイン放電）が繰り返し行われる。

消去期間ＥＲＳでは、負の消去前パルスと正の高電圧の消去前パルスが、維持電極ＸＥおよび走査電極ＹＥにそれぞれ印加され、放電が発生する（図７（ｈ））。これにより、壁電荷が、維持電極ＸＥおよび走査電極ＹＥに蓄積される。この際、走査電極ＹＥは、電圧Ｖｓ／２より高い電圧が印加されるため、蓄積される壁電荷の量は相対的に多くなる。次に、正の消去パルスと負の消去パルスが、維持電極ＸＥおよび走査電極ＹＥにそれぞれ印加される（図７（ｉ））。これにより、放電が起こるが、２電極間に印加されている電圧値の差がサステイン期間ＳＵＳの電圧値の差よりも低いため、壁電荷の量がサステイン期間ＳＵＳに比べて減る。

以上、第１の実施形態では、電極ＸＥおよびＹＥとアドレス電極ＡＥとの間の誘電体層は、厚く（２０μｍ程度）形成された誘電体層ＤＬ１および誘電体層ＤＬ１に比べて非常に薄く（０．１μｍ〜０．３μｍ程度）形成された誘電体層ＤＬ２の２層の誘電体層により形成されている。誘電体層ＤＬ２は、エッチング処理に対する耐性が高いため、誘電体層ＤＬ１がエッチング処理により腐食することを防止できる。したがって、この実施形態では、画像の表示領域ＤＡにおいて、電極ＸＥおよびＹＥとアドレス電極ＡＥとの間に、アドレス電極ＡＥを形成するときのエッチング処理に対する耐性が高く、厚い誘電体層を短時間で形成できる。この結果、前面ガラス基板（前面基板部１２）に設けられた１層目の電極（電極ＸＥ、ＹＥ）と２層目の電極（アドレス電極ＡＥ）との間に厚い誘電体層を有するＰＤＰにおいて、誘電体層の形成時間の増加を抑制しつつ、画質の劣化を防止できる。

図８および図９は、本発明の第２の実施形態におけるＰＤＰ１０の概要を示している。なお、図８は、画像表示面側（図９の上側）から見た状態を示し、図９は、図８のＡ−Ａ’線に沿う断面を示している。この例では、誘電体層ＤＬ２の大きさが、第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。第１の実施形態（図２、図３）で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

図８に示すように、誘電体層ＤＬ２は、誘電体層ＤＬ１上で表示領域ＤＡを覆う位置に、誘電体層ＤＬ１より小さい面積に形成される。そして、図９に示すように、表示領域ＤＡにおけるアドレス電極ＡＥは、誘電体層ＤＬ２上に形成される。誘電体層ＤＬ２は、表示領域ＤＡにおける誘電体層ＤＬ１を覆って形成されているため、表示領域ＤＡにおける誘電体層ＤＬ１が腐食することを防止できる。この実施形態では、誘電体層ＤＬ２の外側（表示領域ＤＡ外）に位置する誘電体層ＤＬ１は、アドレス電極ＡＥを形成するときのエッチング処理により、腐食するおそれがある。しかし、表示領域ＤＡ内の誘電体層ＤＬ１は、上述したように、腐食しないため、ＰＤＰ１０の画質は、劣化しない。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この場合、上述した第１の実施形態に比べて誘電体層ＤＬ２の面積が小さいため、少ない材料（原料ガス）で誘電体層ＤＬ２を形成できる。

図１０は、本発明の第３の実施形態におけるＰＤＰ１０の要部を示している。なお、図１０は、画像の表示領域におけるＰＤＰ１０の要部を示す分解斜視図である。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態に補助電極ＺＥが追加され、追加された補助電極ＺＥが誘電体層ＤＬ２上（図１０では下側）に形成されている。なお、アドレス電極ＡＥは、ガラス基材ＲＳ２上に、第２方向Ｄ２に延在して設けられている。図１０に示したＰＤＰ１０の構成は、電極ＸＥおよびＹＥと補助電極ＺＥとの間に設けられる誘電体層を、誘電体層ＤＬ１、ＤＬ２の２層構造にする以外は、従来のＰＤＰの構成と同じである。

電極ＸＥ、ＹＥの透明電極Ｘｔ２、Ｙｔ２は、バス電極Ｘｂ、Ｙｂの延在する方向と同じ第１方向Ｄ１に延在し、バス電極Ｘｂ、Ｙｂにそれぞれ接続されている。誘電体層ＤＬ１は、ガラス基材ＦＳ上に、電極ＸＥ、ＹＥにおける表示領域（例えば、上述した図２に示した表示領域ＤＡ）を覆って形成されている。そして、誘電体層ＤＬ２は、誘電体層ＤＬ１上に、表示領域を覆う位置に形成されている。誘電体層ＤＬ２上には、一対のサステイン電極（維持電極ＸＥと走査電極ＹＥとの組）間ごとに、補助電極ＺＥが形成されている。

補助電極ＺＥは、上述した実施形態のアドレス電極ＡＥと同様に、誘電体層ＤＬ２の全面に設けられた導電膜を、エッチングによりパターンニングすることで形成される。したがって、誘電体層ＤＬ２は、画像の表示領域において、補助電極ＺＥを形成するときのエッチング処理により、誘電体層ＤＬ１が腐食することを防止できる。

なお、各補助電極ＺＥは、プライミング粒子を発生させるために、サステインパルスに合わせて共通のパルスが印加され、サステイン放電を補助する。ここで、プライミング粒子は、自由電子やイオン等の放電を発生させるための荷電粒子である。また、ガラス基材ＲＳ２上に形成されたアドレス電極ＡＥは、誘電体層ＤＬ４に覆われている。誘電体層ＤＬ４上には、互いに隣接するアドレス電極ＡＥの間に対応する位置に、隔壁（リブ）ＢＲが形成されている。換言すれば、アドレス電極ＡＥは、隔壁（リブ）ＢＲの間に配置されている。

以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。すなわち、画像の表示領域において、電極ＸＥおよびＹＥと補助電極ＺＥとの間に、補助電極ＺＥを形成するときのエッチング処理に対する耐性が高く、厚い誘電体層を短時間で形成できる。この結果、前面ガラス基板（前面基板部１２）に設けられた１層目の電極（電極ＸＥ、ＹＥ）と２層目の電極（補助電極ＺＥ）との間に厚い誘電体層を有するＰＤＰにおいて、誘電体層の形成時間の増加を抑制しつつ、画質の劣化を防止できる。

なお、上述した実施形態では、１つの画素が、３つのセル（赤（Ｒ）、緑（Ｇ）、青（Ｂ））により構成される例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、１つの画素を４つ以上のセルにより構成してもよい。あるいは、１つの画素が、赤（Ｒ）、緑（Ｇ）、青（Ｂ）以外の色を発生するセルにより構成されてもよく、１つの画素が、赤（Ｒ）、緑（Ｇ）、青（Ｂ）以外の色を発生するセルを含んでもよい。

上述した実施形態では、透明電極Ｘｔ、Ｙｔが第２方向Ｄ２に沿って対向する位置に配置される例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１１に示すように、透明電極Ｘｔ３、Ｙｔ３の先端部ＳＤ１、ＳＤ２が第１方向Ｄ１に沿って対向する位置に配置されてもよい。図１１は、画像表示面側から見た電極Ｘｂ、Ｘｔ３、Ｙｂ、Ｙｔ３、ＡＥおよび隔壁ＢＲの状態を示している。図１１の例では、透明電極Ｘｔ３、Ｙｔ３およびアドレス電極ＡＥが、上述した実施形態と相違している。その他の構成は、上述した実施形態と同じである。上述した実施形態（図２）で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

バス電極Ｘｂに接続された透明電極Ｘｔ３の先端ＳＤ１は、バス電極Ｙｂに接続された透明電極Ｙｔ３の先端ＳＤ２に対向している。また、透明電極Ｘｔ３、Ｙｔ３は、対向部を広くするために、Ｔ字形状にそれぞれ形成されている。なお、透明電極Ｘｔ３、Ｙｔ３の形状は、長方形でもよいし、台形でもよい。また、突出部Ａｐは、アドレス電極ＡＥから各セルＣ１の透明電極Ｙｔ３に向けて突出し、アドレス電極ＡＥと一体に形成されている。このため、アドレス電極ＡＥと透明電極Ｙｔ３間に電圧を印加することにより、着目するセルＣ１でアドレス放電を発生させることができる。この場合にも、上述した実施形態と同様の効果を得ることができる。

上述した実施形態では、隔壁ＢＲが、アドレス電極ＡＥに対向する位置のみに配置される例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１２に示すように、アドレス電極ＡＥの垂直方向（第１方向Ｄ１）に延在する隔壁ＢＲ２が、ガラス基材ＲＳに形成されてもよい。図１２は、隔壁ＢＲ２が形成された背面基板部１４の概要を示している。上述した図４で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図１２の例では、隔壁ＢＲ２は、隔壁ＢＲより低く形成される。すなわち、隔壁ＢＲ２の上面ＢＲ３は、隔壁ＢＲの上面ＢＲ１より低い位置に形成される。これにより、隔壁ＢＲ２に遮断されることなく、排気空間ＥＳを介して、組み立てられたＰＤＰ１０の放電空間ＤＳを真空状態に設定でき、放電ガスを放電空間ＤＳに封入できる。

例えば、隔壁ＢＲ、ＢＲ２は、サンドブラスト法等により、ガラス基材ＲＳを削ることにより形成される。なお、放電空間ＤＳは、ペースト状の隔壁材料を塗布し、乾燥、サンドブラスト、焼成工程を経て形成されてもよい。また、隔壁ＢＲ、ＢＲ２を印刷による積層で形成してもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。

上述した第１および第２の実施形態では、維持電極ＸＥ、走査電極ＹＥ、アドレス電極ＡＥの３電極が前面基板部１２に形成される例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、アドレス電極を兼ねるＸ電極（第２電極）と走査電極ＹＥ（第１電極）の２電極を前面基板部１２に形成してもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。

上述した第３の実施形態では、補助電極ＺＥが誘電体層ＤＬ２上に形成される例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ガラス基材ＦＳ上に維持電極ＸＥ（第１電極の１つ）、走査電極ＹＥ（第１電極の１つ）および補助電極ＺＥ（第１電極の１つ）を形成し、誘電体層ＤＬ２上にアドレス電極ＡＥ（第２電極）を形成してもよい。この場合、背面基板部の構成は、上述した第１の実施形態における背面基板部１４と同じである。この場合にも、上述した実施形態と同様の効果を得ることができる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、プラズマディスプレイパネルおよびプラズマディスプレイパネルの製造方法に適用できる。

Claims (10)

1. 放電空間を介して互いに対向する第１基板および第２基板と、
   放電により発光するセルで構成される画像の表示領域と、
   放電を発生させるために前記第１基板上に設けられた第１電極と、
   前記第１基板上に、低融点ガラスで形成され、前記第１電極における前記表示領域を覆う第１誘電体層と、
   前記第１誘電体層上に、前記表示領域を覆う位置に設けられた第２誘電体層と、
   前記第２誘電体層上に設けられた第２電極とを備え、
   前記第２誘電体層はＣＶＤ法により形成されたシリコン酸化膜であって、前記第１誘電体層に比べて薄く、前記第１誘電体層に比べて、前記第２電極を形成するときのエッチング処理に対する耐性が高いことを特徴とするプラズマディスプレイパネル。
2. 請求項１記載のプラズマディスプレイパネルにおいて、
   前記第２誘電体層は、前記第１誘電体層に比べて、比誘電率が小さい誘電体で形成されていることを特徴とするプラズマディスプレイパネル。
3. 請求項１記載のプラズマディスプレイパネルにおいて、
   前記第２誘電体層は、前記第１誘電体層に比べて、面積が小さく形成されていることを特徴とするプラズマディスプレイパネル。
4. 請求項１乃至請求項３の何れかに記載のプラズマディスプレイパネルにおいて、
   前記第２誘電体層の厚みは、０．１μｍ以上で０．３μｍ以下であることを特徴とするプラズマディスプレイパネル。
5. 請求項１乃至請求項４の何れかに記載のプラズマディスプレイパネルにおいて、
   前記第２基板上であって、前記第１電極に直交する方向に延伸し、前記第２電極に対向する位置に隔壁が配置されていることを特徴とするプラズマディスプレイパネル。
6. 放電空間を介して互いに対向する第１基板および第２基板と、放電により発光するセルで構成される画像の表示領域とを備え、前記第１基板上に、第１電極、誘電体層および第２電極が順次積層されるプラズマディスプレイパネルの製造方法であって、
   前記第１基板上に、前記第１電極における前記表示領域を覆う第１誘電体層を低融点ガラスで形成し、
   前記第１誘電体層上で前記表示領域を覆う位置に、前記第１誘電体層に比べて薄く、前記第１誘電体層に比べて、前記第２電極を形成するときのエッチング処理に対する耐性が高い、シリコン酸化膜から成る第２誘電体層をＣＶＤ法により形成し、
   前記第２誘電体層の上面に導電膜を設け、
   前記導電膜をエッチングによりパターンニングすることで、前記第２電極を形成することを特徴とするプラズマディスプレイパネルの製造方法。
7. 請求項６記載のプラズマディスプレイパネルの製造方法において、
   前記第２誘電体層を、前記第１誘電体層に比べて、比誘電率が小さい誘電体で形成することを特徴とするプラズマディスプレイパネルの製造方法。
8. 請求項６記載のプラズマディスプレイパネルの製造方法において、
   前記第２誘電体層を、前記第１誘電体層に比べて、面積が小さく形成することを特徴とするプラズマディスプレイパネルの製造方法。
9. 請求項６乃至請求項８の何れかに記載のプラズマディスプレイパネルの製造方法において、
   前記第２誘電体層を、０．１μｍ以上で０．３μｍ以下の厚みで形成することを特徴とするプラズマディスプレイパネルの製造方法。
10. 請求項６乃至請求項９の何れかに記載のプラズマディスプレイパネルの製造方法において、
    前記第２基板上であって、前記第１電極に直交する方向に延伸し、前記第２電極に対向する位置に隔壁を形成することを特徴とするプラズマディスプレイパネルの製造方法。

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