KR20100002864A - 반도체 장치의 외부 전원 감지 회로 - Google Patents

반도체 장치의 외부 전원 감지 회로 Download PDF

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Abstract

본 발명의 반도체 장치의 외부 전원 감지 회로는 제 1 레벨을 갖는 제 1 외부전압의 전위를 검출하여 제 1 검출신호를 생성하는 제 1 감지회로와 상기 제 1 레벨보다 높은 제 2 레벨을 갖는 제 2 외부전압의 전위를 검출하여 제 2 검출신호를 생성하는 제 2 감지회로 및 상기 제 1 및 제 2 검출신호를 입력으로 하고, 상기 제 1 및 제 2 검출신호가 모두 인에이블되면, 인에이블 상태의 파워업 신호를 출력하는 비교회로를 포함하는 것을 특징으로 한다.

Description

반도체 장치의 외부 전원 감지 회로{CIRCUIT FOR DETECTING EXTERNAL VOLTAGE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 외부 전원의 안정화 여부를 판단하는 외부 전원 감지 회로에 관한 것이다.
반도체 장치는 전원전압(VDD)을 포함하여 여러 종류의 외부 전원을 사용하며, 반도체 장치는 외부 전원이 안정화된 상태에서 정상적인 동작을 수행할 수 있다.
특히, 최근에는 다중의 전압이 외부 전압으로 이용되고 있으며, 이 경우 일예로 전원전압(VDD) 보다 높은 레벨의 고전압(VPP)이 인가될 수 있다.
고전압(VPP)은 메모리 반도체의 PMOS 트랜지스터의 벌크 바이어스 전압으로 이용될 수 있으며, 전원전압(VDD)에 의하여 구동되는 PMOS 트랜지스터에 상대적으로 늦은 시간에 고전압(VPP)이 PMOS 트랜지스터의 벌크에 인가되면, 원치않는 기생 바이폴라가 형성될 수 있고, 이로 인하여 반도체 장치가 오동작 될 수 있다.
한편, 벌크 바이어스 전압으로 고전압(VPP)이 인가되는 PMOS 트랜지스터를 이용하여 초기 전압(VINT)이 공급되는 경우, 전원전압(VDD) 신호가 안정화되면 초 기 전압 공급을 개시하기 위한 감지 신호가 발생되고, PMOS 트랜지스터는 감지 신호에 의하여 턴온된다. 이때, 고전압(VPP)이 아직 인가되지 않거나 충분한 레벨에 도달되지 않은 경우, PMOS 트랜지스터는 기생 다이오드에 의하여 오동작 될 수 있다.
본 발명은 다중의 외부전압이 반도체 장치의 정상적인 동작을 보장할 수 있는 상태인지 판단하는 반도체 장치의 외부 전원 감지 회로를 제공한다.
본 발명의 반도체 장치의 외부 전원 감지 회로는 제 1 레벨을 갖는 제 1 외부전압의 전위를 검출하여 제 1 검출신호를 생성하는 제 1 감지회로; 상기 제 1 레벨보다 높은 제 2 레벨을 갖는 제 2 외부전압의 전위를 검출하여 제 2 검출신호를 생성하는 제 2 감지회로; 및 상기 제 1 및 제 2 검출신호를 입력으로 하고, 상기 제 1 및 제 2 검출신호가 모두 인에이블되면, 인에이블 상태의 파워업 신호를 출력하는 비교회로;를 포함하는 것을 특징으로 한다.
이중, 상기 제 1 감지회로는 전원전압을 구동하여 제 1 노드에 전달하기 위한 전원전압 구동부; 상기 제 1 노드의 전위 레벨의 변화를 감지하여 제 1 검출 신호를 생성하기 위한 전원전압 감지부; 및 상기 제 1 검출 신호를 버퍼링하여 출력하기 위한 버퍼부;를 포함함이 바람직하다.
그리고, 상기 전원전압 구동부는 상기 전원전압이 인가되고, 출력단이 상기 제 1 노드에 연결되는 MOS 트랜지스터 어레이를 포함함이 바람직하다.
또한, 상기 전원전압 감지부는 상기 제 1 노드의 전위 레벨과 상기 전원전압의 전위 레벨을 비교하여 상기 제 1 검출 신호를 생성함이 바람직하다.
그리고, 상기 제 2 감지회로는 고전압을 구동하여 제 2 노드에 전달하기 위 한 고전압 구동부; 상기 제 2 노드의 전위의 레벨 변화를 감지하여 제 2 검출신호를 생성하기 위한 고전압 감지부; 및 상기 제 2 검출신호를 버퍼링하여 출력하기 위한 버퍼부;를 포함함이 바람직하다.
또한, 상기 고전압 구동부는 상기 고전압이 인가되고, 출력단이 상기 제 2 노드에 연결되는 MOS 트랜지스터 어레이를 포함함이 바람직하다.
그리고, 상기 고전압 감지부는 상기 제 2 노드의 전위의 레벨과 상기 고전압의 전위 레벨을 비교하여 상기 제 2 검출신호를 생성함이 바람직하다.
또한, 상기 비교회로는 상기 제 1 검출신호 및 상기 제 2 검출신호가 입력되는 SR 래치부; 및 상기 SR 래치부로부터 입력받은 신호를 구동하여 파워업 신호를 생성하는 적어도 하나 이상의 인버터;를 포함함이 바람직하다.
본 발명의 반도체 장치의 외부 전원 감지 회로는 동작 대상 회로에 제공되는 서로 다른 레벨의 외부 전압들 중 가장 높은 레벨을 갖는 제 1 외부 전압과 적어도 하나 이상의 제 2 외부 전압의 레벨이 각각의 해당 목표 레벨에 도달하였는지 여부를 판단하는 검출 신호들을 제공하는 감지 회로; 및 상기 검출 신호가 상기 제 1 외부 전압과 적어도 하나 이상의 제 2 외부 전압이 모두 해당 목표 레벨 이상에 도달한 것에 해당하면, 상기 외부 전압들을 상기 동작 대상 회로에 제공하기 위한 파워업 신호를 출력하는 비교회로;를 구비함을 특징으로 한다.
그리고, 상기 제 1 외부 전압으로써 고전압의 전위를 검출하는 고전압 감지 회로; 및 상기 고전압 보다 낮은 레벨의 외부 전압인 전원전압의 전위를 검출하는 전원전압 감지회로;를 구비함이 바람직하다.
또한, 상기 비교회로는 상기 고전압 감지 회로 및 상기 전원전압 감지 회로의 출력 신호가 입력되는 SR 래치부; 및 상기 SR 래치부로부터 입력받은 신호를 구동하여 파워업 신호를 생성하는 적어도 하나 이상의 인버터;를 포함함이 바람직하다.
본 발명에 의하면, 서로 다른 레벨의 외부 전압들의 안정화를 판단하여 파워업 신호를 생성하고 내부 회로를 정상 동작시킴으로써 반도체 장치를 안정적으로 동작시킬 수 있다.
본 발명은 서로 다른 레벨의 외부 전압들의 레벨을 감지하여 이들 외부 전압들의 레벨이 안정화된 이후에 파워업 신호를 생성함으로써, 반도체 내부 회로들을 정상 동작시키는 회로를 개시한다.
반도체 장치의 외부 전원 감지 회로로서 도 1의 구성이 실시될 수 있으며, 서로 다른 레벨의 외부 전압으로써 전원전압(VDD)과 고전압(VPP)이 예시되고 있다. 통상 고전압(VPP)은 전원전압(VDD)보다 높은 레벨을 가지며, PMOS 트랜지스터의 문턱 전압을 보상하거나 셀 트랜지스터의 게이트를 제어하기 위하여 사용될 수 있다.
도 1의 외부 전원 감지 회로(200)는 외부 전원전압(VDD)의 전위를 검출하여 검출신호 PWRUP1를 생성하는 전원전압 감지회로(300), 고전압(VPP)을 검출하여 검출신호 PWRUP2를 생성하는 고전압 감지회로(400) 및 검출신호 PWRUP1과 검출신호 PWRUP2가 모두 하이레벨로 입력되면 인에이블 상태의 파워업 신호 PWROK를 출력하 는 비교회로(500)로 구성된다.
전원전압 감지회로(300)는 외부로부터 공급되는 전원전압(VDD)의 전위를 검출하여, 전원전압(VDD)이 일정 레벨 이상으로 검출되면, 검출신호 PWRUP1를 생성하여 비교회로(500)로 전달한다.
고전압 감지회로(400)는 외부로부터 공급되는 고전압(VPP)의 전위를 검출하여, 고전압(VPP)이 안정화되는 소정의 전위 레벨 이상으로 검출되면, 검출신호 PWRUP2를 생성하여 비교회로(500)로 전달한다.
이때, 비교회로(500)는 검출신호 PWRUP1와 검출신호 PWRUP2가 모두 하이레벨로 인가될 경우에만 파워업 신호 PWROK를 인에이블 상태로 생성하여 출력한다. 즉, 상기 두 검출신호 PWRUP1,PWRUP2 중 어느 하나의 검출신호라도 하이레벨로 입력되지 않으면 파워업 신호 PWROK를 인에이블 상태로 생성하지 않는다.
이러한 방법으로 본 발명의 초기전압 제어회로(200)는 전원전압(VDD)과 고전압(VPP)이 모두 안정화된 이후에 파워업 신호 PWROK를 생성하기 때문에, 고전압(VPP)이 안정화되기도 전에 전원전압(VDD)에 의해 PMOS 트랜지스터에 형성되었던 기생 다이오드의 발생을 방지함으로써, PMOS 트랜지스터의 동작이 안정될 수 있다.
외부 전원 감지 회로(200)의 자세한 동작 설명을 위하여 전원전압 감지회로(300)와 고전위 전압 감지회로(400)는 도 2 및 도 3을 각각 참조하고, 전원전압 감지회로(300)의 검출신호 PWRUP1와 고전위 전압 감지회로(400)의 검출신호 PWRUP2를 입력으로 하는 비교회로(500)는 도 4를 참조하기로 한다.
도 2를 참조하면, 전원전압 감지회로(300)는 전원전압단(VDD)과 접지전압 단(VSS) 사이에 제공되는 전원전압 구동부(310), 전원전압 구동부(310)의 출력 노드 DET1의 전위 레벨의 변화를 감지하기 위한 전원전압 감지부(320)와, 전원전압 감지부(320)로부터 출력된 검출신호를 버퍼링하여 검출신호 PWRUP1를 출력하기 위한 버퍼부(330)를 구비한다.
전원전압 구동부(310)는 전원전압(VDD)단과 접지전압(VSS)단 사이에 게이트와 드레인이 연결된 PMOS 트랜지스터(311), 게이트와 드레인이 연결된 NMOS 트랜지스터(312) 및 게이트가 접지와 연결된 PMOS 트랜지스터(313)가 직렬 연결된 구성이며, PMOS 트랜지스터(311) 및 NMOS 트랜지스터(312)는 다이오드로 동작한다.
PMOS 트랜지스터(313)와 NMOS 트랜지스터(312) 사이에 연결된 노드는 출력 노드 DET1로 정의한다. 외부로부터 공급되는 전원전압(VDD)의 전위가 상승할수록 출력 노드 DET1의 전위 레벨도 상승하게 된다.
전원전압 감지부(320)는 전원전압단(VDD)과 출력 노드 DET1 사이에 연결되는 PMOS 트랜지스터(321), 전원의 안정화를 위한 캐패시터들(322,323) 및 출력 노드 DET1의 전위를 반전시켜 버퍼부(330)로 전달하는 인버터(324)로 구성된다.
전원전압 감지부(320)는 전원전압 구동부(310)의 출력 노드 DET1의 전위 레벨과 전원전압(VDD)의 전위 레벨의 차를 비교하여 PMOS 트랜지스터(321)를 통해 하이 레벨 또는 로우 레벨의 신호를 출력한다.
즉, 출력 노드 DET1의 전위 레벨이 전원전압(VDD)의 레벨보다 작으면, PMOS 트랜지스터(321)에 의해 전원전압 감지부(320)로부터 하이 레벨의 신호가 출력되고, 상기 하이 레벨의 신호는 버퍼부(330)를 지나 로우 레벨 상태의 검출신호 PWRUP1로 출력된다.
반대로, 전원전압(VDD)의 전위 레벨이 증가함에 따라 출력 노드 DET1의 전위가 전원전압(VDD)의 레벨 이상으로 상승하면, PMOS 트랜지스터(321)에 의해 전원전압 감지부(320)로부터 로우 레벨의 신호가 출력되고, 상기 로우 레벨의 신호는 버퍼부(330)를 지나 하이 레벨 상태의 검출신호 PWRUP1로 출력된다.
버퍼부(330)는 전원전압 감지부(320)로부터 인가되는 검출신호 PWRUP1를 인가받는 인버터들(331,332,333) 및 전원의 안정화를 위한 캐패시터(334)로 구성되고, 전원전압 감지부(320)로부터 전달된 검출신호 PWRUP1를 버퍼링하여 출력한다.
다음, 도 4를 참조하면, 고전압 감지회로(400)는 고전압단(VPP)과 접지전압단(VSS) 사이에 제공되는 고전압 구동부(410), 고전압 구동부(410)의 출력 노드 DET2의 전위 레벨의 변화를 감지하기 위한 고전압 감지부(420)과, 고전압 감지부(420)로부터 출력된 검출신호를 버퍼링하여 검출신호 PWRUP2를 출력하기 위한 버퍼부(430)를 구비한다.
고전압 구동부(410)는 고전압단(VPP)과 접지전압단(VSS) 사이에 게이트와 드레인이 연결된 PMOS 트랜지스터(411), 게이트와 드레인이 연결된 NMOS 트랜지스터(412) 및 게이트가 접지와 연결된 PMOS 트랜지스터(413)가 직렬 연결된 구성이며, PMOS 트랜지스터(411) 및 NMOS 트랜지스터(412)는 다이오드로 동작한다.
PMOS 트랜지스터(411)와 NMOS 트랜지스터(412) 사이에 연결된 노드는 출력 노드 DET2로 정의한다.
외부로부터 공급되는 고전압(VPP)의 전위 레벨이 상승할수록 출력 노드 DET2 의 전위 레벨도 상승하게 된다.
고전압 감지부(420)는 고전압단(VPP)과 출력 노드 DET2 사이에 연결되는 PMOS 트랜지스터(421), 전원의 안정화를 위한 캐패시터들(422,423) 및 출력 노드 DET2의 전위를 반전시켜 버퍼부(430)로 전달하는 인버터(525)로 구성된다.
고전압 감지부(420)는 고전압 구동부(410)의 출력 노드 DET2의 전위 레벨과 고전위 전압(VPP)의 전위 레벨의 차를 비교하여 PMOS 트랜지스터(421)를 통해 하이 레벨 또는 로우 레벨의 신호를 출력한다.
즉, 출력 노드 DET2의 전위 레벨이 고전압(VPP)의 레벨보다 작으면, PMOS 트랜지스터(421)에 의해 전원전압 감지부(420)로부터 하이 레벨의 신호가 출력되고, 상기 하이 레벨의 신호는 버퍼부(430)를 지나 로우 레벨의 검출신호 PWRUP2로 출력된다.
반대로, 고전압(VPP)의 전위 레벨이 증가함에 따라 출력 노드 DET2의 전위가 고전압(VPP)의 레벨 이상으로 상승하면, PMOS 트랜지스터(421)에 의해 고전압 감지부(420)로부터 로우 레벨의 신호가 출력되고, 상기 로우 레벨의 신호는 버퍼부(430)를 지나 하이 레벨 상태의 검출 신호 PWRUP2로 출력된다.
버퍼부(430)는 전원전압 감지부(420)로부터 인가되는 검출신호 PWRUP2를 인가받는 인버터들(431,432,433) 및 전원의 안정화를 위한 캐패시터(434)로 구성되고, 고전압 감지부(420)로부터 전달된 검출신호 PWRUP2를 버퍼링하여 출력한다.
도 4에 도시된 비교회로(500)는 전원전압 감지회로(300)로부터 검출신호 PWRUP1와 고전압 감지회로(400)로부터 검출신호 PWRUP2를 입력으로 하여 상기 두 신호가 모두 감지되면, 파워업 신호 PWROK를 생성한다.
즉, 비교회로(500)는 검출신호 PWRUP1 및 검출신호 PWRUP2가 모두 하이 레벨의 신호일 경우에만 하이 레벨의 신호로써 파워업 신호 PWRUP를 생성된다.
비교회로(500)는 검출신호 PWRUP1를 입력으로 하는 인버터들(501,502), 검출신호 PWRUP2를 입력으로 하는 인버터(503), 노드 UP1의 신호를 입력으로 하는 낸드 게이트(505), 노드 UP2B의 신호를 입력으로 하는 낸드 게이트(506) 및 상기 낸드 게이트(505,506)로 구성된 래치회로의 출력을 입력으로 하여 파워업 신호 PWROK를 출력하는 인버터(504)로 구성된다.
본 발명의 외부 전원 감지 회로에 따른 신호의 동작 파형도로서, 도 5 및 도 6을 참조하기로 한다.
도 5을 참조하면, 전원전압(VDD) 보다 고전압(VPP)이 선행하여 투입되는 조건에서의 본 발명의 초기전압 제어회로에 의한 동작 파형을 볼 수 있다.
즉, 전원전압(VDD) 대비 고전압(VPP)이 선행하여 인가되는 조건에서는 고전위 전압(VPP)의 안정화 유무를 먼저 판단한 이후에 전원전압(VDD) 안정화 시점에서 파워업 신호 PWROK 신호가 발생된다. 따라서, 고전압(VPP)과 전원전압(VDD)이 모두 안정화된 조건 하에서 파워업 신호 PWROK가 생성된다.
도 6을 참조하면, 전원전압(VDD) 대비 고전압(VPP)이 늦게 인가되는 조건에서는 전원전압(VDD)의 투입이 선행되었지만, 고전압(VPP)이 안정화된 상태를 판별하여 노드 UP2B의 신호가 로우 레벨로 변화된 이후에 파워업 신호 PWROK가 생성된다. 따라서, 고전압(VPP)과 전원전압(VDD)이 모두 안정화된 조건하에서 파워업 신 호 PWROK가 생성된다.
따라서, 본 발명의 외부 전원 감지 회로는 종래 기술에서와 같이 고전압(VPP)이 안정화되기도 전에 전원전압(VDD)에 의한 내부전원전압(VINT)의 인가로 인하여 PMOS 트랜지스터에 발생되는 기생 바이폴라 동작을 방지할 수 있다.
즉, 본 발명은 다중의 외부 전압이 인가되는 반도체 장치에서 특히, 외부 전압 중에서 전위가 가장 높은 전압이 안정화를 다른 외부 전압과 같이 판단하여 정상적인 동작상태를 셋팅하는 회로를 제공함으로써, 다중의 외부전원전압의 인가 시점에 따른 원치않는 기생 바이폴라 동작을 방지하여 안정적인 회로의 동작을 도모할 수 있다.
도 1은 본 발명의 외부 전압 감지 회로의 블록도.
도 2는 본 발명의 전원전압 감지 회로도.
도 3은 본 발명의 고전압 감지 회로도.
도 4는 본 발명의 비교회로도.
도 5는 본 발명의 외부 전압 감지 회로의 신호 파형도.
도 6은 본 발명의 외부 전압 감지 회로의 신호 파형도.

Claims (11)

  1. 제 1 레벨을 갖는 제 1 외부전압의 전위를 검출하여 제 1 검출신호를 생성하는 제 1 감지회로;
    상기 제 1 레벨보다 높은 제 2 레벨을 갖는 제 2 외부전압의 전위를 검출하여 제 2 검출신호를 생성하는 제 2 감지회로; 및
    상기 제 1 및 제 2 검출신호를 입력으로 하고, 상기 제 1 및 제 2 검출신호가 모두 인에이블되면, 인에이블 상태의 파워업 신호를 출력하는 비교회로;
    를 포함하는 것을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
  2. 제 1 항에 있어서,
    상기 제 1 감지회로는
    전원전압을 구동하여 제 1 노드에 전달하기 위한 전원전압 구동부;
    상기 제 1 노드의 전위 레벨의 변화를 감지하여 제 1 검출 신호를 생성하기 위한 전원전압 감지부;
    상기 제 1 검출 신호를 버퍼링하여 출력하기 위한 버퍼부;
    를 포함하는 것을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
  3. 제 2 항에 있어서,
    상기 전원전압 구동부는
    상기 전원전압이 인가되고, 출력단이 상기 제 1 노드에 연결되는 MOS 트랜지스터 어레이를 포함하는 것을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
  4. 제 2 항에 있어서,
    상기 전원전압 감지부는
    상기 제 1 노드의 전위 레벨과 상기 전원전압의 전위 레벨을 비교하여 상기 제 1 검출 신호를 생성함을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
  5. 제 1 항에 있어서,
    상기 제 2 감지회로는
    고전압을 구동하여 제 2 노드에 전달하기 위한 고전압 구동부;
    상기 제 2 노드의 전위의 레벨 변화를 감지하여 제 2 검출신호를 생성하기 위한 고전압 감지부;
    상기 제 2 검출신호를 버퍼링하여 출력하기 위한 버퍼부;
    를 포함하는 것을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
  6. 제 5 항에 있어서,
    상기 고전압 구동부는
    상기 고전압이 인가되고, 출력단이 상기 제 2 노드에 연결되는 MOS 트랜지스터 어레이를 포함하는 것을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
  7. 제 5 항에 있어서,
    상기 고전압 감지부는
    상기 제 2 노드의 전위의 레벨과 상기 고전압의 전위 레벨을 비교하여 상기 제 2 검출신호를 생성함을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
  8. 제 1 항에 있어서,
    상기 비교회로는
    상기 제 1 검출신호 및 상기 제 2 검출신호가 입력되는 SR 래치부; 및
    상기 SR 래치부로부터 입력받은 신호를 구동하여 파워업 신호를 생성하는 적어도 하나 이상의 인버터;
    를 포함함을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
  9. 동작 대상 회로에 제공되는 서로 다른 레벨의 외부 전압들 중 가장 높은 레벨을 갖는 제 1 외부 전압과 적어도 하나 이상의 제 2 외부 전압의 레벨이 각각의 해당 목표 레벨에 도달하였는지 여부를 판단하는 검출 신호들을 제공하는 감지 회로; 및
    상기 검출 신호가 상기 제 1 외부 전압과 적어도 하나 이상의 제 2 외부 전압이 모두 해당 목표 레벨 이상에 도달한 것에 해당하면, 상기 외부 전압들을 상기 동작 대상 회로에 제공하기 위한 파워업 신호를 출력하는 비교회로;
    를 구비함을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
  10. 제 9 항에 있어서,
    상기 제 1 외부 전압으로써 고전압의 전위를 검출하는 고전압 감지 회로; 및
    상기 고전압 보다 낮은 레벨의 외부 전압인 전원전압의 전위를 검출하는 전원전압 감지회로;를 구비함을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
  11. 제 10 항에 있어서,
    상기 비교회로는
    상기 고전압 감지 회로 및 상기 전원전압 감지 회로의 출력 신호가 입력되는 SR 래치부; 및
    상기 SR 래치부로부터 입력받은 신호를 구동하여 파워업 신호를 생성하는 적어도 하나 이상의 인버터;
    를 포함함을 특징으로 하는 반도체 장치의 외부 전원 감지 회로.
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* Cited by examiner, † Cited by third party
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US9847780B2 (en) 2014-04-28 2017-12-19 SK Hynix Inc. Power-up signal generation circuit and semiconductor device including the same

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