KR20100001816A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 게이트 절연막 증착 시 산화막과 산화막 사이에 폴리실리콘층을 추가 증착하여, 실질적인 산화막의 두께는 기존과 동일하게 유지하면서 상기 폴리실리콘층의 두께를 조절함으로써 전체적인 게이트 절연막의 두께를 증가시킴으로써, 상기 게이트 절연막 형성 후 리세스 스페이스 CD(Recess Space Critical Dimension)의 크기를 감소시켜 후속 공정으로 진행되는 게이트 패턴 형성 시 상기 게이트 패턴과 상기 리세스 간의 오버레이 마진(Overlay Margin)을 향상시키는 기술을 개시한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 리세스 구조를 갖는 트랜지스터를 형성하는 방법에 관한 것이다.
고집적 메모리 소자나 고집적 소자(ULSI)를 제조하기 위해서는 디자인 룰(design rule)이 더욱 작아지고 있으며 복잡해지고 있다. 소자의 고집적을 위해서 소자의 사이즈가 축소되고 있으며 이러한 축소화 경향은 날로 심화되고 있다. 이러한 추세에 따라 저장 단위가 되는 셀(cell) 트랜지스터 뿐만 아니라 주변 회로의 트랜지스터의 채널 길이(channel length)가 감소되고 있는 실정이다.
이렇게, 채널 길이의 감소로 인해 기판의 도핑 농도가 증가되고, 이로 인해, 전기장(E-field)이 증가함에 따라, 누설전류(current leakage)가 증가하게 된다. 따라서, 결과적으로 안정적인 트랜지스터 특성을 얻기가 어려워진다.
한편, 상기와 같은 문제점, 즉, 단채널효과(short chaanel effect)를 방지하기 위한 방법으로 반도체 기판을 식각해서 홈을 형성한 후, 상기 홈 상에 게이트(gate)를 형성하여 유효 채널 길이(effective channel length)를 증가시키는 리 세스 게이트(recess gate)에 대한 연구가 활발히 진행되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 활성영역(105)을 정의하는 소자분리막(110)을 형성한다.
다음에는, 반도체 기판(100) 상부에 리세스 게이트 예정 영역을 노출시키는 패드 산화막 패턴(115) 및 패드 질화막 패턴(120)을 형성한다.
도 1b를 참조하면, 패드 산화막 패턴(115) 및 패드 질화막 패턴(120)을 식각 마스크로 반도체 기판(100)의 활성영역(105)을 식각하여 'd1'만큼의 CD를 가지는 리세스 영역(미도시)을 형성한다.
이때, 상기 리세스 영역(미도시)의 저부를 더 식각하여 벌브형태의 리세스 영역을 형성할 수도 있다.
다음에는, 패드 산화막 패턴(115) 및 패드 질화막 패턴(120)을 제거하고 상기 리세스 영역(미도시)을 포함하는 전체 표면에 게이트 절연막(130)을 형성하여 'd2'의 CD를 가지는 리세스(125)를 형성한다.
여기서, 게이트 절연막(130)은 반도체 기판(100)의 실리콘층과 게이트의 폴리실리콘층을 절연시키기 위해 형성한다.
이때, 게이트 절연막(130)은 산화막으로 형성하며, 그 두께는 60 ~ 100Å인 것이 바람직하다.
도 1c를 참조하면, 리세스(125)를 포함하는 전체 상부에 폴리실리콘층(140a) 을 형성한다.
다음에, 폴리실리콘층(140a)을 평탄화하고 그 상부에 금속층(140b) 및 하드마스크층(140c)을 순차적으로 형성한다.
그 다음, 하드마스크층(140c) 상부에 게이트를 정의하는 감광막 패턴(미도시)을 형성한다.
이때, 게이트의 CD가 줄어듦에 따라, 상기 감광막 패턴(미도시) 형성 시 게이트를 정의하는 마스크와 리세스(125) 사이에 오정렬이 발생할 위험이 높다.
그 다음, 상기 감광막 패턴(미도시)을 마스크로 하드마스크층(140c)을 식각하고, 상기 식각된 하드마스크층(140c)을 마스크로 금속층(140b) 및 폴리실리콘층(140a)을 순차적으로 식각하여 게이트 패턴(140)을 형성한다.
다음에, 게이트 패턴(140)을 포함하는 전체 표면에 질화막(미도시)을 증착한 후 에치-백(Etch-Back) 공정을 진행하여 게이트 패턴(140) 측벽에 스페이서(145)를 형성한다.
도시되지는 않았으나, 후속 공정을 설명하면, 스페이서(145)를 마스크로 게이트 절연막(130)을 식각한 후 게이트 패턴(140)에 의해 노출된 활성 영역(105) 상에 소스/드레인 이온 주입 공정을 수행하여 소스/드레인 영역을 형성한다.
상술한 종래 기술에 따른 반도체 소자 및 그 제조 방법에서, 디자인 룰(Design Rule)이 작아짐에 따라 게이트의 CD(Critical Dimension) 및 리세스의 CD도 점점 감소하게 된다.
그러나, 포토 리소그래피(Poto Lithography) 공정에서의 해상력 한계로 인하 여 실제 구현할 수 있는 리세스의 CD에 한계가 있으며, 이로 인해 게이트의 CD와 리세스의 CD가 비슷한 값을 가지게 된다. 따라서, 게이트와 리세스 간의 오버레이 마진(Overlay Margin)이 저하되는 문제점이 있다.
또한, 리세스의 CD를 감소시키기 위해 상기 리세스 표면에 증착되는 산화막의 두께를 증가시킬 경우, 채널(Channel) 형성 시 Vt 전압이 증가되어 전력량이 증가하게 되는 문제점이 있다.
본 발명은 게이트 절연막 증착 시 산화막과 산화막 사이에 폴리실리콘층을 추가 증착한다. 이때, 실질적인 산화막의 두께는 기존과 동일하게 유지하면서 상기 폴리실리콘층의 두께를 조절함으로써 전체적인 게이트 절연막의 두께를 증가시킴으로써, 상기 게이트 절연막 형성 후 리세스의 CD를 감소시켜 후속 공정으로 진행되는 게이트 패턴 형성 시 상기 게이트 패턴과 상기 리세스 간의 오버레이 마진(Overlay Margin)을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판을 식각하여 리세스를 형성하는 단계와,
상기 리세스를 포함하는 전체 표면에 제 1 절연막, 도전막 및 제 2 절연막을 증착하는 단계와,
상기 제 2 절연막을 포함하는 전체 상부에 게이트 물질층을 형성하는 단계와,
상기 게이트 물질층을 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 제 1 절연막 및 제 2 절연막은 산화막을 포함하는 것과,
상기 도전막은 폴리실리콘층을 포함하는 것과,
상기 제 1 절연막 및 제 2 절연막의 두께는 각각 30 ~ 50Å인 것과,
상기 도전막의 두께는 10 ~ 40Å인 것과,
상기 게이트 물질층은 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자는
리세스 영역이 구비된 반도체 기판과,
상기 리세스 영역 표면에 제 1 절연막, 도전막 및 제 2 절연막의 적층으로 증착된 게이트 절연막과,
상기 리세스 영역 상부에 형성된 게이트 패턴을 포함하는 것을 특징으로 하고,
상기 제 1 절연막 및 제 2 절연막은 산화막을 포함하는 것과,
상기 도전막은 폴리실리콘층을 포함하는 것과,
상기 제 1 절연막 및 제 2 절연막의 두께는 각각 30 ~ 50Å인 것과,
상기 도전막의 두께는 10 ~ 40Å인 것과,
상기 게이트 패턴은 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조인 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 반도체 기판을 식각하여 리세스 영역을 형성한 후 상기 리세스 영역에 절연막, 폴리실리콘층 및 절연막의 적층구조를 증착하여 리세스를 형성함으로써, 상기 리세스의 CD를 감소시켜 후속 공 정에서 형성되는 게이트 패턴과 리세스 간의 오버레이 마진(Overlay Margin)을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 활성영역(205)을 정의하는 소자분리막(210)을 형성한다.
다음에는, 반도체 기판(200) 상부에 리세스 게이트 예정 영역을 노출시키는 패드 산화막 패턴(215) 및 패드 질화막 패턴(220)을 형성한다.
여기서, 패드 산화막 패턴(215) 및 패드 질화막 패턴(220)에 의해 노출되는 상기 리세스 게이트 예정 영역의 CD 'd3'은 상기 도 1b에 도시된 리세스 게이트 예정 영역의 'd1'과 동일하다.
도 2b를 참조하면, 패드 산화막 패턴(215) 및 패드 질화막 패턴(220)을 식각 마스크로 반도체 기판(200)의 활성영역(205)을 식각하여 리세스 영역(미도시)을 형 성한다.
이때, 상기 리세스 영역(미도시)을 형성한 후 상기 리세스 영역(미도시)의 저부를 더 식각하여 벌브(Bulb) 형태의 리세스 영역을 형성할 수도 있다.
다음에, 패드 산화막 패턴(215) 및 패드 질화막 패턴(220)을 제거한다.
그 다음, 상기 리세스 영역(미도시)을 포함하는 전체 표면에 게이트 절연막(237)을 증착하여 리세스(225)를 형성한다. 이때, 게이트 절연막(237)은 제 1 산화막(230), 폴리실리콘층(233) 및 제 2 산화막(235)의 적층구조로 형성하는 것이 바람직하다.
여기서, 제 1 산화막(230) 및 제 2 산화막(235)은 각각 30 ~ 50Å의 두께로 증착하고, 폴리실리콘층(233)은 10 ~ 40Å의 두께로 증착하는 것이 바람직하다.
이때, 제 1 산화막(230) 및 제 2 산화막(235) 두께의 합은 종래 기술의 게이트 절연막(도 1b의 '130')의 두께와 동일하게 형성되도록 한다. 즉, 제 1 산화막(230) 및 제 2 산화막(235) 사이에 증착되는 폴리실리콘층(233)의 두께를 조절하여 게이트 절연막(237)의 전체적인 두께를 증가시킨다. 이로 인해 리세스(225)의 CD(d4)는 종래 기술의 리세스(도 1b의 '125')의 CD(d2)에 비해 감소(d4 < d2)되는 것을 알 수 있다.
따라서, 리세스(225)의 CD가 종래에 비해 감소하였으므로, 후속 공정으로 진행되는 게이트 패턴과 리세스(225) 간의 오버레이 마진(Overlay margin)을 향상시킬 수 있다.
도 2c를 참조하면, 리세스(225)를 포함하는 전체 상부에 리세스(225)를 매립 하는 폴리실리콘층(240a)을 형성한다.
다음에, 폴리실리콘층(240a)을 평탄화하고 그 상부에 금속층(240b) 및 하드마스크층(240c)을 순차적으로 형성한다.
그 다음, 하드마스크층(240c) 상부에 게이트를 정의하는 감광막 패턴(미도시)을 형성한다.
이때, 리세스(225)의 CD 'd2'가 종래 보다 감소했으므로, 게이트를 정의하는 마스크와 리세스(225) 간의 오버레이 마진이 및 공정 마진이 향상된다.
그 다음, 하드마스크층(240c), 금속층(240b) 및 폴리실리콘층(240a)을 순차적으로 식각하여 게이트 패턴(240)을 형성한다.
다음에, 게이트 패턴(240)을 포함하는 전체 표면에 스페이서를 형성하기 위한 질화막(미도시)을 증착한다.
그 다음, 에치-백(Etch-Back) 공정을 진행하여 게이트 패턴(240) 측벽에 스페이서(245)를 형성한다.
도 2d를 참조하면, 스페이서(245)를 마스크로 게이트 절연막(237)을 식각하여 반도체 기판(200)의 활성 영역(205)을 노출시킨다.
다음에, 소스/드레인 이온 주입 공정을 진행하여 소스/드레인 영역(250)을 형성한다.
도 3은 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 3을 참조하면, 활성 영역(305)을 정의하는 소자분리막(310)이 구비되어 있으며, 상기 활성 영역(305) 내부에는 리세스 영역(미도시)이 구비되어 있다.
여기서, 상기 리세스 영역(미도시)의 저부를 더 식각하여 벌브형태의 리세스 영역을 형성할 수도 있다.
그리고, 상기 리세스 영역(미도시)을 포함하는 반도체 기판(300) 전체 표면에 게이트 절연막(337)이 증착되어 있는데, 게이트 절연막(337)은 제 1 산화막(330), 폴리실리콘층(333) 및 제 2 산화막(335)의 적층 구조인 것이 바람직하다. 여기서, 제 1 산화막(330) 및 제 2 산화막(335)의 두께는 각각 30 ~ 50Å이며 , 폴리실리콘층(333)의 두께는 10 ~ 40Å이다.
이때, 게이트 절연막(337)은 상기 '도 1b'에 형성된 게이트 절연막(130)의 두께보다 두껍게 형성되며, 이로 인해 리세스(325)의 CD 'd5'가 리세스(도 1b의 '125')의 CD(d2)에 비해 감소(d5 < d2)된 것을 알 수 있다.
그러나, 제 1 산화막(330) 및 제 2 산화막(335)의 두께는 상기 '도 1b'에 형성된 게이트 절연막(130)의 두께와 동일하도록 하는 것이 바람직하다.
그리고, 상기 리세스 영역(미도시) 상부에 게이트 패턴(340)이 구비되며, 게이트 패턴(340) 측벽에 스페이서(345)가 구비된다.
여기서, 게이트 패턴(340)은 폴리실리콘층(340a), 금속층(340b) 및 하드마스크층(340c)의 적층구조로 형성된다.
그 다음, 게이트 패턴(340)에 의해 노출된 반도체 기판(300)의 활성 영역(305)에 소스/드레인 영역(350)이 구비되어 있다.
상기와 같이 실질적인 산화막의 전체 두께는 종래와 동일하게 유지하면서, 두 산화막 사이에 폴리실리콘층을 추가 증착시킴으로써, 채널 형성 시 Vt값이 증가 되지 않게 하였으며, 게이트 절연막 형성 후의 리세스의 CD를 감소시켜 게이트 패턴과 리세스 간의 오버레이 마진이 향상되도록 하였다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3은 본 발명에 따른 반도체 소자를 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
200, 300 : 반도체 기판 205, 305 : 활성영역
215 : 패드 산화막 패턴 220 : 패드 질화막 패턴
230, 330 : 제 1 산화막 233, 333 : 폴리실리콘층
235, 335 : 제 2 산화막 237, 337 : 게이트 절연막
240a, 340a : 폴리실리콘층 240b, 340b : 게이트 금속층
240c, 340c : 게이트 하드마스크층 240, 340 : 게이트 패턴
245, 345 : 스페이서 250, 350 : 소스/드레인 영역

Claims (12)

  1. 반도체 기판을 식각하여 리세스 영역을 형성하는 단계;
    상기 리세스 영역을 포함하는 전체 표면에 제 1 절연막, 도전막 및 제 2 절연막을 증착하는 단계;
    상기 제 2 절연막을 포함하는 전체 상부에 게이트 물질층을 형성하는 단계; 및
    상기 게이트 물질층을 패터닝하여 게이트 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막 및 제 2 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 도전막은 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막 및 제 2 절연막의 두께는 각각 30 ~ 50Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 도전막의 두께는 10 ~ 40Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 게이트 물질층은 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 리세스 영역이 구비된 반도체 기판;
    상기 리세스 영역 표면에 제 1 절연막, 도전막 및 제 2 절연막의 적층으로 증착된 게이트 절연막; 및
    상기 리세스 영역 상부에 형성된 게이트 패턴
    을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 1 절연막 및 제 2 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 도전막은 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 7 항에 있어서,
    상기 제 1 절연막 및 제 2 절연막의 두께는 각각 30 ~ 50Å인 것을 특징으로 하는 반도체 소자.
  11. 제 7 항에 있어서,
    상기 도전막의 두께는 10 ~ 40Å인 것을 특징으로 하는 반도체 소자.
  12. 제 7 항에 있어서,
    상기 게이트 패턴은 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조인 것을 특징으로 하는 반도체 소자.
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