KR20100000403A - 박막 트랜지스터 기판 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터의 특성을 향상시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판은 기판 상에 형성된 버퍼막과, 상기 버퍼막을 사이에 두고 상기 기판 상에 형성된 액티브층과, 상기 액티브층 상에 형성된 게이트 절연막과, 상기 액티브층의 채널 영역과 상기 게이트 절연막을 사이에 두고 중첩되게 형성된 게이트 전극과, 상기 층간 절연막 및 게이트 절연막을 관통하는 제1 컨택홀 및 제2 컨택홀 각각을 통해 액티브층의 소스 영역과 드레인 영역 각각과 접속된 소스 전극 및 드레인 전극과, 상기 층간 절연막 및 게이트 전극 관통하는 적어도 하나의 엘디디 컨택홀을 통해 불순물이 주입된 적어도 하나의 엘디디 영역을 포함하는 것을 특징으로 한다.
엘디디 영역, 엘디디 컨택홀, 박막 트랜지스터
Description
본 발명은 박막 트랜지스터의 특성을 향상시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치로 유기 발광층의 발광량을 제어하여 영상을 표시하는 유기 전계 발광 표시 장치(OLED) 등이 각광 받고 있다. OLED는 전극 사이의 얇은 발광층을 이용한 자발광 소자로 종이와 같이 박막화가 가능하다는 장점을 갖고 있다.
액티브 매트릭스 OLED(AMOLED)는 3색(R, G, B) 서브 화소로 구성된 화소들이 매트릭스 형태로 배열되어 화상을 표시하게 된다. 각 서브 화소는 유기 전계 발광(OEL) 셀과, 그 OEL 셀을 독립적으로 구동하는 셀 구동부를 구비한다. 셀 구동부는 스캔 신호를 공급하는 게이트 라인과, 비디오 데이터 신호를 공급하는 데이터 라인과, 공통 전원 신호를 공급하는 공통 전원 라인 사이에 접속된 적어도 2개의 박막 트랜지스터와 스토리지 캐패시터로 구성되어 OEL 셀의 화소 전극을 구동한다. OEL 셀은 셀 구동부와 접속된 화소 전극과, 화소 전극 위에 유기층과, 유기층 위에 음극으로 구성된다.
이때, 스위치 및 구동 박막 트랜지스터는 액티브층으로 아몰퍼스-실리콘이용하거나 폴리-실리콘을 이용하여 형성될 수 있으나, 폴리-실리콘을 이용한 액티브층은 액티브층의 채널 영역을 사이에 두고 소스 전극 및 드레인 전극 각각과 접속된 소스 영역 및 드레인 영역이 포함되며, 채널 영역과 소스 및 드레인 영역을 사이에 두고 불순물이 주입된 엘디디 영역을 포함한다.
엘디디 영역은 하부 기판 상에 게이트 절연막을 사이에 두고 액티브층이 형성된 후, 게이트 절연막 상에 게이트 전극층을 증착한다. 이후, 게이트 전극층을 포토리소그래피 공정 및 식각 공정으로 패터닝할 경우에 패터닝된 게이트 전극을 마스크로 이용하여 액티브층에 불순물을 주입하여 엘디디 영역을 형성하게 된다. 하지만, 엘디디 영역은 게이트 전극 폭보다 넓게 남은 포토레지스트 패턴에 의해 액티브층에 불순물이 제대로 도핑되지 못해 박막 트랜지스터의 특성이 나빠지게 된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 박막 트랜지스터의 특성을 향상시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 기판 상에 형성된 버퍼막과, 상기 버퍼막을 사이에 두고 상기 기판 상에 형성된 액티브층과, 상기 액티브층 상에 형성된 게이트 절연막과, 상기 액티브층의 채널 영역과 상기 게이트 절연막을 사이에 두고 중첩되게 형성된 게이트 전극과, 상기 층간 절연막 및 게이트 절연막을 관통하는 제1 컨택홀 및 제2 컨택홀 각각을 통해 액티브층의 소스 영역과 드레인 영역 각각과 접속된 소스 전극 및 드레인 전극과, 상기 층간 절연막 및 게이트 전극 관통하는 적어도 하나의 엘디디 컨택홀을 통해 불순물이 주입된 적어도 하나의 엘디디 영역을 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 하부 기판 상에 버퍼막 및 액티브층을 형성하는 단계와, 상기 액티브층이 형성된 버퍼막 상에 게이트 절연막 및 게이트 전극을 형성하며, 상기 게이트 전극을 마스크로 이용하여 상기 액티브층에 불순물을 주입하여 상기 게이트 전극과 비중첩된 액티브층의 소스 및 드레인 영역을 형성하는 단계와, 상기 게이트 전극이 형성된 게이트 절연막 상에 층간 절연막을 형성하며, 상기 층간 절연막 및 게이트 절연막을 관통하는 제1 및 제2 컨택홀과, 상기 층간 절연막을 관통하며 일 정 간격의 상기 게이트 전극이 노출되는 적어도 하나의 엘디디 컨택홀을 포함하는 컨택홀군을 형성하는 단계와, 상기 컨택홀이 형성된 하부 기판 상에 상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속되도록 소스 및 드레인 전극과, 상기 적어도 하나의 엘디디 컨택홀을 통해 불순물이 주입된 적어도 하나의 엘디디 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판 및 그의 제조 방법은 층간 절연막 및 게이트 전극을 관통하는 적어도 하나의 엘디디 컨택홀 형성하여 불순물을 주입함으로써 엘디디 영역을 형성한다. 이에 따라, 엘디디 컨택홀을 통해 엘디디 영역에 불순물을 정확하게 도핑함으로써 박막 트랜지스터의 온/오프 특성을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 8를 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 발광 표시 패널의 평면도를 나타내고 있으며, 도 2는 도 1에 도시된 발광 표시 패널의 한 화소에 대한 등가 회로도이다. 그리고, 도 3은 도 1에 도시된 본 발명에 따른 스위칭 트랜지스터의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 유기 전계 발광 표시 장치의 한 화소는 게이트 라인(GL), 데이터 라인(DL) 및 전원 라인(PL)과 접속된 셀 구동부(110)와, 셀 구동 부(110)와 전원 라인(PL)과 접속된 유기 전계 발광(OEL) 셀을 포함한다.
셀 구동부(110)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 스위치 박막 트랜지스터(T1)와, 스위치 박막 트랜지스터(T1) 및 전원 라인(PL)과 OEL 셀의 양극 사이에 접속된 구동 박막 트랜지스터(T2)와, 전원 라인(PL)과 스위치 박막 트랜지스터(T1)의 드레인 전극 사이에 접속된 스토리지 커패시터(C)를 구비한다.
스위치 박막 트랜지스터(T1)의 게이트 전극은 게이트 라인(GL)과 접속되고 소스 전극은 데이터 라인(DL)과 접속되며 드레인 전극은 구동 박막 트랜지스터(T2)의 게이트 전극 및 스토리지 캐패시터(C)와 접속된다. 구동 박막 트랜지스터(T2)의 소스 전극은 전원 라인(PL)과 접속되고 드레인 전극은 OEL 셀의 양극 역할을 하는 화소 전극과 접속된다. 스토리지 캐패시터(C)는 전원 라인(PL)과 구동 박막 트랜지스터(T2)의 게이트 전극 사이에 접속된다.
스위치 박막 트랜지스터(T1)는 게이트 라인(GL)에 스캔 펄스가 공급되면 턴-온되어 데이터 라인(DL)에 공급된 데이터 신호를 스토리지 캐패시터(C) 및 구동 박막 트랜지스터(T2)의 게이트 전극으로 공급한다. 구동 박막 트랜지스터(T2)는 게이트 전극으로 공급되는 데이터 신호에 응답하여 전원 라인(PL)으로부터 OEL 셀로 공급되는 전류(I)을 제어함으로써 OEL 셀의 발광량을 조절하게 된다. 그리고, 스위치 박막 트랜지스터(T1)가 턴-오프되더라도 스토리지 캐패시터(C)에 충전된 전압에 의해 구동 박막 트랜지스터(T2)는 다음 프레임의 데이터 신호가 공급될 때까지 일정한 전류(I)를 공급하여 OEL 셀이 발광을 유지하게 한다.
스위치 박막 트랜지스터(T1)는 도 3에 도시된 바와 같이 하부 기판(101) 상 에 형성된 버퍼막(116)과, 버퍼막(116)을 사이에 두고 하부 기판(101) 상에 형성된 액티브층(114)과, 게이트 라인(GL)과 접속되며, 액티브층(114)의 채널 영역(114C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된 게이트 전극(106)과, 게이트 절연막(112) 및 층간 절연막(126)을 관통하는 제1 컨택홀(124D) 및 제2 컨택홀(124S) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 소스 영역(114S)과 드레인 영역(114D) 각각과 접속된 소스 전극(108)과 드레인 전극(110)과, 층간 절연막(126) 및 게이트 전극(106)을 관통하는 엘디디 컨택홀(130)을 통해 n- 불순물이 주입된 엘디디 영역(114L)을 포함한다. 이때, 액티브층(114)의 엘디디 영역(114L)은 오프 전류를 감소시키기 위해 n- 불순물이 주입된다.
이때, 엘디디 영역은 도 3에 도시된 바와 같이 액티브층(114)의 소스 영역(114S)과 액티브층(114)의 채널 영역(114C) 또는 액티브층(114)의 드레인 영역(114D)과 액티브층(114)의 채널 영역(114C) 중 어느 한 영역 사이에 형성될 수 있다.
이와 같이, 엘디디 영역을 상기 두 영역 중 하나의 영역에 형성될 경우에 컨택홀을 하나만 필요하게 됨으로써 게이트 라인의 폭(GW)이 줄어들어 박막 트랜지스터의 특성이 향상된다. 다시 말하여, 박막 트랜지스터의 전류 이득(K)은 채널 길이(L) 및 채널 폭(W)에 따라 달라진다. 채널 길이(L)는 박막 트랜지스터의 소스 전극과 드레인 전극 사이의 거리를 나타내며, 박막 트랜지스터의 전류 이득과 반비례 관계를 갖는다. 채널 폭(W)은 소스 전극과 드레인 전극이 대향되는 소스 전극 또는 드레인 전극의 폭을 나타내며, 박막 트랜지스터의 전류 이득과 비례 관계를 갖는다.
이에 따라, 게이트 라인(GL)의 폭이 줄어들수록 박막 트랜지스터의 채널 길이도 줄게 됨으로써 박막 트랜지스터의 특성이 향상될 수 있다.
도 4a 내지 도 4d는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 그리고, 도 5a 내지 도 5c는 도 4b에 도시된 제조 방법을 설명하기 위한 단면도들이고, 도 6a 및 도 6b는 도 4d에 도시된 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 하부 기판(101) 상에 버퍼막(116)을 형성되고, 그 위에 액티브층(114)이 형성된다.
버퍼막(116)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
액티브층(114)은 버퍼막(116) 상에 아몰퍼스-실리콘을 증착한 후 그 아몰퍼스-실리콘을 레이져로 결정화하여 폴리-실리콘이 되게 한 다음, 그 폴리-실리콘을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
도 4b를 참조하면, 액티브층(114)이 형성된 버퍼막(116) 상에 게이트 절연막(112)이 형성되고, 그 위에 게이트 전극(106)이 형성된다.
게이트 절연막(112)은 도 5a에 도시된 바와 같이 액티브층(114)이 형성된 버퍼막(116) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
게이트 전극(106)은 도 5c에 도시된 바와 같이 게이트 절연막(112) 상에 게 이트 금속층을 형성한 후, 그 게이트 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
그리고, 도 5c에 도시된 바와 같이 게이트 전극(106)을 마스크로 이용하여 액티브층(114)에 n+ 불순물을 주입하여 게이트 전극(106)과 비중첩된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)은 게이트 전극(106)과 중첩되는 채널 영역(114C)을 사이에 두고 마주하게 된다.
도 4c를 참조하면, 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 층간 절연막(126)이 형성되고, 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 제1 및 제2 컨택홀(124D,124S)과, 액티브층(114)의 채널 영역(114C) 상에 게이트 전극(106)이 일부 노출되도록 층간 절연막(126)을 관통하는 엘디디 컨택홀(130)을 포함하는 컨택홀군이 형성된다.
층간 절연막(126)은 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 포토리소그래피 공정 및 식각 공정으로 층간 절연막(126) 및 게이트 절연막(112)을 관통하여 액티브층(114)의 소스 및 드레인 영역(114S,114D)을 각각 노출시키는 제1 및 제2 컨택홀(124S,124D)과, 액티브층(114)의 채널 영역(114C) 상에 게이트 전극(106)이 일부 노출되도록 층간 절연막(126)을 관통하는 엘디디 컨택홀(130)을 포함하는 컨택홀군이 형성된다.
도 4d를 참조하면, 층간 절연막(126) 상에 소스 전극(108) 및 드레인 전 극(110), 엘디디 영역(114L)을 형성한다.
소스 전극 및 드레인 전극(108,110)은 층간 절연막(126) 상에 소스/드레인 금속층을 형성한 후, 소스/ 드레인 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
구체적으로, 도 6a에 도시된 바와 같이 컨택홀군이 형성된 하부 기판(101) 상에 소스/드레인 금속층(138)을 증착한뒤, 소스/드레인 금속층(138) 상에 포토레지스트가 도포된다. 이때, 마스크(150)를 이용하여 포토레지스트가 노광 및 현광됨으로써 도 6a에 도시된 바와 같이 소스 및 드레인 전극(108,110)이 형성될 영역에만 포토레지스트 패턴(136)이 남게 된다.
구체적으로, 마스크(150)는 석영 기판(152) 상에 차단층(154)이 형성된 차단 영역과, 석영 기판(152)만 존재하는 투과 영역을 구비한다. 차단 영역은 소스 및 드레인 전극(108,110)이 형성되어질 영역에 위치하여 노광 공정시 자외선을 차단함으로써 현상 공정 후 포토레지스트 패턴(136)이 남게 된다. 투과 영역은 자외선을 모두 투과시킴으로써 현상 후 포토레지스트가 제거된다.
그리고, 소스/드레인 금속층(138) 상에 남은 포토레지스트 패턴을 마스크로 이용하여 식각 공정으로 인해 엘디디 컨택홀(130) 상에 형성된 소스 및 드레인 전극층(138), 일부 노출된 게이트 전극(106)이 제거된다.
이에 따라, 소스 전극(108) 및 드레인 전극(110)은 제1 및 제2 컨택홀(124S,124D) 각각을 통해 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속되며, 층간 절연막(126) 및 게이트 전극(126)을 관통하는 엘 디디 컨택홀(130)이 형성된다.
이 후, 층간 절연막(126) 및 게이트 전극(106)을 관통하는 엘디디 컨택홀(130)에 n- 불순물을 주입하여 엘디디 영역(114L)을 형성한다.
이와 같이 도 4a 내지 도 6b에 도시된 본 발명의 제조 방법에 의해 엘디디 영역(114L)을 형성함으로써 박막 트랜지스터의 특성이 향상된다. 다시 말하여, 엘디디 영역(114L)에 불순물이 정확히 도핑되어 스위치 박막 트랜지스터의 누설 전류가 흐르는 것을 방지할 수 있다.
도 9에 도시된 바와 같이 박막 트랜지스터의 오프 전류가 감소하고 온-전류가 증가하여 박막 트랜지스터의 온/오프를 정확히 할 수 있게 되었다.
도 4a 내지 도 6b에 도시된 본 발명의 제조 방법와 동일한 방법으로 도 7 및 도 8에 도시된 바와 같이 엘디디 영역을 액티브층(114)의 소스 영역(114S)과 액티브층(114)의 채널 영역(114C), 액티브층(114)의 채널 영역(114C)과 액티브층(114)의 채널 영역(114C) 두 영역 사이에 형성하여 제1 및 제2 엘디디 영역(114L1, 114L2)을 형성할 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음이 자명하다.
도 1은 본 발명에 따른 발광 표시 패널의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 표시 패널의 한 화소에 대한 등가 회로도이다.
도 3은 도 1에 도시된 본 발명에 따른 스위칭 트랜지스터의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 4a 내지 도 4d는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 도 4b에 도시된 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 도 4d에 도시된 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명에 따른 엘디디 영역의 다른 실시 예를 나타낸 등가 회로도이다.
도 8은 도 7에 대한 스위치 박막 트랜지스터의 단면도이다.
도 9는 본 발명에 따른 박막 트랜지스터의 특성을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 기판 106 : 게이트 전극
108 : 소스 전극 110 : 드레인 전극
112 : 게이트 절연막 114 : 액티브층
116 : 버퍼막 130 : 엘디디 컨택홀
124S : 제1 컨택홀 124D : 제2 컨택홀
126 : 층간 절연막
Claims (5)
- 기판 상에 형성된 버퍼막과;상기 버퍼막을 사이에 두고 상기 기판 상에 형성된 액티브층과;상기 액티브층 상에 형성된 게이트 절연막과;상기 액티브층의 채널 영역과 상기 게이트 절연막을 사이에 두고 중첩되게 형성된 게이트 전극과;상기 층간 절연막 및 게이트 절연막을 관통하는 제1 컨택홀 및 제2 컨택홀 각각을 통해 액티브층의 소스 영역과 드레인 영역 각각과 접속된 소스 전극 및 드레인 전극과;상기 층간 절연막 및 게이트 전극 관통하는 적어도 하나의 엘디디 컨택홀을 통해 불순물이 주입된 적어도 하나의 엘디디 영역을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 엘디디 영역은 상기 액티브층의 채널 영역 및 상기 액티브층의 소스 영역 또는 상기 액티브층의 채널 영역 및 상기 액티브층의 드레인 영역 중 어느 한 영역에 사이에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 엘디디 영역은 상기 액티브층의 채널 영역 및 상기 액티층의 소스 영역 사이 및 상기 액티브츠의 채널 영역 및 상기 액티브층의 드레인 영역 사이에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 하부 기판 상에 버퍼막 및 액티브층을 형성하는 단계와;상기 액티브층이 형성된 버퍼막 상에 게이트 절연막 및 게이트 전극을 형성하며, 상기 게이트 전극을 마스크로 이용하여 상기 액티브층에 불순물을 주입하여 상기 게이트 전극과 비중첩된 액티브층의 소스 및 드레인 영역을 형성하는 단계와;상기 게이트 전극이 형성된 게이트 절연막 상에 층간 절연막을 형성하며, 상기 층간 절연막 및 게이트 절연막을 관통하는 제1 및 제2 컨택홀과, 상기 층간 절연막을 관통하며 일정 간격의 상기 게이트 전극이 노출되는 적어도 하나의 엘디디 컨택홀을 포함하는 컨택홀군을 형성하는 단계와;상기 컨택홀이 형성된 하부 기판 상에 상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속되도록 소스 및 드레인 전극과, 상기 적어도 하나의 엘디디 컨택홀을 통해 불순물이 주입된 적어도 하나의 엘디디 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제4항에 있어서,상기 소스 및 드레인 전극, 상기 적어도 하나의 엘디디 영역을 형성하는 단계는상기 층간 절연막 상에 소스 및 드레인 금속층을 형성한 후, 포토레지스트를 도포하는 단계와;상기 소스 및 드레인 전극이 형성될 영역에 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 마스크로 이용하여 식각 공정하여 게이트 전극과 중첩된 소스 및 드레인 금속층과 엘디디 컨택홀 상에 형성된 소스 및 드레인 전극, 상기 일정 간격 노출된 게이트 전극이 제거되는 단계와;상기 제1 및 제2 컨택홀 각각을 통해 액티층의 소스 및 드레인 영역 각각과 접속되며, 층간 절연막 및 게이트 전극을 관통하는 적어도 하나의 엘디디 컨택홀이 형성되는 단계와;상기 적어도 하나의 엘디디 컨택홀을 통해 불순물을 주입하여 적어도 하나의 엘디디 영역을 형성하는 단계를 포함하는 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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|---|---|---|---|---|
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