KR20090125076A - 펄스화된 초고 애스펙트비 유전체 식각 - Google Patents

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Abstract

식각 챔버에서 탄소계 마스크를 통해 초고 애스펙트비 (UHAR) 피쳐 유전체층을 선택적으로 식각하는 방법이 제공된다. 불화탄소 함유 분자 및 산소 함유 분자를 포함하는 식각 가스의 흐름이 식각 챔버에 제공된다. 펄스화된 바이어스 RF 신호가 제공된다. 에너자이징 RF 신호가 제공되어 식각 가스를 플라즈마로 변환한다.
식각 챔버, 선택적 식각, 애스펙트비, 유전체

Description

펄스화된 초고 애스펙트비 유전체 식각{PULSED ULTRA-HIGH ASPECT RATIO DIELECTRIC ETCH}
본 발명은 반도체 디바이스의 제조에 관한 것이다. 보다 구체적으로, 본 발명은 초고 애스펙트비 (ultra high aspect ratio) 피쳐를 사용하는 반도체 디바이스의 제조에 관한 것이다.
플라즈마-식각 공정은 통상 반도체 디바이스의 제조시 사용된다. 일반적으로, 포토레지스트 재료는 식각될 웨이퍼의 표면 상에 피쳐 패턴을 형성하고, 이후 웨이퍼를 특정 종류의 식각 가스에 노출시킴으로써 피쳐가 웨이퍼에 식각된다. 플라즈마 식각에서 직면되는 도전과제 중 하나는 다자인 필요조건, 특히 초고밀도 구조를 만족시키기 위해 요구되는 계속해서 증가하는 (ever-increasing) 애스펙트비이다. 반도체 웨이퍼 상에 피쳐를 식각하는 경우, 식각된 피쳐의 애스펙트비는 피쳐의 깊이 및 피쳐의 임계 치수 (CD) 사이의 비로 정의된다. 보다 많은 피쳐들이 단편의 웨이퍼 상에 패킹되어 보다 고밀도의 구조를 형성하는 경우, 각각의 독립된 피쳐의 CD는 반드시 감소하는 한편, 그 피쳐의 깊이는 변하지 않고 유지된다. 이로써, 디바이스 피쳐가 축소됨에 따라, 각각의 독립된 피쳐의 애스펙트비는 커진다.
발견된 난제는 식각 동안의 타원율 (ellipse ratio) 에서의 변화이다.
발명의 개요
전술한 내용을 달성하기 위해서, 그리고 본 발명의 목적에 따라서, 식각 챔버에서 탄소계 마스크를 통해 초고 애스펙트비 피쳐 유전체층을 선택적으로 식각하는 방법이 제공된다. 불화탄소 함유 분자 및 산소 함유 분자를 포함하는 식각 가스의 흐름이 식각 챔버에 제공된다. 펄스화된 바이어스 RF 신호가 제공된다. 에너자이징 RF 신호가 제공되어 식각 가스를 플라즈마로 변환한다.
본 발명의 또 다른 양태에서는, 식각 챔버 내의 탄소계 마스크를 통해 초고 애스펙트비 피쳐 유전체층을 선택적으로 식각하는 방법이 제공된다. 불화탄소 함유 분자 및 산소 함유 분자를 포함하는 식각 가스의 흐름이 식각 챔버에 제공된다. 펄스화된 바이어스 RF 신호가 제공된다. 에너자이징 RF 신호가 제공되어 식각 가스를 플라즈마로 변환한다.
본 발명의 또 다른 양태에서는, 탄소계 마스크 아래의 식각층에 초고 애스펙트비 (UHAR; Ultra-High Aspect Ratio) 피쳐를 식각하기 위한 장치가 제공된다. 플라즈마 프로세싱 챔버는 플라즈마 프로세싱 챔버 인클로져를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 인클로져 내에서 기판을 지지하는 기판 지지체, 플라즈마 프로세싱 챔버 인클로져에서의 압력을 조절하기 위한 압력 조절기, 플라즈마를 지속시키기 위해 플라즈마 프로세싱 챔버 인클로져에 파워를 공급하는 적어도 하나의 전극, RF 주파수가 1 kHz ~ 10 MHz 인 신호를 제공하는 RF 바이어스 소스, RF 바이어스 소스에 연결되어 RF 바이어스 소스를 펄스화할 수 있는 펄스 발생 디바이스, RF 주파수가 1 MHz ~ 5 MHz 인 신호를 제공하는 제 1 RF 여기 소스, RF 주파수가 10 MHz ~ 40 MHz 인 신호를 제공하는 제 2 RF 여기 소스, 가스를 플라즈마 프로세싱 챔버 인클로져에 제공하기 위한 가스 유입구, 및 플라즈마 프로세싱 챔버 인클로져로부터 가스를 배출하기 위한 가스 배출구를 포함한다. 가스 소스는 가스 유입구과 유체 연통되며, 산소 소스 및 불화탄소 폴리머 가스 소스를 포함한다. 제어기는 가스 소스, RF 바이어스 소스, 제 1 RF 여기 소스, 및 제 2 RF 여기 소스 및 적어도 하나의 전극에 제어가능하게 연결되고, 탄소계 마스크에 대하여 유전체층의 선택적 식각을 제공하기 위한 컴퓨터 판독가능 코드를 포함하는 컴퓨터 판독가능 매체 및 적어도 하나의 프로세서를 포함하며, 제 1 선택적 식각은 불화탄소계 폴리머의 네트 증착을 제공한다. 유전체층의 선택적 식각을 제공하기 위한 컴퓨터 판독가능 코드는 산소 소스로부터의 산소 및 불화탄소 폴리머 가스 소스로부터의 불화탄소 폴리머 가스를 포함하는 식각 가스의 흐름을 프로세싱 챔버 인클로져에 제공하기 위한 컴퓨터 판독가능 코드, RF 바이어스 소스를 에너자이징하기 위한 컴퓨터 판독가능 코드, RF 바이어스 소스를 펄스화하기 위한 컴퓨터 판독가능 코드 및 제 1 RF 여기 소스 및 제 2 RF 여기 소스를 에너자이징하여 에너지를 제공하여서, 식각 가스 및 폴리머 형성 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드를 포함한다.
이하, 본 발명의 이러한 특징들 및 다른 특징들을 하기 도면과 함께 본 발명의 상세한 설명에서 보다 상세히 기재한다.
본 발명은 첨부된 도면의 그림에서 한정으로써가 아니라 예시로써 도시되고, 유사 참조 부호는 유사한 엘리먼트를 말하며, 여기서:
도 1은 본 발명의 실시형태의 하이 레벨 흐름도이다.
도 2는 본 발명의 수행시 사용될 수 있는 식각 반응기의 개략도이다.
도 3a 및 도 3b는 본 발명의 하나 이상의 실시형태에서 사용된 제어기를 구현하기에 적합한, 컴퓨터 시스템을 나타낸다.
도 4a 내지 도 4d는 본 발명의 실시형태에 따라 식각된 층의 개략 단면도이다.
도 5는 트위스팅 (twisting) 양의 측정을 나타낸 개략도이다.
도 6은 타원의 개략도이다.
바람직한 실시형태의 상세한 설명
이하, 본 발명은 첨부된 도면에 도시된 바와 같이 몇 가지의 바람직한 실시형태를 참조하여 상세히 설명된다. 다음 설명에서, 본 발명의 철저한 이해를 제공하기 위해서 다수의 특정 상세를 기재한다. 하지만, 이들 특정 상세의 일부 또는 전부 없이도 본 발명을 수행할 수 있음이 당업자에게는 명백하다. 다른 경우에, 주지된 공정 단계 및/또는 구조는 본 발명을 불필요하게 불명료하게 하지 않기 위해서 상세히 기재하지 않았다.
트위스팅은 홀과 같은 초고 애스펙트비 (UHAR) 피쳐의 식각 중에 발생한다. 다음에 의해 구속되는 것을 바라지 않으면서도, 트위스팅이 비대칭 식각의 결과 라는 것이 가설이다. 피쳐 애스펙트비가 증가하는 경우 비대칭 식각에 기여하는 가능한 메카니즘이 다수 있다. 발견된 일 메카니즘은, 마스크 상부에서 네트 불화탄소 폴리머층을 증착하는 식각 동안에, 네트 불화탄소 폴리머가 비대칭적으로 (불균일하게) 증착되는 것이다.
일부의 UHAR 피쳐에 대해서, 접촉 공간을 더 가깝게 하기 위해서, 타원형의 단면이 바람직하다. 그러한 타원형의 단면은 소정의 길이 및 폭을 가지며, 타원의 직경은 타원의 길이이다. 타원율은 폭에 대한 길이의 비로 정의된다. 상기 UHAR 피쳐의 식각에서 발견된 또 다른 왜곡은, 타원의 폭이 감소하는 동안 타원의 길이가 증가할 수 있다는 점에서, 타원율이 증가하는 경향이다.
본 발명은 UHAR 유전체 식각에서 트위스팅을 감소시키기 위한 장치 및 방법을 제공한다. 반도체 디바이스의 제조 동안, 종종 피쳐가 기판 상부에서 식각될 층으로 마스크를 통해 식각된다. 피쳐의 애스펙트비는 피쳐 개구부의 깊이-대-폭이다. 상세한 설명 및 청구항에서, 본 발명의 피쳐에 대한 초고 애스펙트비 (UHAR) 는 25 대 1 을 초과하는 깊이-대-폭 비로 정의된다. 보다 바람직하게, 본 발명의 피쳐에 대한 UHAR 은 적어도 30 대 1 로 정의된다. 가장 바람직하게, UHAR 은 적어도 40 대 1 로 정의된다. 또한, 바람직하게, 본 발명은 300 nm 이하의 폭을 가진 유전체층에서의 피쳐 식각에 적용한다. 보다 바람직하게, 본 발명은 200 nm 이하의 폭을 가진 유전체층에서의 피쳐 식각에 적용한다. 가장 바람직하게, 본 발명은 150 nm 이하의 폭을 가진 유전체층에서의 피쳐 식각에 적용한다.
바람직하게, 본 발명은 임의의 유전체 식각에 적용한다. 보다 바람직하게, 본 발명은, 유전체층이 실리콘 산화물계 또는 실리콘 질화물계인 유전체 식각에 적용한다. 즉, 유전체층은 다른 종류의 재료를 보다 소량 혼합한 실리콘 산화물 또는 실리콘 질화물로 주로 형성된다.
도 1은 본 발명의 실시형태의 하이 레벨 흐름도이다. 유전체층은 탄소계 마스크에 대하여 선택적으로 식각되며, 불화탄소계 폴리머는 탄소계 마스크 상에 네트 증착된다 (단계 104). 네트 증착은, 보다 많은 폴리머가 제거되기보다는 증착되어, 성장하는 불화탄소 폴리머층이 증착되는 것을 의미한다. 일반적으로, 식각 가스가 제공된다. 식각 가스가 플라즈마로 공급되고, 이것은 선택적 식각을 제공한다. 식각 공정이 정지하는 동안, 불화탄소 폴리머가 탄소계 마스크로부터 부분적으로 또는 완전히 선택적으로 제거된다 (단계 108). 일반적으로, CF4, 또는 O2 와 같은 플래싱 (flashing) 가스를 함유하는 산소 또는 불소와 같은 트리밍 가스가 제공된다. 트리밍 가스는 이후 탄소계 마스크보다 빨리 불화탄소 폴리머를 애싱 또는 트리밍하는 플라즈마로 형성된다. 탄소계 마스크에 대한 불화탄소 폴리머의 선택적 제거가 정지된다. 유전체층의 후속되는 선택적 식각이 제공되며, 이 두번째 선택적 식각은 탄소 마스크 상에 불화탄소계 폴리머의 네트 증착을 제공한다 (단계 112). 이하, 상기 실시형태의 보다 구체적인 구현예를 설명한다.
도 2는 본 발명의 수행시 사용될 수 있는 식각 반응기의 개략도이다. 본 발명의 하나 이상의 실시형태에서, 식각 반응기 (200) 는 챔버 벽 (250) 내에 상부 중심 전극 (206), 상부 외부 전극 (204), 하부 중심 전극 (208), 및 하부 외부 전극 (210) 을 포함한다. 상부 절연체 링 (207) 은 상부 외부 전극 (204) 으로부터 상부 중심 전극 (206) 을 절연시킨다. 하부 절연체 링 (212) 은 하부 외부 전극 (210) 으로부터 하부 중심 전극 (208) 을 절연시킨다. 또한, 식각 반응기 (200) 내에서, 기판 (280) 은 하부 중심 전극 (208) 의 상부에 배치된다. 선택적으로, 하부 중심 전극 (208) 은 기판 (280) 을 홀딩하기에 적합한 기판 척킹 메카니즘 (예를 들어, 정전기적, 기계적 클램핑 등) 을 통합한다.
가스 소스 (224) 는 식각 반응기 (200) 에 연결되고 식각 공정 동안 식각 가스를 식각 반응기 (200) 에 공급한다. 이 예에서, 가스 소스 (224) 는 식각 동안 불화탄소 폴리머 증착을 제공하기 위해서 식각 가스 소스 (260), 트림 가스 소스 (264), 및 폴리머 가스 소스 (268) 를 포함한다.
바이어스 RF 소스 (248), 제 1 여기 RF 소스 (252), 및 제 2 여기 RF 소스 (256) 가 제어기 (235) 를 통해 식각 반응기 (200) 에 전기적으로 연결되어 전극들 (204, 206, 208, 및 210) 에 파워를 제공한다. 바이어스 RF 소스 (248) 는 바이어스 RF 파워를 발생시키고 바이어스 RF 파워를 식각 반응기 (200) 에 공급한다. 바람직하게는, 바이어스 RF 파워는 주파수가 1 kHz ~ 10 MHz 이다. 보다 바람직하게, 바이어스 RF 파워는 주파수가 1 MHz ~ 5MHz 이다. 보다 더 바람직하게, 바이어스 RF 파워는 주파수가 약 2 MHz 이다.
제 1 여기 RF 소스 (252) 는 소스 RF 파워를 발생시키고 그 소스 RF 파워를 식각 반응기 (200) 에 공급한다. 바람직하게, 이 소스 RF 파워는 바이어스 RF 파워보다 큰 주파수를 가진다. 보다 바람직하게, 이 소스 RF 파워는 주파수가 10 MHz ~ 40 MHz 이다. 가장 바람직하게, 이 소스 RF 파워는 주파수가 27 MHz 이다.
제 2 여기 RF 소스 (256) 는 또다른 소스 RF 파워를 발생시키고, 제 1 여기 RF 소스 (252) 에 의해 발생된 RF 파워에 부가하여, 그 소스 RF 파워를 식각 반응기 (200) 에 공급한다. 바람직하게, 이 소스 RF 파워는 바이어스 RF 소스 및 제 1 RF 여기 소스보다 큰 주파수를 가진다. 보다 바람직하게, 제 2 여기 RF 소스는 40 MHz 이상의 주파수를 가진다. 가장 바람직하게, 이 소스 RF 파워는 주파수가 60 MHz 이다.
상이한 RF 신호가 상부 및 하부 전극의 여러가지 조합에 공급될 수도 있다. 바람직하게는, RF의 최저 주파수는 식각될 재료가 놓이는 하부 전극 (이 실시예에서는 하부 중심 전극 (208) 임) 을 통해서 인가되어야 한다.
제어기 (235) 는 가스 소스 (224), 바이어스 RF 소스 (248), 제 1 여기 RF 소스 (252), 및 제 2 여기 RF 소스 (256) 에 연결된다. 제어기 (235) 는 3개의 RF 소스들 (248, 252, 256), 전극들 (204, 206, 208 및 210), 및 배출 펌프로부터의 RF 파워의 발생은 물론, 식각 반응기 (200) 로의 식각 가스의 흐름을 제어한다.
이 실시예에서, 한정 (confinement) 링 (202) 은, 한정 링들 사이를 통과하고 배출 펌프에 의해 배출되는 플라즈마 및 가스를 한정하기 위해서 제공된다.
도 3a 및 도 3b는 본 발명의 하나 이상의 실시형태에 사용되는 제어기 (235) 를 구현하기에 적합한 컴퓨터 시스템을 도시한다. 도 3a 는 컴퓨터 시스템 (300) 의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄회로 기판 및 소형 휴대 장치에서부터 대형 슈퍼 컴퓨터까지 이르는 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (300) 은 모니터 (302), 디스플레이 (304), 하우징 (306), 디스크 드라이브 (308), 키보드 (310) 및 마우스 (312) 를 포함한다. 디스크 (314) 는 컴퓨터 시스템 (300) 으로 및 컴퓨터 시스템 (300) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.
도 3b 는 컴퓨터 시스템 (300) 에 대한 블록도의 일 예이다. 다양한 서브시스템이 시스템 버스 (320) 에 부착된다. 프로세서(들) (322) (또한 중앙 처리장치 또는 CPU 라고 칭함) 는, 메모리 (324) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (324) 는 RAM (random access memory) 및 ROM (read-only memory) 을 포함한다. 당업계에 주지된 바와 같이, ROM 은 데이터 및 명령들을 일방향으로 CPU 에 전달하도록 작용하고, RAM 은 양방향 방식으로 데이터 및 명령들을 전달하기 위해 일반적으로 사용된다. 이러한 유형의 메모리들 모두는 이하 설명되는 임의의 적합한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (326) 는 CPU (322) 에 양방향으로 커플링되는데; 그것은 추가적인 데이터 저장 용량을 제공하며, 또한 이하 설명되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (326) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있으며, 일반적으로 주 저장소보다 더 느린 (하드 디스크와 같은) 보조 저장 매체이다. 적절한 경우에, 고정 디스크 (326) 내에 보존되는 정보가 메모리 (324) 에서의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것이 이해될 것이다. 탈착가능 디스크 (314) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
CPU (322) 는 또한 디스플레이 (304), 키보드 (310), 마우스 (312) 및 스피커 (330) 와 같은 각종 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 음성 또는 핸드라이팅 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. CPU (322) 는 선택적으로 네트워크 인터페이스 (340) 를 사용하여 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스에 의해, CPU 는 네트워크로부터 정보를 수신할 수도 있고, 또는 상술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력할 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (322) 상에서만 실행할 수도 있고, 또는 처리의 일부를 공유하는 원격 CPU 와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
부가하여, 본 발명의 실시형태는 또한 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수도 있으며, 또는 컴퓨터 소프트웨어 업계의 당업자에게 이용가능하고 주지된 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 하드 디 스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플옵티컬 디스크와 같은 자기광학 매체; 및 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 보다 하이 레벨의 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파로 구현되는 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
본 발명의 실시형태의 구체적인 예에서, 기판이 제공되고 그 위에 유전체층이 형성되고 그 위에 탄소계 마스크가 형성된다. 도 4a는 기판 (404), 유전체층 (408), 및 탄소계 마스크 (412) 의 개략 단면도이다. 이 실시예에서 유전체층 (408) 이 기판 (404) 의 상부에 있도록 도시되고 탄소 마스크 (412) 가 유전체층 (408) 상에 있도록 도시되지만, 하나 이상의 층들이 이들 층 사이에 배치되어, 유전체층이 기판 (404) 상부에 있으나 기판 (404) 과 직접적으로 접촉하지 않으며, 탄소계 마스크 (412) 가 유전체층 (408) 상부에 있으나 유전체층 (408) 과 직접적으로 접촉하지 않는다. 이 실시예에서, 유전체층 (408) 은 단일의 균일한 재료의 단일층이다.
이 실시예에서, 기판 (404) 은 실리콘 웨이퍼이고 유전체층은 실리콘 산화물 (SiO) 또는 실리콘 질화물 (SiN) 계 재료의 단일층이다. 이 실시예에서, 탄소계 마스크는 비정질 탄소이지만, 다른 실시예에서는 탄소계 마스크가 포토레지스트 폴리머일 수 있다. 비정질 탄소는 폴리머와 유사하지만, 수소가 더 적고 탄소가 더 많아, 폴리머보다 식각 내성이 더 크다. 다른 실시형태에서는, 마스크가 포토레지스트일 수 있다.
유전체층은 탄소계 마스크에 대해 선택적으로 식각되는 한편, 탄소계 마스크 상에 네트 불화탄소 폴리머층을 증착하여 알맞은 선택도 (selectivity) 를 제공한다 (단계 104). SiO2 유전체층에 대한 식각의 예로서, 200 sccm Ar, 20 sccm C4F8, 82 sccm C4F6, 및 64 sccm O2 의 식각 및 폴리머 가스가, 식각 가스 소스 (260) 및 폴리머 가스 소스 (268) 로부터 식각 챔버 (240) 의 내부로 제공된다. 바이어스 RF 소스가 2 MHz 에서 4,000 W 를 제공한다. 제 1 여기 RF 소스는 27 MHz 에서 150 W 를 제공한다. 제 2 여기 RF 소스는 60 MHz 에서 500 W 를 제공한다. 식각 및 폴리머 가스가 플라즈마로 변환된다. 압력 25 mTorr 가 유지된다. 약 1500 nm 의 깊이로 식각하기 위해서 300초 동안 식각이 유지된다. 이후 식각이 정지된다.
도 4b는 선택적 식각 이후의 개략 단면도이다. 선택적 식각은 마스크 (412) 상에 네트 불화탄소 폴리머 증착 (416) 을 제공하는 한편, 피쳐들 (420) 이 부분적으로 식각된다. 보다 많은 증착을 수용하는 일 측이 계속해서 보다 많은 증착을 수용하여 더욱 더 비대칭이 되게 하는 방식으로, 불화탄소 폴리머 증착이 비대칭되는 경향이 있음이 예기치 않게 밝혀졌다. 이러한 비대칭 증착은, 식각 피쳐들의 하부의 중심이 동일하지 않게 이격된다는 점에서 트위스팅의 원인이 된다. 이해를 용이하게 하기 위해서, 도 4b는 거리 x1 으로 이격된 두개의 피쳐의 하부 및 (x1 보다 큰) 거리 x2 로 이격된 두개의 피쳐의 하부를 도시한다.
불화탄소 폴리머는 마스크로부터 선택적으로 제거된다 (단계 108). 이러한 선택적 제거의 예로서, 400 sccm Ar 및 10 sccm O2 의 애싱 또는 트림 가스가 트림 가스 소스 (264) 로부터 식각 챔버 (240) 의 내부로 제공된다. 바이어스 RF 소스는 2 MHz에서 300 W 를 제공한다. 제 1 여기 RF 소스는 27 MHz 에서 100 W 를 제공한다. 제 2 여기 RF 소스는 60 MHz 에서 200 W 를 제공한다. 트림 가스가 플라즈마로 변환된다. 압력 20 mTorr 가 유지된다. 25초 동안 제거가 유지된다. 이후 제거 공정은 정지된다. O2 가 폴리머의 애싱을 가능하게 한다. Ar 이 다소의 충격 (bombardment) 을 제공할 수 있으나, 대부분의 제거가 O2 에 의해 이루어진다.
도 4c는 마스크를 재정형화시키는 불화탄소 폴리머 제거 이후의 개략 단면도이다. 비대칭 불화탄소 폴리머가 제거된 이후, 재정형화된 마스크가 보다 정확하게 패터닝된다. 또한 그 공정은 그 원래의 폭과 더 근접하게 마스크 피쳐를 오픈한다.
유전체층이 탄소계 마스크에 대하여 다시 선택적으로 식각되는 한편, 탄소계 마스크 상에 네트 불화탄소 폴리머층을 증착하여 무한 선택도를 제공한다 (단계 112). SiO2 유전체층에 대한 식각의 예로서, 200 sccm Ar, 20 sccm C4F8, 82 sccm C4F6, 및 64 sccm O2 의 식각 및 폴리머 가스가 식각 가스 소스 (260) 및 폴리머 가스 소스 (268) 로부터 식각 챔버 (240) 의 내부로 제공된다. 바이어스 RF 소스가 2 MHz 에서 4,000 W 를 제공한다. 제 1 여기 RF 소스가 27 MHz 에서 150 W 를 제공한다. 제 2 여기 RF 소스가 60 MHz 에서 500 W 를 제공한다. 식각 및 폴리머 가스가 플라즈마로 변환된다. 압력 25 mTorr 가 유지된다. 유전체층이 완전히 식각될 때까지 식각이 유지된다. 이후 식각이 정지된다.
도 4d는 선택적 식각 이후의 개략 단면도이다. 선택적 식각은 마스크 (412) 상에 네트 불화탄소 폴리머 증착 (416) 을 제공하는 한편, 피쳐 (420) 가 부분적으로 식각되었다. 보다 많은 증착을 수용하는 일 측이 계속해서 보다 많은 증착을 수용하는 방식으로, 불화탄소 폴리머 증착이 비대칭되는 경향이 있다. 이러한 비대칭 증착은, 식각 피쳐들의 하부의 중심이 동일하지 않게 이격된다는 점에서 트위스팅의 원인이 된다. 이해를 용이하게 하기 위해서, 도 4d는 거리 x1 으로 이격된 두개의 피쳐의 하부 및 (x1 보다 큰) 거리 x2 로 이격된 두개의 피쳐의 하부를 도시한다.
마스크로부터 불화탄소 폴리머를 선택적으로 제거하여, 마스크를 재정형화시킴으로써, 트위스팅이 감소된다. 예를 들어, 마스크 재정형화없이, x1 및 x2 사 이의 차이를 배가시킬 수도 있다.
상기 예에서, 30:1 애스펙트비가 2.1μ 깊이 식각에 대해 달성된다. 40:1 애스펙트비가 3μ 깊이 식각에 대해 달성된다.
도 5는 트위스팅의 양을 측정하기에 유용한 개략도이다. 타원 (504) 은 식각 피쳐들의 하부를 개략적으로 나타낸다. 그리드 (508) 는 원래 마스크의 레이아웃의 피쳐들의 중심 위치를 나타내며, 각 피쳐의 중심은 그리드 포인트에 있다. 도시된 바와 같이, 식각 피쳐들의 하부의 타원 (504) 의 중심이 그리드 포인트와 전부 정렬되는 것은 아니다. 이 예시에서, 트위스팅을 측정하기 위해서, x 방향의 트위스팅은 x 방향에서의 관련 그리드 포인트 및 타원 중심 간의 차이의 평균 rms (root mean square) 를 사용하여 결정되고, y 방향의 트위스팅은 y 방향에서의 관련 그리드 포인트 및 타원 중심 간의 차이의 평균 rms 를 사용하여 결정되며, 총 트위스팅은 관련 그리드 포인트 및 타원 중심 간의 rms 거리이다.
레이아웃은 x 방향에서의 트위스팅이 2.40 nm 인 피쳐들을 제공한다. 식각에만 사용된 콘트롤은 x 방향에서의 트위스팅이 6.4 nm 인 것으로 밝혀졌다. 마스크로부터의 불화탄소 폴리머의 선택적 제거를 적용한 상기 실시예에서, 트위스팅은 4.03 nm 인 것으로 측정되었다.
피쳐들은, 도시된 바와 같이, x 방향의 피쳐들이 더 가깝게 배치되는 타원형이다. 피쳐들이 x 방향으로 서로 더 가깝기 때문에, 거리가 x 방향으로 더 중요하고, x 방향으로의 공차 (tolerance) 가 더 작다.
펄스화 실시예
또 다른 실시예에서, 유전체층은 탄소계 마스크에 대해서 선택적으로 식각되는 한편, 탄소계 마스크 상에 네트 불화탄소 폴리머층을 증착하여 무한 선택도를 제공한다 (단계 104). SiO2 유전체층에 대한 식각의 예로서, 200 sccm Ar, 20 sccm C4F8, 82 sccm C4F6, 및 64 sccm O2 의 식각 및 폴리머 가스가 식각 가스 소스 (260) 및 폴리머 가스 소스 (268) 로부터 식각 챔버 (240) 의 내부로 제공된다. 바이어스 RF 소스는 2 MHz 에서 4,000 W 를 제공한다. 제 1 여기 RF 소스는 27 MHz 에서 150 W 를 제공한다. 제 2 여기 RF 소스는 60 MHz 에서 500 W 를 제공한다. 식각 및 폴리머 가스는 플라즈마로 변환된다. 압력 25 mTorr 가 유지된다. 식각은 240 초 동안 유지된다. 이후 식각이 정지된다.
불화탄소 폴리머가 마스크로부터 선택적으로 제거된다 (단계 108). 이러한 선택적 제거의 예로서, 400 sccm Ar 및 10 sccm O2 의 애싱 또는 트림 가스가 트림 가스 소스 (264) 로부터 식각 챔버 (240) 의 내부로 제공된다. 바이어스 RF 소스는 2 MHz 에서 300 W 를 제공한다. 제 1 여기 RF 소스는 27 MHz 에서 100 W 를 제공한다. 제 2 여기 RF 소스는 60 MHz 에서 200 W 를 제공한다. 트림 가스가 플라즈마로 변환된다. 압력 20 mTorr 가 유지된다. 제거가 25초 동안 유지된다. 이후 제거 공정이 정지된다.
유전체층은 다시 탄소계 마스크에 대해 선택적으로 식각된다 (단계 112). 이 실시예에서, 바이어스 RF 소스가 펄스화된다. SiO2 유전체층에 대한 이러한 식각의 실시예에서, 200 sccm Ar, 20 sccm C4F8, 82 sccm C4F6, 및 70 sccm O2 의 식각 및 폴리머 가스가 식각 가스 소스 (260) 및 폴리머 가스 소스 (268) 로부터 식각 챔버 (240) 의 내부로 제공된다. 바이어스 RF 소스는 2 MHz 에서 4,000 W 를 제공하며, 여기서 바이어스 신호는 50% 에서 80 μs 듀티 사이클 (duty cycle) 로 펄스화된다. 제 1 여기 RF 소스는 27 MHz 에서 150 W 를 제공한다. 제 2 여기 RF 소스는 60 MHz 에서 500 W 를 제공한다. 식각 및 폴리머 가스가 플라즈마로 변환된다. 압력 25 mTorr가 유지된다. 펄스 식각은, 유전체층이 완전히 식각될 때까지 유지되고, 이 실시예에서는 600 초이다. 펄스 식각은 이후 정지된다. 펄스 공정이 더 많은 중합을 제공하므로, 더 많은 산소가 중합을 줄이는데 요구되기 때문에, 이 단계는 유사한 비펄스 단계보다 더 많은 산소를 제공한다.
도 6은 길이 y 및 폭 x 의 타원 (604) 의 개략도이다. 타원율은 폭에 대한 길이의 비 (y/x) 에 의해 정의된다. 레이아웃 피쳐들의 타원율은 1.69 이다. 비펄스화된 바이어스 RF 가 사용된 제어 테스트에서 타원율은 3.11 인 것으로 밝혀졌다. 보통의 식각 조건하에서, 피쳐의 단면은 길이가 증가하고 폭이 감소되는 경향이 있어, 타원율을 증가시킨다는 것이 밝혀졌다. 펄스화가 식각 시간을 증가시키더라도, 식각 공정을 늦추는 것에 의해, 타원율이 감소된다는 것이 예기치 않게 밝혀졌다. 상기 실시예에서, 타원율은 1.94 인 것으로 밝혀졌다.
펄스 식각을 적용한 또 다른 실시형태에서, 식각된 피쳐의 CD 가 커지는 경 우와 같이, 트위스팅이 관심사가 아닐수도 있다. 그러한 경우, 식각 동안 펄스화된 바이어스가, 마스크에 대한 불화탄소 폴리머의 선택적 제거의 단계없이 이용될 수도 있다. 그러한 식각이 전체 식각 공정 동안 펄스 식각을 이용할 수도 있다.
바람직하게, 마스크에 대한 유전체층의 선택적 식각은 선택도가 3 대 1 을 초과한다. 보다 바람직하게는, 선택도가 5 대 1 을 초과한다. 가장 바람직하게는, 선택도가 무한 선택도이다.
바람직하게, 탄소계 마스크에 대한 불화탄소 폴리머의 선택적 제거는 적어도 2 대 1 이다. 보다 바람직하게는, 선택도가 적어도 1.3 대 1 이다. 가장 바람직하게는, 선택도가 적어도 1.1 대 1 이다.
유전체층은 실리콘 질화물계, 실리콘 산화물계, 각종 유기 또는 무기 로우-k 유전체와 같은 각종의 많은 유전체 재료 중 하나로 형성될 수 있다.
상기 실시예는 2회의 선택적 식각과 그 사이의 마스크로부터의 불화탄소 폴리머의 선택적 제거가 제공되었지만, 다른 실시예는 더 많은 선택적 식각과 그 사이의 불화탄소 폴리머의 선택적 제거를 제공할 수도 있다. 예를 들어, 총 3회의 불화탄소 폴리머의 선택적 제거를 필요로 하는 5회의 선택적 식각이 적용될 수도 있다. 그러한 공정은 프로세싱 시간을 증가시킬 수 있으나, 트위스팅을 더욱 감소시킨다. 너무 많은 불화탄소 폴리머의 선택적 제거는 너무 많은 탄소계 마스크를 제거할 수 있어서 바람직하지 않다.
유전체의 선택적 식각은 불화탄소 또는 수소화불화탄소 가스를 포함하는 식 각 및 폴리머 가스의 제공을 요구한다. 보다 바람직하게, 식각 및 폴리머 가스는 불화탄소 가스를 포함한다. 보다 바람직하게, 식각 및 폴리머 가스는 산소 함유 가스를 더 포함하며, 산소 함유 가스는 CO2 또는 O2 일 수 있고, 바람직하게는 O2 이다. 보다 바람직하게는, 식각 및 폴리머 가스는 Ar 과 같은 충격 가스를 더 포함한다.
탄소계 마스크에 대한 불화탄소 폴리머의 제거의 선택도를 증가시키기 위해서, 탄소계 마스크가 비정질 탄소 마스크인 것이 보다 바람직하다.
본 발명이 다수의 바람직한 실시형태에 의해 기재되었지만, 본 발명의 범위 내에 있는 변경, 치환, 및 각종 대용 등가물이 있다. 또한, 본 발명의 방법 및 장치를 구현하는 대안되는 많은 방법들도 있음을 유념해야 한다. 따라서, 다음의 첨부된 청구항은 본 발명의 진정한 사상 및 범위 내에 있는 모든 변경, 치환, 및 각종 대용 등가물을 포함하는 것으로 해석되어야 한다.

Claims (19)

  1. 식각 챔버에서 탄소계 마스크를 통해 초고 애스펙트비 (UHAR) 피쳐 유전체층을 식각하는 방법으로서,
    상기 탄소계 마스크에 대한 상기 유전체층의 선택적 식각 단계로서, 상기 탄소계 마스크 상에 불화탄소계 폴리머의 네트 증착을 제공하는, 상기 선택적 식각 단계;
    상기 선택적 식각을 정지하는 단계; 및
    상기 탄소계 마스크에 대한 상기 유전체층의 후속 선택적 식각 단계를 포함하고,
    상기 후속 선택적 식각 단계는,
    불화탄소 함유 분자 및 산소 함유 분자를 포함하는 식각 가스의 흐름을 상기 식각 챔버에 제공하는 단계와,
    펄스화된 바이어스 RF 신호를 제공하는 단계와,
    에너자이징 RF 신호를 제공하는 단계를 포함하는, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  2. 제 1 항에 있어서,
    상기 탄소계 마스크에 대한 상기 유전체층의 상기 선택적 식각 단계는,
    식각 가스 및 불화탄소 폴리머 가스의 흐름을 상기 식각 챔버에 제공하는 단 계;
    연속파 (continuous wave) 바이어스 RF 신호를 제공하는 단계; 및
    에너자이징 RF 신호를 제공하는 단계를 포함하는, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 탄소계 마스크는 포토레지스트 및 비정질 (amorphous) 탄소 중 하나인, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 탄소계 마스크는 비정질 탄소인, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 초고 애스펙트비 피쳐는 애스펙트비가 적어도 30:1 인, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 선택적 식각은 선택도 (selectivity) 가 3 대 1 을 초과하는, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 후속 선택적 식각은 선택도가 3 대 1 을 초과하는, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 선택적 식각은 선택도가 5 대 1 을 초과하는, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 후속 선택적 식각은 선택도가 5 대 1 을 초과하는, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 선택적 식각은 무한 선택도를 가지는, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 후속 선택적 식각은 무한 선택도를 가지는, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 유전체층은 실리콘 산화물계 또는 실리콘 질화물계 층인, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 유전체층은 단일의 균일층인, 초고 애스펙트비 피쳐 유전체층의 식각 방법.
  14. 식각 챔버에서 탄소계 마스크를 통해 초고 애스펙트비 (UHAR) 피쳐 유전체층을 선택적으로 식각하는 방법으로서,
    불화탄소 함유 분자 및 산소 함유 분자를 포함하는 식각 가스의 흐름을 상기 식각 챔버에 제공하는 단계;
    펄스화된 바이어스 RF 신호를 제공하는 단계; 및
    에너자이징 RF 신호를 제공하여 상기 식각 가스를 플라즈마로 변환하는 단계를 포함하는, 초고 애스펙트비 피쳐 유전체층의 선택적 식각 방법.
  15. 제 14 항에 있어서,
    상기 탄소계 마스크는 비정질 탄소인, 초고 애스펙트비 피쳐 유전체층의 선택적 식각 방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 초고 애스펙트비 피쳐는 애스펙트비가 적어도 30:1인, 초고 애스펙트비 피쳐 유전체층의 선택적 식각 방법.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 선택적 식각은 무한 선택도를 가지는, 초고 애스펙트비 피쳐 유전체층의 선택적 식각 방법.
  18. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 유전체층은 단일의 균일한 실리콘 산화물계 또는 실리콘 질화물계 층인, 초고 애스펙트비 피쳐 유전체층의 선택적 식각 방법.
  19. 탄소계 마스크 아래의 식각층에 초고 애스펙트비 (UHAR) 피쳐들을 식각하는 장치로서,
    플라즈마 프로세싱 챔버 인클로져를 형성하는 챔버 벽과, 상기 플라즈마 프로세싱 챔버 인클로져 내에서 기판을 지지하는 기판 지지체와, 상기 플라즈마 프로세싱 챔버 인클로져에서 압력을 조절하는 압력 조절기와, 플라즈마를 지속시키기 위해 상기 플라즈마 프로세싱 챔버 인클로져에 파워를 제공하는 적어도 하나의 전극과, RF 주파수가 1 kHz ~ 10 MHz 인 신호를 제공하는 RF 바이어스 소스와, 상기 RF 바이어스 소스에 연결되어 상기 RF 바이어스 소스를 펄스화할 수 있는 펄스 발생 디바이스와, RF 주파수가 1 MHz ~ 5 MHz 인 신호를 제공하는 제 1 RF 여기 소스와, RF 주파수가 10 MHz ~ 40 MHz 인 신호를 제공하는 제 2 RF 여기 소스와, 상기 플라즈마 프로세싱 챔버 인클로져 내부로 가스를 제공하는 가스 유입구와, 상기 플라즈마 프로세싱 챔버 인클로져로부터 가스를 배출하는 가스 배출구를 포함하는 플라즈마 프로세싱 챔버;
    상기 가스 유입구에 유체 연통되고, 산소 소스 및 불화탄소 폴리머 가스 소스를 포함하는 가스 소스; 및
    상기 가스 소스, 상기 RF 바이어스 소스, 상기 제 1 RF 여기 소스, 및 상기 제 2 RF 여기 소스 그리고 상기 적어도 하나의 전극에 제어가능하게 연결되고, 적어도 하나의 프로세서, 및 탄소계 마스크에 대한 유전체층의 선택적 식각을 제공하기 위한 컴퓨터 판독가능 코드를 포함하는 컴퓨터 판독가능 매체를 구비하는 제어기를 포함하고,
    제 1 선택적 식각은 불화탄소계 폴리머의 네트 증착을 제공하고,
    상기 컴퓨터 판독가능 코드는,
    상기 산소 소스로부터의 산소 및 상기 불화탄소 폴리머 가스 소스로부터의 불화탄소 폴리머 가스를 포함하는 식각 가스의 흐름을 상기 플라즈마 프로세싱 챔버 인클로져에 제공하기 위한 컴퓨터 판독가능 코드;
    상기 RF 바이어스 소스를 에너자이징하기 위한 컴퓨터 판독가능 코드;
    상기 RF 바이어스 소스를 펄스화하기 위한 컴퓨터 판독가능 코드; 및
    상기 제 1 RF 여기 소스 및 상기 제 2 RF 여기 소스를 에너자이징하여 에너지를 제공하여서, 상기 식각 가스 및 폴리머 형성 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드를 포함하는, 초고 애스펙트비 피쳐들을 식각하는 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180138528A (ko) * 2017-06-21 2018-12-31 도쿄엘렉트론가부시키가이샤 에칭 방법
KR20190107159A (ko) * 2017-02-06 2019-09-18 램 리써치 코포레이션 유전체 컨택트 에칭

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070218691A1 (en) * 2006-03-17 2007-09-20 Tokyo Electron Limited Plasma etching method, plasma etching apparatus and computer-readable storage medium
CN101952945B (zh) * 2007-11-29 2013-08-14 朗姆研究公司 控制微负载的脉冲式偏置等离子体工艺
US9059116B2 (en) * 2007-11-29 2015-06-16 Lam Research Corporation Etch with pulsed bias
WO2010033924A2 (en) * 2008-09-22 2010-03-25 Applied Materials, Inc. Etch reactor suitable for etching high aspect ratio features
US8383001B2 (en) * 2009-02-20 2013-02-26 Tokyo Electron Limited Plasma etching method, plasma etching apparatus and storage medium
US8475673B2 (en) * 2009-04-24 2013-07-02 Lam Research Company Method and apparatus for high aspect ratio dielectric etch
US8394723B2 (en) * 2010-01-07 2013-03-12 Lam Research Corporation Aspect ratio adjustment of mask pattern using trimming to alter geometry of photoresist features
JP2012079792A (ja) * 2010-09-30 2012-04-19 Fujitsu Semiconductor Ltd 半導体装置の製造方法
KR102023784B1 (ko) * 2011-03-04 2019-09-20 도쿄엘렉트론가부시키가이샤 질화규소막 에칭 방법
US8420545B2 (en) * 2011-05-23 2013-04-16 Nanya Technology Corporation Plasma etching method and plasma etching apparatus for preparing high-aspect-ratio structures
JP5802454B2 (ja) * 2011-06-30 2015-10-28 株式会社日立ハイテクノロジーズ プラズマ処理方法
US20130119018A1 (en) * 2011-11-15 2013-05-16 Keren Jacobs Kanarik Hybrid pulsing plasma processing systems
US9224618B2 (en) * 2012-01-17 2015-12-29 Lam Research Corporation Method to increase mask selectivity in ultra-high aspect ratio etches
US20140051256A1 (en) * 2012-08-15 2014-02-20 Lam Research Corporation Etch with mixed mode pulsing
US9530666B2 (en) 2012-09-18 2016-12-27 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
JP6267953B2 (ja) * 2013-12-19 2018-01-24 東京エレクトロン株式会社 半導体装置の製造方法
US9159561B2 (en) 2013-12-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for overcoming broken line and photoresist scum issues in tri-layer photoresist patterning
JP6315809B2 (ja) * 2014-08-28 2018-04-25 東京エレクトロン株式会社 エッチング方法
WO2018052494A1 (en) * 2016-09-14 2018-03-22 Mattson Technology, Inc. Strip process for high aspect ratio structure
JP2019102483A (ja) * 2017-11-28 2019-06-24 東京エレクトロン株式会社 エッチング方法およびエッチング装置
CN111684567A (zh) * 2018-02-05 2020-09-18 朗姆研究公司 非晶碳层的打开处理
US10504744B1 (en) 2018-07-19 2019-12-10 Lam Research Corporation Three or more states for achieving high aspect ratio dielectric etch
US20220406610A1 (en) * 2019-10-01 2022-12-22 Lam Research Corporation Mask encapsulation to prevent degradation during fabrication of high aspect ratio features
CN113035706A (zh) * 2019-12-25 2021-06-25 中微半导体设备(上海)股份有限公司 一种等离子体刻蚀方法和刻蚀装置
JP7462444B2 (ja) * 2020-03-19 2024-04-05 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
US20210391181A1 (en) * 2020-06-15 2021-12-16 Tokyo Electron Limited Forming a semiconductor device using a protective layer
KR20230165819A (ko) * 2021-04-14 2023-12-05 도쿄엘렉트론가부시키가이샤 에칭 방법 및 플라즈마 처리 장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4687543A (en) 1986-02-21 1987-08-18 Tegal Corporation Selective plasma etching during formation of integrated circuitry
JP3239460B2 (ja) * 1992-09-08 2001-12-17 ソニー株式会社 接続孔の形成方法
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US20010051438A1 (en) 1997-06-25 2001-12-13 Samsung Electronics Process and apparatus for dry-etching a semiconductor layer
JP3336975B2 (ja) * 1998-03-27 2002-10-21 日本電気株式会社 基板処理方法
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
JP4153606B2 (ja) * 1998-10-22 2008-09-24 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
JP4408313B2 (ja) * 1999-10-29 2010-02-03 東京エレクトロン株式会社 プラズマ処理装置およびプラズマ処理方法
KR100327346B1 (ko) 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
US6147005A (en) 1999-07-23 2000-11-14 Worldwide Semiconductor Manufacturing Corp. Method of forming dual damascene structures
US6368974B1 (en) 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
JP2001332510A (ja) * 2000-05-25 2001-11-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6831018B2 (en) 2001-08-21 2004-12-14 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US20030153195A1 (en) * 2002-02-13 2003-08-14 Applied Materials, Inc. Method and apparatus for providing modulated bias power to a plasma etch reactor
US6759340B2 (en) 2002-05-09 2004-07-06 Padmapani C. Nallan Method of etching a trench in a silicon-on-insulator (SOI) structure
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US20050112891A1 (en) 2003-10-21 2005-05-26 David Johnson Notch-free etching of high aspect SOI structures using a time division multiplex process and RF bias modulation
US20050266691A1 (en) * 2004-05-11 2005-12-01 Applied Materials Inc. Carbon-doped-Si oxide etch using H2 additive in fluorocarbon etch chemistry
US7344975B2 (en) 2005-08-26 2008-03-18 Micron Technology, Inc. Method to reduce charge buildup during high aspect ratio contact etch
US7432210B2 (en) * 2005-10-05 2008-10-07 Applied Materials, Inc. Process to open carbon based hardmask
US7531102B2 (en) 2006-03-31 2009-05-12 Intel Corporation Simultaneous selective polymer deposition and etch pitch doubling for sub 50nm line/space patterning

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190107159A (ko) * 2017-02-06 2019-09-18 램 리써치 코포레이션 유전체 컨택트 에칭
KR20180138528A (ko) * 2017-06-21 2018-12-31 도쿄엘렉트론가부시키가이샤 에칭 방법

Also Published As

Publication number Publication date
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