KR20090119900A - 무납형 및 납 저감형 ｃ4를 위한 언더컷 없는 ｂｌｍ 처리 방법 - Google Patents

무납형 및 납 저감형 ｃ4를 위한 언더컷 없는 ｂｌｍ 처리 방법 Download PDF

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KR20090119900A
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solder bump
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티모시 에이치 다우벤스펙
제프리 피 갬비노
크리스토퍼 디 머지
볼프강 사우터
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명에 따르면, BLM(볼 리미팅 메탈러지)에 대한 C4 솔더 범프를 형성할 때 언더컷을 제거하여 C4 피치를 개선하는 시스템 및 방법이 제공된다. 이 공정에 있어서, 장벽층 금속 스택(20')이 금속 패드 층(19') 위에 증착된다. 장벽층 금속(예를 들면, Cu)의 상부층(22')은 CMP에 의해 패턴화되고 장벽 금속 스택(20')의 하부 도전층(21')은 에칭에 의해 제거된다. 확산 장벽(40) 및 C4 솔더 범프(50)는 일 실시예로서 마스크리스(maskless) 기술을 이용한 무전해 도금에 의해, 또는 패턴화 마스크를 이용한 전기도금 기술에 의해 형성될 수 있다. 이것에 의해 C4 솔더 범프의 피치가 감소될 수 있다.

Description

무납형 및 납 저감형 Ｃ4를 위한 언더컷 없는 ＢＬＭ 처리 방법{UNDERCUT-FREE BLM PROCESS FOR PB-FREE AND PB-REDUCED C4}
본 발명은 일반적으로 반도체 칩 제조에 관한 것이고, 특히 BEOL(Back-End-Of-Line) 반도체 칩 처리에 있어서 언더컷 없는 신뢰성있고 치수적으로 정확하며 집적도가 높은 볼 리미팅 메탈러지(Ball Limiting Metallurgy; BLM)의 제조를 위한 구조 및 신규 방법에 관한 것이다.
붕괴 제어형 칩 접속(Controlled Collapse Chip Connection; C4) 처리는, BEOL 반도체 제조시, 예컨대 칩들이 그들의 패키징에 접속되어 있을 때 솔더 범프(solder bump)를 형성함에 있어서 잘 알려져 있다. 전형적으로, C4 솔더 범프의 형성은, 하부의 최종 금속층(패드), 하부 "범프" 또는 볼 리미팅 메탈러지(BLM) 및 솔더볼(solder ball)을 포함하는 야금 시스템의 종래 형성 방법을 포함한다. BLM은 이상적으로 웨이퍼 패시베이션 및 IC 최종 금속 패드에 대해 양호한 접착성을 제공하여야 하고, 효과적인 솔더 확산 장벽으로서 기능하여야 한다.
피치 감소 요구조건과 함께 납 저감형(lead-reduced) 및 무납형(lead-free) C4 처리로의 유도는, 기저층 BLM 막(Ti, Cu)이 C4 솔더볼의 외부 치수에 대하여 치수적으로 삽입(inset)되거나 또는 "언더컷"되는 최종 구조를 일상적으로 생성하는 현재의 전기식각(electroetch) BLM 기술의 확장성을 제한한다. 납형(leaded) C4에 대한 전형적인 프로세스 BLM 구조는 대략 ~0.15 ㎛ TiW 기저층으로 이루어지고, 이 기저층은 유사한 두께의 CrCu 막 아래에 있으며, 그 위에는 두께가 약 ~0.45 ㎛인 구리층이 놓여진다. 레지스트 솔더 마스크는 C4를 전기도금하기 위해 사용되고, 레지스트 스트립 작업에 이어서 Cu/CrCu/TiW BLM이 전형적으로 전기식각 처리를 이용하여 습식에칭되며, C4 솔더볼은 에칭 마스크로서 역할을 한다. 이 BLM 기술은 4on8 밀(mil)(약 100 ㎛×200 ㎛) 이상인 C4 피치 및 납 저감형(97/3 Pb/Sn) 솔더와 함께 성공적으로 사용될 수 있다. 그러나, 현재의 65 nm 기술에 있어서는 3on6 밀 피치로 레이아웃되고 납 저감형 및 무납형 C4 기술을 둘 다 사용하는 C4 설계에 대한 요구조건이 있다. 피치를 4on8로부터 3on6으로 단순히 감소시키는 것에 의해 비아(via) 부근의 최종 패시베이션 막에 대한 BLM의 접촉 면적이 최소화되어 기저층 BLM 막의 언더컷을 더 이상 허용할 수 없게 된다. 최종 비아는 전기적 고려(electrical consideration)에 의해 ~47 ㎛로 설정되고, BLM은 비아 측벽을 노출시킬 정도로 충분히 치수적으로 감소되어서는 절대로 안 된다는 신뢰성 제약이 있다. 전형적으로 에지(edge)당 10~15 ㎛인 전기식각 언더컷에 의해, 상기 제약은 더 이상 3on6 피치에 부합할 수 없다. 도 1은 현재의 BLM 처리 및 습식 에칭 언더컷 문제를 보인 것이다.
특히, 도 1a 내지 도 1d는 종래 기술에 따른 BLM 처리 단계들을 보인 것이다.
도 1a에 도시된 바와 같이, 하부 절연층(10), 예를 들면 최종의 구리 금속피 복층(19)이 형성되는 플루오르-도핑 실리콘 산화물층(FSG 층)이 도시되어 있다. FSG 층(10)의 상부에는 예컨대 SiN 층, SiO2 층 및 SiN 층을 포함한 절연체 스택(11)이 더 형성되어 있다. 절연체 스택 위에 형성되고 접촉 비아를 통해 하부의 Cu 금속피복층(19)과 접촉하는 것은, 예컨대 알루미늄과 같은 금속 본딩 패드와 예컨대 폴리이미드와 같은 최종 패시베이션 층(12)이다. 도 1a에서는 폴리이미드 패시베이션 층(12)에서 최종 비아(15)를 에칭하는 처리 단계가 도시되어 있다. 그 다음에, 도 1b에 도시된 바와 같이, 현재의 제조 기술에 의해 포토레지스트 패턴에 솔더를 도금(plating)한 다음 BLM(20)을 습식 에칭함으로써 무납형 C4를 구현한다. 종래 기술의 솔더 범프 도금 처리에 있어서, BLM(20)은 접착층(21), 예를 들면 티타늄-텅스텐 합금(TiW)의 증착 및 예컨대 Cr-Cu(크롬-구리 합금)와 구리(Cu)의 습식층(wetting layer)(22)의 후속 증착을 포함한다. 습식층은, 솔더가 패턴화 Ti-W 접착층을 완전하게 덮는 것을 보장한다(이것에 의해 솔더볼과 칩 간의 큰 접촉 면적을 보장하고 높은 기계적 강도를 제공함). 솔더 범프 도금 처리에 있어서, 웨이퍼를 세정하여, 금속 증착 전에 산화물 또는 유기 잔류물을 제거하고 웨이퍼 패시베이션 및 본딩 패드 표면을 거칠게하여 BLM의 보다 양호한 접착을 촉진한다. TiW, Cr-Cu 및 Cu와 같은 BLM 장벽층 금속은, 이때 전체 웨이퍼상에서 순차적으로 스퍼터링 또는 기화되어, BLM(20)이 본딩 패드 외에 웨이퍼 및 패시베이션에 접착되도록 한다. 다음에, 포토레지스트 층(30)이 도포되고 금속층(40)(예를 들면, C4 주석 계열 솔더가 후속하는 Ni 장벽층)이 본딩 패드 위에서 패턴화 포토레지스 트(30)에 의해 결정된 높이만큼 전기도금된다.
그 다음에, 도 1c에 도시된 바와 같이, 솔더 범프가 형성된 후에, 포토레지스트를 벗겨내어 BLM이 웨이퍼 상에서 노출되도록 한다. CrCu 층(22)이 전기식각에 의해 제거되고, TiW 층(21)이 습식 에칭 처리(예를 들면, H2O2 기반 습식 에칭)를 이용하여 제거됨으로써 BLM(20)이 계속적으로 웨이퍼로부터 에칭된다. 도 1c는 적용된 전기식각에 기인하여 BLM의 각 에지에서 발생하는 약 10 ㎛ ~ 15 ㎛의 언더컷(50)을 도시하고 있다. 마지막으로, 도 1d에 도시된 바와 같이, 솔더 범프(40)가 리플로우(reflow)되어 무납형 또는 납 저감형 솔더볼(40')을 형성한다.
무납형 및 납 저감형 기술에 있어서, BLM 자체는 통상적으로 솔더 내의 주석에 의해 BLM 층 내의 구리가 소모되는 것을 방지하기 위해 상부 장벽층을 포함하여야만 한다. 이를 위해 통상적으로 니켈이 1~3 ㎛의 두께로 사용된다. 무납형 BLM 기술은 산업계에서 아직 개발중에 있지만, 이용가능한 하나의 무납형 BLM은 TiW-Cu-Ni의 스택을 포함하고, 여기에서 TiW 층은 두께가 약 0.15 ㎛이며, Cu 층은 두께가 약 0.5 ㎛ ~ 2.0 ㎛이고, Ni 층은 두께가 약 1 ㎛이다. TiW 및 Cu 막은 전형적으로 PVD에 의해 증착되고, Ni는 일반적으로 전기도금된다.
그러나, 이것은 Cu 및 TiW 기저층의 습식 전기식각 중에 BLM의 언더컷과 관련된 문제점이 존재하는 경우이다. 예를 들면, 도 1d에 도시한 바와 같은 최종 구조는, 최종 패시베이션(폴리이미드) 막(12)에 대해 남아있는 TiW 기저층의 최소 유효 접촉 부착 면적에 의해 및/또는 상기 구조의 각 에지에서의 언더컷(50)에 의해 생성된 공극(void)과 관련하여 신뢰도 훼손의 위험이 있고, 이러한 공극은 열순환(thermal cycling) 중에 파괴에 대한 응력 핵심 지점으로서 작용하는 오염물질들을 포획(entrap)하도록 작용할 수 있다.
구리층 아래에서 언더컷 없이 TiW 기저층을 패터닝하기 위해 전기식각 다음에 TiW RIE에 의해 구리를 습식 에칭하는 것을 포함할 수 있는, 전술한 문제점에 대한 일부 종래 해법은, 이론상으로 가능하지만, 실제로 현장에서는 TiW 막 위의 전기식각된 구리층의 세정이 불완전하기 때문에 상기 해법이 잘 적용되지 않는다. 전기식각 처리는 RIE 동안 TiW 막을 마이크로마스크(micromask)하도록 작용하는 미소 잔류물을 불가피하게 남겨서 C4들 간에 금속 잔류물을 발생시키는데, 이러한 금속 잔류물은 전기적 단락(shorting)을 야기하기에 충분한 밀도이다. 이 문제점은 BLM 패터닝을 위해 Cu 전기식각 또는 습식 에칭을 사용할 때 피할 수 없는 것으로 입증되었다.
결과적으로, 형성된 솔더 범프의 기계적 안정성을 증가시키는 신규의 제조 방법에 의해 BLM 언더컷을 제거함으로써, C4 피치를 개선하는 C4 제조 기술을 제공하는 것이 매우 바람직하다.
본 발명은 언더컷 없이 신뢰성있고 치수적으로 정확하며 집적도가 높은 볼 리미팅 메탈러지(ball limiting metallurgy; BLM)를 제공하는 신규 기술에 관한 것이다.
특히, 본 발명은 C4 패키징 피치가 3on6 밀이고 장래에 3on6 미만으로 확장될 수 있는 C4 상호접속 피치로 다른 고급 기술에 또한 적용할 수 있는 65 nm 반도체 제조 기술에서 형성되는 솔더 범프의 기계적 안정성을 개선하기 위한 신규의 볼 리미팅 메탈러지(BLM) 처리에 관한 것이다.
본 발명에 있어서의 신규성은 CMP(화학-기계 연마) 및 TiW RIE에 의해 전기식각 및 습식 에칭 BLM 처리를 제거하는 것이다.
따라서, 본 발명의 목적은 반도체 칩의 금속 본딩 패드 표면에서 솔더 범프 접속구를 형성하는 개선된 방법을 제공하는 것이다. 특히, BLM(볼 리미팅 메탈러지)에 대한 C4 솔더 범프를 형성할 때 언더컷을 제거하고 C4 피치를 개선하는 시스템 및 방법이 제공된다. 이 방법에 있어서, 장벽층 금속 스택이 금속 패드층 위에 증착된다. 장벽층 금속(예를 들면, Cu)의 상부층은 CMP에 의해 패터닝되고, 장벽 금속 스택의 하부 도전층은 RIE 에칭에 의해 제거된다. 확산 장벽 및 C4 솔더 범프는 일 실시예에 있어서 마스크리스(maskless) 기술을 이용한 무전해 도금(electroless plating)에 의해, 또는 패턴화 마스크를 이용한 전기도금 기술에 의해 형성될 수 있다. 이것에 의해 C4 솔더 범프의 피치가 감소될 수 있다.
따라서, 본 발명의 제1 실시예에 따르면, 본 발명의 방법은,
금속 본딩 패드 표면 상에 패시베이션 층을 형성하는 단계와;
솔더 범프 접속구를 위한 위치를 규정하도록 금속 본딩 패드 표면을 노출시키는 개공(opening)을 패시베이션 층에 형성하는 단계와;
개공 내에서 그리고 패시베이션 층 표면 상에서 패턴화 패시베이션 층의 표면과 일치하는 장벽 재료 라이너를 패턴화 패시베이션 층 위에 형성하는 단계와;
장벽 재료가 라이닝된 개공을 도전 재료층으로 채우고 패시베이션 층 표면 상에 형성된 장벽 재료 라이너 위에 도전 재료층을 형성하는 단계와;
장벽 재료 라이너가 패시베이션 층 표면 위에서 제거되도록 패시베이션 표면 상의 도전 재료층 및 장벽 재료 라이너의 일부를 제거하여 최종 패시베이션 층의 표면과 실질적으로 공면(coplanar)인 표면을 갖는 도전 재료 플러그를 형성하는 단계와;
실질적으로 공면인 도전 재료 플러그의 표면 상에 패턴화된 확산 장벽층을 형성하는 단계와;
확산 장벽층의 표면 상에 솔더 재료를 제공하는 단계와;
솔더 재료를 처리하여 마스킹 단계 없이 확산 장벽층 위에 솔더 범프 접속구를 형성하는 단계
를 포함하고, 이 방법은 칩의 피치를 감소시키고 솔더 범프 접속구의 기계적 안정성을 증가시킨다.
본 발명의 제2 실시예에 따르면, 본 발명의 방법은,
금속 본딩 패드 표면 상에 패시베이션 층을 형성하는 단계와;
솔더 범프 접속구를 위한 위치를 규정하도록 금속 본딩 패드 표면을 노출시키는 개공을 패시베이션 층에 형성하는 단계와;
개공 내에서 그리고 패시베이션 층 표면 상에서 패턴화 패시베이션 층의 표면에 일치하는 장벽 재료 라이너를 패턴화 패시베이션 층 위에 형성하는 단계와;
개공을 채우기 위해, 패시베이션 층 표면 상에 형성된 장벽 재료 라이너 위에서 연장되는 도전 재료층을 장벽 재료 라이너 위에 형성하는 단계와;
도전 재료층의 일부 및 장벽 재료 라이너의 일부를 패시베이션 표면 위에서 제거하여 장벽 재료 라이너의 나머지 부분의 표면과 실질적으로 공면인 표면을 갖는 도전 재료 플러그를 형성하는 단계와;
규정된 솔더 범프 접속구 위치에 개공을 포함하는 패턴화 레지스트 재료층을 실질적으로 공면인 표면 상에 형성하는 단계와;
패턴화 레지스트 재료층 개공에 의해 규정된 실질적으로 공면인 표면 상에 확산 장벽층을 형성하는 단계와;
확산 장벽층의 표면 상에 그리고 패턴화 레지스트 재료층 개공을 규정하는 패턴화 벽들 사이에 솔더 재료를 제공하는 단계와;
패턴화 레지스트 재료층을 제거하고 패턴화 레지스트 층 아래에서 장벽 재료 스택의 나머지 부분을 제거하는 단계와;
솔더 재료를 처리하여 솔더 범프 접속구를 형성하는 단계
를 포함하고, 상기 솔더 범프 접속구 부근의 상기 장벽 재료 라이너는, 피치의 감소가 가능하도록 감소된 양의 언더컷 및 상기 솔더 범프 접속구의 증가된 기계적 안정성을 나타낸다.
유리하게는, 본 발명은 C4NP 솔더 이동 기술에도 또한 유용하여 그 응용을 위해 "전략적" TiW/Cu/Ni BLM의 사용을 가능하게 한다.
본 발명에 따른 구조 및 방법의 추가적인 특징, 양태 및 장점들은 이하의 상 세한 설명, 청구범위 및 첨부 도면을 참조할 경우 더 잘 이해할 수 있을 것이다.
도 1a-1d는 종래 기술에 따른 C4 BLM 처리 기술의 횡단면도이다.
도 2a-2c는 본 발명의 제1 실시예에 따른 신규 BLM 처리 기술의 횡단면도이다.
도 3a-3b는 본 발명의 제1 실시예에 따른 추가 처리 단계의 횡단면도이다.
도 4는 본 발명에 따른 어떠한 BLM 언더컷도 없는 C4형 접속구를 포함한 결과적인 구조의 횡단면도이다.
도 5a-5b는 본 발명의 제2 실시예에 따른 추가 처리 단계의 횡단면도이다.
도 5c는 본 발명에 따라 어떠한 BLM 언더컷도 없는 C4형 접속구를 포함한 결과적인 구조물의 횡단면도이다.
이제 도 2a 내지 도 2c를 참조하여 본 발명에 따른 신규의 솔더 범프 메탈러지를 형성하는 처리 흐름에 대하여 설명한다.
이 처리 흐름은 언더컷이 없는 무납형 및 납 저감형 C4를 위한 신뢰성있는 BLM 제조를 가능하게 한다. 이 방법은 TiW-Cu-Ni BLM에 대하여 사용할 수 있고 언더컷 문제를 해결할 것이다. 대안으로, 여기에서 개시하는 방법은, 예컨대 TiW/CrCu/Cu/Ni와 같이 CrCu를 내포하는 표준 납 저감형 BLM에 대하여 또한 사용될 수 있다. 이 방법은 단지 최종 비아에서만 국부적 Cu "플러그"(또는 CrCu/Cu)를 생성하기 위해 Cu(및 CrCu) 및 TiW 층의 전기식각을 먼저 상감(damascene) CMP로 대체하고, 그 다음에 TiW에 대하여 RIE 처리를 하는 것에 의존한다. TiW에 대한 RIE 처리는, 현장에서 CMP에 의해 Cu(또는 CrCu) 잔류물(정상적으로 습식 에칭 또는 전기식각 후에 나타남)을 이제 완전하게 제거하기 때문에 성공적이다. TiW-Cu 층은 PVD에 의해 증착되고, 플러그는 Cu의 상감(damascene) CMP에 의해 형성되며, TiW에서 중단된다. 다음으로, 이러한 처리 관점으로부터의 2가지 실시예가 있다. 첫번째 실시예에서, 직접적인 장점은, 비아 금속피복의 저항이 비교적 낮기 때문에 Ni 및 솔더를 단지 그곳에만 선택적으로 도금할 수 있다는 점으로부터 얻어진다. 이 실시예는 오늘날의 기록 처리(process of record)와 관련하여 C4 포토마스킹 단계를 제거할 수 있는 추가의 장점을 갖는다. 두번째 실시예에서, C4 레지스트 마스킹 층은 상감 Cu CMP 단계 후에 보통의 방법으로 형성된다. 그 다음에 Ni이 비아 영역에 전기도금되고 그 다음에 C4 솔더가 도금된다. 레지스트 마스크가 벗겨지고, C4 솔더볼을 RIE 마스크로서 이용하여 TiW의 RIE 처리가 진행된다. 비록 마스킹 단계가 제거되지는 않지만, 이 실시예는 (기록 처리) 전기식각을 이용하여, 3on6 밀 기술에 의해 이 BLM에 대하여 오늘날 가능하지 않은 유용하고 신뢰성있는 구조의 제조를 가능하게 한다.
본 발명은 언더컷 없이 신뢰성있고 치수적으로 정확하며 집적도가 높은 BLM을 제조하는 방법에 관한 것이며, 이 방법은 이제 도 2a에 도시된 바와 같이 진행된다. 제1 단계는, 예컨대 FSG(즉, 플루오르 실리케이트 글라스 또는 유사한 플루오르화 실리콘 산화물) 등의 산화물, SiLK등의 유기 유전체, 또는 SiCOH 등의 하이브리드 유전체, 블랙 다이아몬드(Black Diamond®) 또는 임의의 다른 저유전율 BEOL 유전체 재료와 같은 저유전율(low-k) 상호접속 유전체 재료층 내에서, 임의의 필요한 확산 장벽층을 비롯하여 Cu, Al, 또는 기타의 도전성 금속층을 포함한 금속 본딩 패드층과 같은 최종 도전성 금속층(19')을 포함하는 칩 표면상의 최종 패시베이션(예를 들면, 폴리이미드 섹터)을 통한 보통의 BEOL 기록 처리 단계를 포함한다. 이 패시베이션 층(10')은 플라즈마 강화 화학 기상 증착(PECVD)과 같은 종래의 증착 기술을 이용하여 증착된다. FSG 층(10')의 상부에는 하나 이상의 패시베이션 재료층을 포함한 추가적인 절연체 스택(11')이 형성된다. 도 2a에 도시된 하나의 예시적인 실시예에서, 패시베이션 층은 SiN과 같은 하부층(13a), SiO2와 같은 중간층(13b) 및 종래의 처리 기술을 이용하여 형성된 SiN을 포함한 상부의 패시베이션 층(13c)을 포함하는 증착된 패시베이션 재료층을 포함한다. 물론 이 스택은 기타의 산화물, 질화물, 또는 산질화물을 비롯한 다른 유전체 층들을 포함할 수 있다. 절연체 스택(11') 위에는, 예컨대 폴리이미드 또는 다른 유기물 또는 무기물 재료층과 같은 최종 패시베이션 층(12')이 형성된다. 도 2a에 도시된 구조는, 솔더 범프 및 BLM의 배치를 규정하는 테이퍼진 트렌치를 형성하기 위한 에칭 처리를 실행한 후에 발생하는 단말 비아(terminal via)(15')를 포함한다. 예를 들면, 도 2a에 도시된 바와 같이, 솔더 범프 단말의 위치를 규정하는 Cu(19')를 포함하는 금속 본딩 패드층의 표면 바로 위의 위치에서 단일의 비아 개공(15')이 에칭된다.
이어서, 도 2b에 도시된 바와 같이, 추가의 처리 단계는, 여기에서 설명하는 실시예에 따라서, 하부 패시베이션 층(12')의 형상과 일치하는 장벽층 금속(20')의 스택을 포함하는 언더범프 메탈러지(UBM)를 증착하는 단계를 포함한다. 도 2b에 도시된 하나의 실시예에 있어서, 장벽층 금속(20')은 Ti-W(티탄-텅스텐 확산 장벽)의 하부층(21')과 Cu의 상부 박층(도시 생략됨), 또는 대안으로 Cr-Cu(크롬 구리) 습식층의 상부 박층(22')을 비롯하여 증착된 재료층의 스택을 포함한다. 이들 장벽층 금속(20')은 모두 물리적 기상 증착 기술(PVD)을 이용하여 증착될 수 있다. 일 실시예로서, TiW 층(21')은 두께가 약 0.15 ㎛ 내지 0.3 ㎛의 범위를 가지며, 구리 재료(또는 97/3 또는 납 저감형을 위한 CrCu/Cu 재료)의 층(22')은 약 0.5 ㎛ 내지 1.0 ㎛ 범위의 두께로 증착된다. 이 단계의 결과, 도전 재료(30), 예컨대 구리는 도 2b에 도시된 바와 같이 최종 비아 홀을 채운다. 그러나, 변형례에 있어서, 장벽 금속층은 각종 스택 구성에서 다른 재료를 포함할 수 있다. 언더범프 메탈러지를 위해 사용될 수 있는 다른 금속층에는 Ta, TaN, W, Ti, Al, Ni, Ni 합금 및 Au이 포함된다. 일부 다른 BLM 스택(TiW/CrCu/Cu에 추가됨)에는 TiW/Cu, Ti/Cu, Ti/Ni-V/Cu, Al/Ni-V/Cu가 포함되고, 이들의 일부 또는 전부는 상부 장벽층 Ni, Ni-Si, 또는 다른 적당한 Cu 장벽 재료를 사용할 수 있다. 또한, CVD, 무전해 도금 및 전기도금을 비롯한 다른 증착 기술을 사용하여 장벽 금속층 스택을 형성할 수 있는 것으로 이해된다. 더욱이, 장벽층 금속 스택(20') 위에는 연마 정지층으로서 기능하도록 선택적인 희생 재료층(도시 생략됨), 예를 들면 Ta 층이 약 10 nm 내지 200 nm의 두께 범위로, 바람직하게는 약 50 nm의 두께로 증착되어, 후속되는 화학-기계 연마(CMP) 단계 중에 Cu의 디싱(dishing)을 방지할 수 있다.
다음 처리 단계에서는, 도 2c에 도시된 바와 같이, 상부의 Cu 금속층(30)(및 /또는 CrCu/Cu 층)이 연마되고 (임의의 선택적 희생층이 연마되며), TiW 층(21') 위에서 정지되어, 상부 금속층(예를 들면, Cu)이 실질적으로 TiW 층(21')과 공면으로 되고 실질적으로 평평한 수평 표면을 형성하는 구조를 남긴다. 이것은 잘 알려져있는 CMP(화학 기계 연마) 단계를 이용하여 달성된다. 바람직하게, CMP 처리는 현장에서 잔류물 세정을 보장하도록 충분한 과도 연마(over-polish)에 의해 형성된다. 이 단계의 결과로서, Cu의 "플러그"(30')가 최종 비아 홀에 남게 된다.
그 다음에, 도 3a에 도시된 다음 처리 단계에서, BLM Ti-W 층(21')의 공면 표면부가 반응성 이온 에칭(RIE) 처리를 이용하여 에칭되고, 도전성 금속층(40), 예를 들면, 니켈(Ni)층(40)이 도 3b의 결과적인 구조의 표면 위에 형성되어, 도 3b에 도시한 바와 같이 구리 플러그(30')의 상부 및 표면에 존재하는 BLM TiW 및/또는 CrCu/Cu 층(20')의 부분들을 횡단하여 연장된다. 예시적인 실시예에서, Ni 층(40)은 무전해 도금 등의 증착 기술에 의해 약 1 ㎛ ~ 2 ㎛ 범위의 두께로 형성될 수 있지만, 다른 두께로 구현되어도 좋다. 저항(Rs)이 최저인 경우, 선택적으로, 즉 비아 홀에서 전기도금이 발생하지만, 필드 영역에서 발생하지 않음은 물론이다.
마지막으로, 도 4에 도시된 제1 실시예의 결과적인 구조(100)에 있어서, 반구형(hemispherical shape)의 C4 솔더 범프(예를 들면, Pb/Sn)가 어닐링(솔더 리플로우) 처리에 의해 Ni 층(40)의 상부에 형성된다. 따라서, 이러한 제1 실시예로부터, 비아 금속피복(30')에서의 저항이 비교적 낮기 때문에 단지 Ni 구조물에서만 Ni 및 솔더를 선택적으로 도금할 수 있는 직접적인 장점이 있음은 명백하다. 이 실시예는, 오늘날의 기록 처리와 관련하여 C4 포토마스킹 단계를 제거하는 추가의 장점이 있으며, 즉 이 실시예는 유리하게는 마스킹 단계를 제거한다.
도 5a에 도시된 변형례에 있어서, 도 2c와 관련하여 위에서 설명한 바와 같이 상부의 Cu 금속층(30) 및/또는 CrCu/Cu 층이 연마된 후에, 솔더 범프 단말에 후속적인 솔더 범프 형성을 규정하는 개공을 포함하도록 패턴화된 레지스트(60)의 증착을 포함하는 포토리소그래픽 기술이 수행된다. 도 5a에 도시된 바와 같이, 패턴화 레지스트(60)는 도 2c에 도시된 BLM 구조의 나머지 Ti-W 층(21')의 상부에 형성된다. 전형적인 포지티브 포토레지스트 또는 네가티브 포토레지스트일 수 있는 증착 레지스트(60)는, 에칭되어 상부로 개방되며 하부의 Cu 플러그(30') 및 BLM의 임의의 노출된 부분, 예를 들면 Ti-W 장벽층(21')과 CrCu 층(22')을 노출시킨다. 또한, 도 5a에 도시한 바와 같이, 패턴화 레지스트(60)의 벽들 사이의 개공에 형성된 공면상의 노출된 개공에는 전기 도금에 의해 금속 재료층(40'), 예컨대 니켈이 증착된다. 이 확산 장벽층(40')은 솔더 범프 단말에서 평평한 공면상에 약 0.5 ㎛ ~ 5 ㎛ 범위로 증착되며, 바람직하게는 약 1 ㎛ ~ 2 ㎛ 범위의 두께로 구현될 수 있는 니켈(Ni) 금속, 또는 Ni-V 또는 Ni-P 등의 합금을 포함할 수 있다. 또한, 도 5a에는 솔더 범프 단말에서 패턴화 레지스트 층(60)의 벽 안쪽으로 솔더 범프 재료(70)(예를 들면, Pb/Sn)이 형성된 것이 도시되어 있다. 바람직하게는, 솔더 재료(70)가 공지의 전기도금 기술을 이용하여 증착된다.
다음에, 도 5b에 도시된 바와 같이, 패턴화 레지스트 재료층(60)이, 예컨대 O2 애쉬(Ash) 또는 다른 적당한 스트립 화학물질에 의해 벗겨지고 그 다음에 헹구어냄으로써 제거된다. 그 다음에, RIE(예를 들면, 습식 에칭) 처리를 행하여 솔더 범프 단말에 인접한 CrCu(22') 및 TiW(21') 장벽 금속층들을 제거한다. 특히, 도 5b에서 마스크한 것처럼 C4 솔더볼(70)을 이용하여,나머지의 TiW 층 부분이 필드 영역에서 깨끗하게 제거되어 이방성 에지와 함께 솔더 아래에 남겨진다(언더컷 없음). 마지막으로, 솔더 재료(60)가 리플로우되어 도 5c에 도시한 바와 같이 결과적인 전극 커넥터(100')용인 반구형의 솔더볼(70')을 형성한다.
도 2a~5c와 관련하여 여기에서 설명한 대안적인 방법들은 C4 솔더 범프의 피치를 감소시킬 수 있다. 제2 실시예로서, C4 레지스트 마스킹 층은 상감 Cu CMP 단계 후에 통상적인 방법으로 형성된다. 그 다음에, Ni가 기형성된 비아 영역에 전기도금되고, 후속하여 C4 솔더에 전기도금된다. 레지스트 마스크가 벗겨지고, RIE 마스크로서 C4 솔더볼을 이용하여 TiW에 대한 RIE 처리가 진행된다. 따라서, 마스킹 단계가 제거되지 않았다고 하더라도, 이 실시예는 (기록 처리) 전기도금을 이용하여 오늘날 이 BLM에 대하여 3on6 기술로 가능하지 않은 유용하고 신뢰성있는 구조의 제조를 가능하게 한다.
지금까지 본 발명을 예시적인 양호한 실시예와 관련하여 상세히 도시하고 설명하였지만, 이 기술에 숙련된 사람이라면 전술한 실시예를 단지 첨부된 청구범위에 의해서만 제한되는 본 발명의 정신 및 범위를 벗어나지 않고 그 형태 및 상세에 있어서 여러가지로 변경할 수 있을 것이다.

Claims (10)

  1. 반도체 칩의 접촉 전극을 형성하는 방법에 있어서,
    금속 본딩 패드 표면 상에 패시베이션 층을 형성하는 단계와;
    솔더 범프 접속구의 위치를 규정하도록 상기 금속 본딩 패드 표면을 노출시키는 개공을 상기 패시베이션 층에 형성하는 단계와;
    상기 개공 내에서 그리고 패시베이션 층 표면 상에서 패턴화 패시베이션 층의 표면과 일치하는 장벽 재료 라이너를 상기 패턴화 패시베이션 층 위에 형성하는 단계와;
    장벽 재료가 라이닝된 상기 개공을 도전 재료층으로 채우고 상기 패시베이션 층 표면 상에 형성된 상기 장벽 재료 라이너 위에 상기 도전 재료층을 형성하는 단계와;
    상기 장벽 재료 라이너가 상기 패시베이션 층 표면 위에서 제거되도록 상기 패시베이션 표면 상의 상기 도전 재료층 및 장벽 재료 라이너의 일부를 제거하여 최종 패시베이션 층의 표면과 실질적으로 공면(coplanar)인 표면을 가진 도전 재료 플러그를 형성하는 단계와;
    상기 실질적으로 공면인 상기 도전 재료 플러그의 표면 상에 패턴화된 확산 장벽층을 형성하는 단계와;
    상기 확산 장벽층의 표면 상에 솔더 재료를 제공하는 단계와;
    마스킹 단계 없이 상기 확산 장벽층 위에 상기 솔더 범프 접속구를 형성하도 록 솔더 재료를 처리하는 단계
    를 포함하여, 칩의 피치를 감소시키고 상기 솔더 범프 접속구의 기계적 안정성을 증가시키는 것인 접촉 전극 형성 방법.
  2. 제1항에 있어서, 확산 장벽층을 형성하는 상기 단계는 무전해 도금 기술을 구현하는 단계를 포함하는 것인 접촉 전극 형성 방법.
  3. 제1항에 있어서, 솔더 재료를 제공하는 상기 단계는 무전해 도금 기술을 구현하여 상기 솔더 재료를 증착시키는 단계를 포함하는 것인 접촉 전극 형성 방법.
  4. 제1항에 있어서, 상기 금속 본딩 패드 표면 상에 패시베이션 층을 형성하는 상기 단계는, 상기 금속 본딩 패드 표면을 노출시키도록 단일 비아 개공을 형성하는 단계를 포함하는 것인 접촉 전극 형성 방법.
  5. 반도체 칩의 금속 본딩 패드 표면의 솔더 범프 접속구에 있어서,
    상기 금속 본딩 패드 표면 상에 형성되고 상기 솔더 범프 접속구를 위한 위치를 규정하는 상기 금속 본딩 패드 표면에 있는 트렌치 개공을 포함하는 패시베이션 층과;
    상기 트렌치 개공 내에 형성되고, 상기 솔더 범프 접속구 위치 부근의 상기 패시베이션 층의 표면과 실질적으로 공면인 표면 부분을 갖는 장벽 재료 라이너와;
    장벽 재료로 라이닝된 상기 트렌치 개공을 채우도록 형성되고 상기 패시베이션 층의 표면과 공면인 표면을 갖는 도전 재료 플러그와;
    상기 솔더 범프 접속구 위치에서 상기 도전 재료 플러그의 상기 실질적으로 공면인 표면 위에 형성된 확산 장벽층과;
    상기 확산 장벽층의 표면 상에 형성된 솔더 범프
    를 포함하고, 상기 장벽 재료 라이너 언터컷이 제거되어 피치가 감소되고 상기 솔더 범프 접속구의 기계적 안정성이 증가되는 것인 솔더 범프 접속구.
  6. 제5항에 있어서, 상기 패시베이션 층은 하나 이상의 유전 재료층을 포함하는 것인 솔더 범프 접속구.
  7. 반도체 칩의 금속 본딩 패드 표면에 솔더 범프 접속구를 형성하는 방법에 있어서,
    금속 본딩 패드 표면 상에 패시베이션 층을 형성하는 단계와;
    솔더 범프 접속구를 위한 위치를 규정하도록 상기 금속 본딩 패드 표면을 노출시키는 개공을 상기 패시베이션 층에 형성하는 단계와;
    상기 개공 내에서 그리고 패시베이션 층 표면 상에서 패턴화 패시베이션 층의 표면과 일치하는 장벽 재료 라이너를 상기 패턴화 패시베이션 층 위에 형성하는 단계와;
    개공을 채우기 위해, 상기 패시베이션 층 표면 상에 형성된 상기 장벽 재료 라이너 위에서 연장되는 도전 재료층을 상기 장벽 재료 라이너 위에 형성하는 단계와;
    상기 도전 재료층의 일부 및 상기 장벽 재료 라이너의 일부를 상기 패시베이션 표면 위에서 제거하여, 상기 장벽 재료 라이너의 나머지 부분의 표면과 실질적으로 공면인 표면을 가진 도전 재료 플러그를 형성하는 단계와;
    규정된 상기 솔더 범프 접속구 위치에 있는 개공을 포함하는 패턴화 레지스트 재료층을 상기 실질적으로 공면인 표면 상에 형성하는 단계와;
    상기 패턴화 레지스트 재료층 개공에 의해 규정된 상기 실질적으로 공면인 표면 상에 확산 장벽층을 형성하는 단계와;
    상기 확산 장벽층의 표면 상에 그리고 상기 패턴화 레지스트 재료층 개공을 규정하는 패턴화 벽들 사이에 솔더 재료를 제공하는 단계와;
    패턴화 레지스트 재료층을 제거하고 상기 패턴화 레지스트 층 아래에서 상기 장벽 재료 스택의 상기 나머지 부분을 제거하는 단계와;
    솔더 재료를 처리하여 상기 솔더 범프 접속구를 형성하는 단계
    를 포함하고, 상기 솔더 범프 접속구 부근의 상기 장벽 재료 라이너는, 피치의 감소가 가능하도록 감소된 양의 언더컷 및 상기 솔더 범프 접속구의 증가된 기계적 안정성을 나타내는 것인 솔더 범프 접속구 형성 방법.
  8. 제7항에 있어서, 상기 패턴화 레지스트 층 아래에서 상기 장벽 재료 스택의 상기 나머지 부분을 제거하는 상기 단계는, 에칭 처리를 수행하는 단계를 포함하는 것인 솔더 범프 접속구 형성 방법.
  9. 제7항에 있어서, 확산 장벽층을 형성하는 상기 단계는, 전기도금 기술을 구현하는 단계를 포함한 것인 솔더 범프 접속구 형성 방법.
  10. 제7항에 있어서, 솔더 재료를 제공하는 상기 단계는 전기도금 기술을 구현하여 상기 솔더 재료를 증착시키는 단계를 포함하는 것인 솔더 범프 접속구 형성 방법.
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