KR20090116478A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

듀얼 실리사이드 및 듀얼 스트레스 라이너를 반도체 소자의 제조방법을 개시한다. 본 발명의 반도체 소자의 제조방법은 제1 MOS 영역과 상기 제1 MOS 영역과 반대 도전형의 제2 MOS 영역에 게이트 전극 및 소스/드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 제1 MOS 영역을 노출시키면서 상기 제2 MOS 영역 위에 실리사이드 방지막을 형성하는 단계; 노출된 상기 제1 MOS 영역의 상기 게이트 전극 및 상기 소스/드레인 영역 위 제1 금속 실리사이드를 형성하고 상기 실리사이드 방지막을 제거하는 단계; 상기 제2 MOS 영역을 노출시키면서 상기 제1 금속 실리사이드가 형성된 상기 제1 MOS 영역 위에 제1 스트레스 라이너를 형성하는 단계; 노출된 상기 제2 MOS 영역의 상기 게이트 전극 및 상기 소스/드레인 영역 위 제2 금속 실리사이드를 형성하는 단계; 및 상기 제2 금속 실리사이드가 형성된 상기 제2 MOS 영역 위에 제2 스트레스 라이너를 형성하는 단계를 포함한다.
듀얼 실리사이드, 듀얼 스트레스 라이너, 실리사이드 방지막

Description

반도체 소자의 제조 방법{Fabrication method of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 구체적으로는 듀얼실리사이드를 구비한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화함에 따라 트랜지스터의 게이트 전극의 선폭이 감소되어 게이트 전극의 저항이 증가된다. 또한, 트랜지스터의 소스/드레인 접합이 점차 얕아짐에 의하여 소스/드레인 영역의 저항이 증가된다. 반도체 소자의 동작 속도를 향상시키기 위하여 이들의 저항을 줄이는 것이 필요하다. 게이트 전극의 저항을 줄이기 위하여 게이트 전극을 폴리실리콘층과 내열성 금속(refractory metal)의 실리사이드층의 두 층으로 형성하고, 소스/드레인 영역의 저항을 낮추기 위하여 소스/드레인 영역의 상부에 내열성 금속의 실리사이드층을 형성한다. 이를 위하여 폴리실리콘의 게이트 전극과 소스/드레인 영역의 상부에 내열성 금속을 증착한 후 게이트 전극과 소스/드레인 영역을 동시에 실리사이드를 형성하는 기술이 이용된다.
한편, 실리사이드 형성시 NMOS 영역과 PMOS 영역의 활성영역 및 폴리실리콘 게이트 전극의 구조에 따라 NMOS 영역과 PMOS 영역의 소스/드레인 영역과 게이트 전극의 실리사이드의 두께가 변하게 된다. 이에 따라 NMOS 영역과 PMOS 영역에서 저항(Rs)이 달라지게 된다. 또한, 소자분리막 에지 부분의 모양에 따라 활성영역 에지 부분에서 실리사이드의 과도 성장이 발생할 수 있으며, 과도하게 성장된 실리사이드는 접합 누설(junction leakage)을 유발할 가능성이 있다. PMOS 영역과 NMOS 영역에서 소자분리막 에지의 형태가 달라질 수 있어서 실리사이드의 과도한 성장이 PMOS 영역과 NMOS 영역 중 어느 한 영역에서만 발생할 수 있다. 또한, 과도하게 성장하는 실리사이드는 활성영역 및 게이트 전극의 CD(critical dimension)가 작은 경우에는 실리사이드 저항(Rs)에 영향을 크게 주고 CD가 큰 경우에는 영향을 작게 주어 CD 별로 저항값이 다르게 나오게 된다. 이러한 문제를 제거하기 위하여 NMOS 영역과 PMOS 영역에서 실리사이드를 다르게 형성하는 듀얼 실리사이드 공정이 사용될 수 있다.
한편, 전계 효과 트랜지스터(FET: field effect transistor)에 스트레스를 적용하면 트랜지스터의 특성을 향상시킬 수 있다. 인장 스트레스(tensile stress)는 전자 이동도(electron mobility)를 향상시키며, 압축 스트레스(compressive stress)는 정공 이동도(hole mobility)를 향상시킨다고 알려져 있다. 따라서 NMOS 영역의 트랜지스터의 채널에 인장 스트레스가 가하여 전자 이동도의 향상시켜서 N형 트랜지스터의 드레인 전류를 증가시킬 수 있다. 또한, PMOS 영역의 트랜지스터의 채널에 압축 스트레스가 가하여 정공 이동도의 향상시켜서 P형 트랜지스터의 드레인 전류를 증가시킬 수 있다.
반도체 소자가 고집적화됨에 따라 PMOS 영역과 NMOS 영역에서 소자 게이트 전극 및 소스/드레인 영역의 저항을 낮추고 채널의 전하 이동도를 높여서 반도체 소자의 특성을 향상시키는 것이 요구되고 있다. 그러나 이를 위하여 듀얼 실리사이드와 듀얼 스트레스를 모두 적용하려면 박막 증착, 포토리소그래피 및 식각 공정을 반복하여 진행하여야 하므로 비용 및 시간이 많이 요구되는 문제가 있다.
본 발명의 목적은 공정을 간소화하면서 효율적으로 듀얼 실리사이드 공정과 듀얼 스트레스 공정을 모두 적용하는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 목적을 달성하기 위한 반도체 소자의 제조방법은 제1 MOS 영역과 상기 제1 MOS 영역과 반대 도전형의 제2 MOS 영역에 게이트 전극 및 소스/드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 제1 MOS 영역을 노출시키면서 상기 제2 MOS 영역 위에 실리사이드 방지막을 형성하는 단계; 노출된 상기 제1 MOS 영역의 상기 게이트 전극 및 상기 소스/드레인 영역 위 제1 금속 실리사이드를 형성하고 상기 실리사이드 방지막을 제거하는 단계; 상기 제2 MOS 영역을 노출시키면서 상기 제1 금속 실리사이드가 형성된 상기 제1 MOS 영역 위에 제1 스트레스 라이너를 형성하는 단계; 노출된 상기 제2 MOS 영역의 상기 게이트 전극 및 상기 소스/드레인 영역 위 제2 금속 실리사이드를 형성하는 단계; 및 상기 제2 금속 실리사이드가 형성된 상기 제2 MOS 영역 위에 제2 스트레스 라이너를 형성하는 단계를 포함한다.
상기 제1 MOS 영역이 NMOS 영역이고, 상기 제2 MOS 영역이 PMOS 영역일수 있고, 이때 상기 제1 스트레스 라이너는 압축 스트레스를 갖고 상기 제2 스트레스 라이너는 인장 스트레스를 갖도록 형성할 수 있다.
상기 제1 MOS 영역이 PMOS 영역이고, 상기 제2 MOS 영역이 NMOS 영역일수 있 고, 이때 상기 제1 스트레스 라이너는 인장 스트레스를 갖고 상기 제2 스트레스 라이너는 압축 스트레스를 갖도록 형성할 수 있다.
상기 실리사이드 방지막, 상기 제1 스트레스 라이너 및 상기 제2 스트레스 라이너는 SiCN, Si3N4, SiON, SiBN, SiO2, SiC, SiC:H 또는 SiCOH 막으로 형성할 수 있다. 상기 제1 스트레스 라이너 및 상기 제2 스트레스 라이너는 10Å 내지 1000Å 범위의 두께를 갖도록 형성할 수 있다.
상기 게이트 전극은 도전성 폴리실리콘으로 형성할 수 있다.
상기 제1 금속 실리사이드를 형성하는 단계는 상기 실리사이드 방지막이 형성된 반도체 기판 전면에 제1 금속막을 형성하는 단계; 상기 제1 금속막이 형성된 상기 반도체 기판을 열처리하여 상기 제1 MOS 영역의 상기 게이트 전극과 상기 소스/드레인 영역에 제1 금속 실리사이드를 형성하는 단계: 및 상기 제2 MOS 영역의 상기 실리사이드 방지막 위의 제1 금속막을 제거하는 단계를 포함할 수 있다. 이때 상기 제1 금속막은 Ti, Co, Ni, V, Er, Zr, Hf, Mo 또는 Yb의 물질을 포함할 수 있고, 상기 제1 금속막은 Pt, V 또는 Sn의 성분을 더 포함할 수 있다.
상기 제2 금속 실리사이드를 형성하는 단계는 상기 제1 스트레스 라이너가 형성된 반도체 기판 전면에 제2 금속막을 형성하는 단계; 상기 제2 금속막이 형성된 상기 반도체 기판을 열처리하여 상기 제2 MOS 영역의 상기 게이트 전극과 상기 소스/드레인 영역에 제2 금속 실리사이드를 형성하는 단계: 및 상기 제1 MOS 영역의 상기 실리사이드 방지막 위의 제2 금속막을 제거하는 단계를 포함할 수 있다. 상기 제2 금속막은 Ti, Co, Ni, Pt, Ir 또는 Pd 물질을 포함할 수 있고, 이때 상기 제2 금속막은 Pt, V 또는 Sn의 성분을 더 포함할 수 있다.
두 개의 실리사이드 방지막 공정 중 하나를 생략하면서 듀얼 실리사이드 공정과 듀얼 스트레스 라이너 공정을 모두 적용할 수 있다. 따라서 공정을 단순화하면서 각 공정의 장점을 모두 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1j는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)에 소자분리막(102)을 형성하여 활성영역을 정의한다. 활성영역은 n채널 MOSFET이 형성되는 NMOS 영역(NFET 영역)과 p채널 MOSFET이 형성되는 PMOS 영역(PFET 영역)으로 나뉜다. NMOS 영역과 PMOS 영역에 게이트 전극(110)을 형성하고 NMOS 영역의 소스/드레인 영역(104)과 PMOS 영역의 소스/드레인 영역(106)을 형성한다. 게이트 전극(110)은 게이트 절연막(111) 위의 도전성 폴리실리콘(113), 오프셋 산화막(115) 및 스페이서(117)의 구조물로 형성될 수 있다. 오프셋 산화막(115)은 실리콘 산화막으로 스페이서(117)는 실리콘 질화막으로 형성할 수 있다. 한편, 게이트 전극(110)은 NMOS 영역과 PMOS 영역에서 반대 도전성을 갖는 듀얼 게이트 전극으로 형성할 수도 있다.
도 1b를 참조하면, 반도체 기판(100)의 전면에 실리사이드 방지막(122)을 형성한 후 사진 식각 공정을 통하여 NMOS 영역의 실리사이드 방지막(122)을 제거하여 PMOS 영역에만 실리사이드 방지막(122)을 남기고 NMOS 영역을 노출시킨다. 실리사이드 방지막(122)은 SiCN, Si3N4, SiON, SiBN, SiO2, SiC, SiC:H 또는 SiCOH 막으로 형성할 수 있다. 실리사이드 방지막(122)의 제거는 건식각 또는 습식각 공정을 통하여 수행할 수 있다.
도 1c를 참조하면, 실리사이드 방지막(122)이 형성된 반도체 기판(100)의 전면에 제1 금속막(132)를 형성한다. 제1 금속막(132)은 Ti, Co 또는 Ni 물질로 형성할 수 있다. 상기 금속물질은 Pt, V, Sn 등의 성분을 함유할 수 있다. 제1 금속막(132)은 또한 V, Er, Zr, Hf, Mo 또는 Yb의 물질로 형성할 수 있고, 이들 금속은 Pt, V, Sn 등의 성분을 함유할 수 있다. Pt, V, Sn 등의 첨가 성분은 실리사이드화 반응시 열적 안정성을 향상시키는 역할을 할 수 있다. 한편, 선택적으로 제1 금속막(132) 위에 캐핑막을 형성할 수 있다. 캐핑막은 실리사이드화 반응시 열적 안정성을 유지하고 금속막의 산화를 방지한다.
도 1d를 참조하면, 열처리를 수행하여 실리사이드화 반응에 의하여 NMOS 영역의 게이트 전극(110) 및 소스/드레인 영역(104) 위에 금속 실리사이드(108, 118) 를 형성한다. 상기 금속 실리사이드(108, 118)로 TiSi2, CoSi2, NiSi, VSi2, ErSi, ZrSi2, HfSi, MoSi2, CrSi 또는 YbSi가 형성될 수 있다. 이들 금속실리사이드에는 첨가된 Pt, V, Sn 등의 성분이 포함되어 있을 수 있다. PMOS 영역에는 제1 금속막(132)이 실리사이드 방지막(122) 위에 형성되므로 금속 실리사이드가 형성되지 않는다.
도 1e를 참조하면, 실리사이드화 반응 후 남아 있는 제1 금속막(132)을 제거하고, 이어서 PMOS 영역의 실리사이드 방지막(122)을 제거한다. NMOS 영역에는 금속 실리사이드가 형성되어 있는 게이트 전극(110)과 소스/드레인 영역(104)이 노출되고, PMOS 영역에는 금속 실리사이드가 형성되어 있지 않은 게이트 전극(110)과 소스/드레인 영역(106)이 노출된다.
도 1f를 참조하면, 반도체 기판(100)의 전면에 제1 스트레스 라이너(124)를 형성한 후 PMOS 영역의 제1 스트레스 라이너(124)를 제거하고 NMOS 영역에만 제1 스트레스 라이너(124)를 남긴다. 제1 스트레스 라이너(124)는 압축 스트레스를 갖도록 형성한다. 제1 스트레스 라이너(124)를 실리사이드 방지막과 같이 SiCN, Si3N4, SiON, SiBN, SiO2, SiC, SiC:H 또는 SiCOH 물질로 형성할 수 있다. 제1 스트레스 라이너(124)의 두께는 10Å 내지 1000Å 범위가 되도록 형성할 수 있다. 제1 스트레스 라이너(124)는 NMOS 영역에 압축 스트레스를 인가하여 N 채널에서의 전자의 이동도를 높일 수 있는 한편, PMOS 영역의 금속 실리사이드 형성 시 실리사이드 방지막으로 이용될 수 있다.
도 1g를 참조하면, 제1 스트레스 라이너(124)가 형성된 반도체 기판(100)의 전면에 제2 금속막(134)를 형성한다. 제2 금속막(134)은 제1 금속막(132)과 같은 물질로 형성할 수 있고 또는 다른 물질로 형성할 수 있다. 제2 금속막(134)은 Ti, Co 또는 Ni 물질로 형성할 수 있다. 상기 금속물질은 Pt, V, Sn 등의 성분을 함유할 수 있다. 제2 금속막(134)은 또한 Pt, Ir 또는 Pd의 물질로 형성할 수 있고, 이들 금속은 V, Sn 등의 성분을 함유할 수 있다. 또한 제2 금속막(134)은 제1 금속막(132)과 다른 두께로 형성할 수 있다. 제1 금속막(132)의 경우와 마찬가지로 제2 금속막(134) 위에 캐핑막을 형성할 수 있다.
도 1h를 참조하면, 열처리를 수행하여 실리사이드화 반응에 의하여 PMOS 영역의 게이트 전극(110) 및 소스/드레인 영역(106) 위에 금속 실리사이드(109, 119)를 형성한다. 상기 열처리는 NMOS 영역의 금속 실리사이드(108, 118)를 형성하기 위한 열처리와 다른 조건에서 수행될 수 있다. 상기 금속 실리사이드(109, 119)로 TiSi2, CoSi2, NiSi, PtSi, Pt2Si, IrSi 또는 Pd2Si가 형성될 수 있다. 이들 금속 실리사이드에는 첨가된 Pt, V, Sn 등의 성분이 포함되어 있을 수 있다. NMOS 영역에는 제2 금속막(134)이 제1 스트레스 라이너(124) 위에 형성되므로 금속 실리사이드가 형성되지 않는다.
도 1i를 참조하면, 실리사이드화 반응 후 남아 있는 제2 금속막(134)을 제거한다. NMOS 영역에는 제1 스트레스 라이너(124)가 노출되고, PMOS 영역에는 금속 실리사이드가 형성되어 있는 게이트 전극(110)과 소스/드레인 영역(106)이 노출된다.
도 1j를 참조하면, 반도체 기판(100)의 전면에 제2 스트레스 라이너(126)를 형성한 후 NMOS 영역의 제2 스트레스 라이너(126)를 제거하고 PMOS 영역에만 제2 스트레스 라이너(126)를 남긴다. 제2 스트레스 라이너(126)는 인장 스트레스를 갖도록 형성한다. 제2 스트레스 라이너(126)를 제1 스트레스 라이너(124)와 마찬가지로 SiCN, Si3N4, SiON, SiBN, SiO2, SiC, SiC:H 또는 SiCOH 물질로 형성할 수 있다. 제2 스트레스 라이너(126)는 PMOS 영역에 인장 스트레스를 인가하여 P 채널에서의 정공의 이동도를 높이고 드레인 전류를 증가시킬 수 있다.
위의 본 발명의 실시예에서는 NMOS 영역에 먼저 실리사이드를 형성한 후 PMOS 영역에 실리사이드를 형성하였으나, PMOS 영역에 먼저 실리사이드를 형성한 후 NMOS 영역에 실리사이드를 형성할 수 있다.
본 발명에 의하면 듀얼 실리사이드 공정과 듀얼 스트레스 라이너 공정을 모두 적용함으로써 각 공정의 효과를 얻을 수 있다. 즉, 듀얼 실리사이드 공정에 의하여 NMOS 영역과 PMOS 영역의 금속 실리사이드를 다른 물질이나 다른 두께 또는 다른 열처리 조건 아래에서 형성함으로써 NMOS 영역과 PMOS 영역의 저항(Rs)을 각각 조절 가능하며 또한 NMOS 영역과 PMOS 영역의 저항(Rs)을 동일하게 맞출 수 있다. 또한 실리사이드의 두께 및 열처리 공정을 각각 조절함으로써 활성영역 에지에서 과도하게 성장하는 실리사이드를 억제할 수 있으며, 정션 누설(junction leakage)을 줄일 수 있다. 한편, 활성영역과 게이트 전극 에지에서 과도하게 성장하는 실리사이드를 억제함으로써 활성영역과 게이트 전극의 크기에 따라 발생하는 저항(Rs) 차이를 최소화할 수 있다. 듀얼 스트레스 공정에 의하여 PMOS 영역과 NMOS 영역에서 개별적으로 케리어 이동도를 높여서 드레인 전류를 향상시킬 수 있 다.
한편, 듀얼 실리사이드 공정 적용시 요구되는 두 개의 실리사이드 방지막 중 하나로 듀얼 스트레스 라이너의 하나를 적용함으로써 듀얼 실리사이드 공정과 스트레스 라이너 공정을 개별적으로 적용하는 경우에 비하여 공정을 단순화할 수 있다. 즉, 실리사이드 방지막 형성 공정이 하나 줄어듦으로써 그에 따른 박막 공정, 포토리소그래피 공정, 식각 공정, 세정 공정 등이 생략되므로 공정의 단순화와 시간, 비용이 절감될 수 있다.
도 1a 내지 도 1j는 본 발명의 반도체 소자의 제조 방법을 설명하기 위하여공정 순서대로 도시한 단면도들이다.
* 공정의 주요 부분에 대한 부호의 설명 *
100: 기판 102: 소자분리막
104, 106: 소스/드레인 영역 110: 게이트 전극
108, 118: 제1 금속 실리사이드 109, 119: 제2 금속 실리사이드
122: 실리사이드 방지막 124: 제1 스트레스 라이너
126: 제2 스트레스 라이너 132: 제1 금속막
134: 제2 금속막

Claims (17)

  1. 제1 MOS 영역과 상기 제1 MOS 영역과 반대 도전형의 제2 MOS 영역에 게이트 전극 및 소스/드레인 영역이 형성된 반도체 기판을 제공하는 단계;
    상기 제1 MOS 영역을 노출시키면서 상기 제2 MOS 영역 위에 실리사이드 방지막을 형성하는 단계;
    노출된 상기 제1 MOS 영역의 상기 게이트 전극 및 상기 소스/드레인 영역 위 제1 금속 실리사이드를 형성하고 상기 실리사이드 방지막을 제거하는 단계;
    상기 제2 MOS 영역을 노출시키면서 상기 제1 금속 실리사이드가 형성된 상기 제1 MOS 영역 위에 제1 스트레스 라이너를 형성하는 단계;
    노출된 상기 제2 MOS 영역의 상기 게이트 전극 및 상기 소스/드레인 영역 위 제2 금속 실리사이드를 형성하는 단계; 및
    상기 제2 금속 실리사이드가 형성된 상기 제2 MOS 영역 위에 제2 스트레스 라이너를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 제1 MOS 영역은 NMOS 영역이고, 상기 제2 MOS 영역은 PMOS 영역인 반도체 소자의 제조 방법.
  3. 제2 항에 있어서, 상기 제1 스트레스 라이너는 압축 스트레스를 갖는 반도체 소자의 제조 방법.
  4. 제2 항에 있어서, 상기 제2 스트레스 라이너는 인장 스트레스를 갖는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 제1 MOS 영역은 PMOS 영역이고, 상기 제2 MOS 영역은 NMOS 영역인 반도체 소자의 제조 방법.
  6. 제5 항에 있어서, 상기 제1 스트레스 라이너는 인장 스트레스를 갖는 반도체 소자의 제조 방법.
  7. 제2 항에 있어서, 상기 제2 스트레스 라이너는 압축 스트레스를 갖는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서, 상기 실리사이드 방지막은 SiCN, Si3N4, SiON, SiBN, SiO2, SiC, SiC:H 또는 SiCOH 막을 포함하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서, 상기 제1 스트레스 라이너 및 상기 제2 스트레스 라이너는 SiCN, Si3N4, SiON, SiBN, SiO2, SiC, SiC:H 또는 SiCOH 막을 포함하는 반도체 소자의 제조 방법.
  10. 제1 항에 있어서, 상기 제1 스트레스 라이너 및 상기 제2 스트레스 라이너는 10Å 내지 1000Å 범위의 두께를 갖는 반도체 소자의 제조 방법.
  11. 제1 항에 있어서, 상기 게이트 전극은 도전성 폴리실리콘으로 형성된 반도체 소자의 제조 방법.
  12. 제1 항에 있어서, 상기 제1 금속 실리사이드를 형성하는 단계는 상기 실리사이드 방지막이 형성된 반도체 기판 전면에 제1 금속막을 형성하는 단계;
    상기 제1 금속막이 형성된 상기 반도체 기판을 열처리하여 상기 제1 MOS 영역의 상기 게이트 전극과 상기 소스/드레인 영역에 제1 금속 실리사이드를 형성하는 단계: 및
    상기 제2 MOS 영역의 상기 실리사이드 방지막 위의 제1 금속막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서, 상기 제1 금속막은 Ti, Co, Ni, V, Er, Zr, Hf, Mo 또는 Yb의 물질을 포함하는 반도체 소자의 제조 방법.
  14. 제13 항에 있어서, 상기 제1 금속막은 Pt, V 또는 Sn의 성분을 더 포함하는 반도체 소자의 제조 방법.
  15. 제1 항에 있어서, 상기 제2 금속 실리사이드를 형성하는 단계는 상기 제1 스트레스 라이너가 형성된 반도체 기판 전면에 제2 금속막을 형성하는 단계;
    상기 제2 금속막이 형성된 상기 반도체 기판을 열처리하여 상기 제2 MOS 영역의 상기 게이트 전극과 상기 소스/드레인 영역에 제2 금속 실리사이드를 형성하는 단계: 및
    상기 제1 MOS 영역의 상기 실리사이드 방지막 위의 제2 금속막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  16. 제15 항에 있어서, 상기 제2 금속막은 Ti, Co, Ni, Pt, Ir 또는 Pd 물질을 포함하는 반도체 소자의 제조 방법.
  17. 제15 항에 있어서, 상기 제2 금속막은 Pt, V 또는 Sn의 성분을 더 포함하는 반도체 소자의 제조 방법.
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