KR20090113003A - Isolation layer of semiconductor device and method for forming the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 소자분리막 및 그 형성방법에 관한 것으로, 보다 상세하게, 셀 지역의 갭-필 특성을 개선함과 아울러 페리 지역의 핫 캐리어 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 및 그 형성방법에 관한 것이다.The present invention relates to a device isolation film of a semiconductor device and a method of forming the same. More particularly, the device isolation film of the semiconductor device and the device that can improve the gap-fill characteristics of the cell region and also improve the hot carrier characteristics of the ferry region It relates to a formation method.
주지된 바와 같이, 반도체 소자의 제조시 소자들 사이의 전기적 분리를 위한 소자분리용 절연막(이하, 소자분리막)의 형성 과정이 필수적이며, 상기 소자분리막의 형성방법으로 통상 STI(Shallow Trench Isolation) 공정이 적용되고 있다.As is well known, during the fabrication of a semiconductor device, a process of forming an isolation layer (hereinafter, referred to as an isolation layer) for electrical separation between the elements is essential, and as a method of forming the isolation layer, a STI process is usually performed. This is being applied.
이하에서는, STI 공정을 이용한 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 간략하게 설명하도록 한다.Hereinafter, a method of forming an isolation layer of a semiconductor device according to the related art using the STI process will be described briefly.
반도체 기판 상에 하드마스크막 패턴을 형성한 후, 상기 하드마스크막 패턴을 식각 마스크로 이용해서 반도체 기판 부분을 식각하여, 트렌치를 형성한다. 계속해서, 상기 트렌치의 표면 상에 측벽 산화막을 형성하고, 그리고 나서, 상기 측벽 산화막이 형성된 반도체 기판 상에 상기 트렌치를 매립하도록 절연막을 형성한다.After the hard mask film pattern is formed on the semiconductor substrate, the semiconductor substrate portion is etched using the hard mask film pattern as an etching mask to form a trench. Subsequently, a sidewall oxide film is formed on the surface of the trench, and then an insulating film is formed to fill the trench on the semiconductor substrate on which the sidewall oxide film is formed.
그런 다음, 상기 절연막을 상기 하드마스크막 패턴이 노출될 때까지 CMP(Chemical Mechanical Polishing)한 후, 상기 하드마스크막 패턴을 제거하여 상기 반도체 기판의 트렌치 내에 활성 영역을 정의하는 소자분리막을 형성한다.Then, the insulating film is subjected to chemical mechanical polishing (CMP) until the hard mask film pattern is exposed, and then the hard mask film pattern is removed to form an isolation layer defining an active region in the trench of the semiconductor substrate.
한편, 반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 상기 트렌치의 종횡비가 증가하게 되었으며, 이로 인해, 상기 절연막의 갭-필(Gap-fill) 공정이 어려워지게 되었다. On the other hand, with the advance of semiconductor technology, high speed and high integration of semiconductor devices are rapidly progressing, and as a result, the aspect ratio of the trench is increased, which makes the gap-fill process of the insulating film difficult. I lost.
이에, 상기 트렌치 내에 절연막을 용이하게 매립하기 위한 방법에 대해 여러 가지 연구 및 개발이 진행되고 있으며, 그 일환으로서, 상기 절연막의 갭-필 특성을 개선하기 위해 상기 트렌치의 표면 상에 형성되는 측벽 산화막을 얇은 두께로 형성하는 방법이 제안된 바 있다. Accordingly, various researches and developments are being made on a method for easily filling an insulating film in the trench, and as a part thereof, a sidewall oxide film formed on the surface of the trench to improve gap-fill characteristics of the insulating film. A method of forming a thin thickness has been proposed.
그러나, 전술한 종래 기술의 경우에는, 페리 지역의 트렌치 표면 상에 형성된 얇은 두께의 측벽 산화막으로 인해, 페리 지역에서 핫 캐리어에 의한 데미지가 증가된다. 그러므로, 전술한 측벽 산화막의 두께를 감소시키는 방법은 페리 지역에 적용되기에 한계가 있다.However, in the prior art described above, due to the thin-walled sidewall oxide film formed on the trench surface of the ferry region, damage by hot carriers in the ferry region is increased. Therefore, the method of reducing the thickness of the sidewall oxide film described above is limited to be applied to the ferry area.
본 발명은 셀 지역의 갭-필 특성을 개선할 수 있는 반도체 소자의 소자분리막 및 그 형성방법을 제공한다.The present invention provides a device isolation film of a semiconductor device and a method of forming the same that can improve the gap-fill characteristics of a cell region.
또한, 본 발명은 페리 지역의 핫 캐리어 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 및 그 형성방법을 제공한다.The present invention also provides a device isolation film of a semiconductor device and a method for forming the same, which can improve hot carrier characteristics in a ferry region.
본 발명의 실시예에 따른 반도체 소자의 소자분리막은, 트렌치가 구비된 반도체 기판; 상기 트렌치의 표면 상에 형성된 측벽 절연막; 및 상기 측벽 산화막 상에 상기 트렌치를 매립하도록 형성된 절연막;을 포함하며, 상기 측벽 산화막은 셀 지역보다 페리 지역에서 더 두꺼운 두께를 갖는다.An isolation layer of a semiconductor device according to an embodiment of the present invention may include a semiconductor substrate provided with a trench; A sidewall insulating film formed on a surface of the trench; And an insulating film formed to fill the trench on the sidewall oxide film, wherein the sidewall oxide film has a thicker thickness in the ferry area than in the cell area.
상기 측벽 절연막은 산화막으로 이루어진다.The sidewall insulating film is made of an oxide film.
상기 측벽 절연막은 셀 지역보다 페리 지역에서 5∼200Å 더 두꺼운 두께를 갖는다.The sidewall insulating film has a thickness of 5 to 200 Å thicker in the ferry region than in the cell region.
본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 셀 지역 및 페리 지역을 포함하는 반도체 기판을 식각하여 상기 각 지역에 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 상기 셀 지역에서보다 페리 지역에서 더 두꺼운 두께를 갖는 측벽 절연막을 형성하는 단계; 및 상기 측벽 절연막 상에 상기 트렌치를 매립하도록 절연막을 형성하는 단계;를 포함한다.A method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention may include forming trenches in each region by etching a semiconductor substrate including a cell region and a ferry region; Forming a sidewall insulating film on the surface of the trench having a thicker thickness in the ferry region than in the cell region; And forming an insulating film to fill the trench on the sidewall insulating film.
상기 측벽 절연막은 산화막으로 형성한다.The sidewall insulating film is formed of an oxide film.
상기 측벽 절연막은 셀 지역보다 페리 지역에서 5∼200Å 더 두꺼운 두께를 갖도록 형성한다.The sidewall insulating film is formed to have a thickness of 5 to 200 Å thicker in the ferry region than in the cell region.
상기 측벽 절연막을 형성하는 단계는, 상기 트렌치의 표면 상에 제1 측벽 절연막을 형성하는 단계; 상기 제1 측벽 절연막이 형성된 반도체 기판 상에 셀 지역을 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 셀 지역의 제1 측벽 절연막을 제거하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 페리 지역의 제1 측벽 절연막 및 상기 셀 지역의 트렌치 표면 상에 제2 측벽 절연막을 형성하는 단계;를 포함한다.The forming of the sidewall insulating film may include forming a first sidewall insulating film on a surface of the trench; Forming a mask pattern exposing a cell region on the semiconductor substrate on which the first sidewall insulating film is formed; Removing a first sidewall insulating film of the exposed cell area; Removing the mask pattern; And forming a second sidewall insulating film on the first sidewall insulating film of the ferry region and a trench surface of the cell region.
상기 측벽 절연막을 형성하는 단계는, 상기 트렌치의 표면 상에 제1 측벽 절연막을 형성하는 단계; 상기 제1 측벽 절연막이 형성된 반도체 기판 상에 페리 지역을 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 페리 지역의 제1 측벽 절연막 상에 제2 측벽 절연막을 형성하는 단계; 및 상기 마스크 패턴을 제거하는 단계;를 포함한다.The forming of the sidewall insulating film may include forming a first sidewall insulating film on a surface of the trench; Forming a mask pattern exposing a ferry region on the semiconductor substrate on which the first sidewall insulating film is formed; Forming a second sidewall insulating film on the first sidewall insulating film of the exposed ferry region; And removing the mask pattern.
상기 측벽 절연막을 형성하는 단계는, 상기 트렌치가 형성된 반도체 기판 상에 페리 지역을 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 페리 지역에 산소 이온주입을 수행하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 마스크 패턴이 제거된 반도체 기판에 대해 산화 공정을 수행하는 단계;를 포함한다.The forming of the sidewall insulating layer may include forming a mask pattern exposing a ferry region on the trench formed semiconductor substrate; Performing oxygen ion implantation into the exposed ferry area; Removing the mask pattern; And performing an oxidation process on the semiconductor substrate from which the mask pattern is removed.
상기 측벽 절연막을 형성하는 단계는, 상기 트렌치가 형성된 반도체 기판 상에 셀 지역을 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 셀 지역에 질소 이온주입을 수행하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 마스크 패턴이 제거된 반도체 기판에 대해 산화 공정을 수행하는 단계;를 포함한다.The forming of the sidewall insulating layer may include forming a mask pattern exposing a cell region on the semiconductor substrate on which the trench is formed; Performing nitrogen ion implantation into the exposed cell region; Removing the mask pattern; And performing an oxidation process on the semiconductor substrate from which the mask pattern is removed.
상기 마스크 패턴은 질화막 또는 감광막으로 형성한다.The mask pattern is formed of a nitride film or a photosensitive film.
본 발명은 트렌치의 표면 상에 셀 지역보다 페리 지역에서 두꺼운 두께를 갖는 측벽 산화막을 형성함으로써, 상기 셀 지역에서는 갭-필 특성을 개선할 수 있으 며, 상기 페리 지역에서는 핫 캐리어 특성을 향상시킬 수 있다.The present invention can improve the gap-fill characteristics in the cell region and the hot carrier characteristics in the ferry region by forming a sidewall oxide film having a thicker thickness in the ferry region than the cell region on the surface of the trench. have.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 1은 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a device isolation film of a semiconductor device according to an embodiment of the present invention.
도시된 바와 같이, 셀 지역(C) 및 페리 지역(P)을 포함하는 반도체 기판(100)의 상기 셀 지역(C) 및 페리 지역(P)에 각각 제1 및 제2 트렌치(T1, T2)가 형성되어 있다. 상기 제1 및 제2 트렌치(T1, T2)의 표면 상에는 각각 제1 및 제2 측벽 절연막(108, 110)이 형성되어 있으며, 제1 및 제2 측벽 절연막(108, 110) 상에 상기 제1 및 제2 트렌치(T1, T2)를 매립하도록 절연막(112)이 형성되어 있다. 상기 제1 및 제2 측벽 절연막(108, 110)과 절연막(112)은, 예컨대, 산화막으로 이루어진다. 여기서, 상기 페리 지역(P)에 형성된 제2 측벽 절연막(110)은, 상기 셀 지역(C)에 형성된 제1 측벽 절연막(108)보다 두꺼운 두께, 바람직하게, 5∼200Å 두꺼운 두께를 갖는다. (W1<W2)As shown, first and second trenches T1 and T2 in the cell region C and the ferry region P of the
한편, 상기 제1 및 제2 측벽 절연막(108, 110)과 절연막(112) 사이에 라이너 절연막(도시안됨)이 형성되는 것도 가능하며, 상기 라이너 절연막은, 예컨대, 질화막 및 산화막 중 적어도 하나를 포함하는 구조를 갖는다.Meanwhile, a liner insulating film (not shown) may be formed between the first and second
이상에서와 같이, 본 발명의 실시예에 따른 반도체 소자의 소자분리막은 페리 지역(P)에 셀 지역(C)보다 더 두꺼운 두께를 갖도록 형성된 제2 측벽 절연 막(110)을 포함하며, 이에 따라, 본 발명은 상기 셀 지역(C)에서는 갭-필 특성을 개선함과 아울러 상기 페리 지역(P)에서는 핫 캐리어 특성을 향상시킬 수 있다.As described above, the device isolation film of the semiconductor device according to the embodiment of the present invention includes a second
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2E are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device according to a first exemplary embodiment of the present invention.
도 2a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 포함하는 반도체 기판(200) 상에 패드 산화막(202)과 패드 질화막(204)을 차례로 형성한다. 상기 반도체 기판(200) 부분이 노출되도록 상기 패드 질화막(204)과 패드 산화막(202)을 식각한 다음, 노출된 반도체 기판(200) 부분을 식각하여 반도체 기판(200)의 셀 지역(C) 및 페리 지역(P)에 각각 제1 및 제2 트렌치(T1, T2)를 형성한다.Referring to FIG. 2A, a
도 2b를 참조하면, 상기 제1 및 제2 트렌치(T1, T2)의 표면 상에 각각 제1 측벽 절연막(206)을 형성한다. 상기 제1 측벽 절연막(206)은, 예컨대, 산화막으로 형성하며, 상기 산화막은, 바람직하게, 산화 공정을 통해 형성한다.Referring to FIG. 2B, first
도 2c를 참조하면, 상기 제1 측벽 절연막(206)이 형성된 반도체 기판(200) 상에 상기 셀 지역(C)을 노출시키는 마스크 패턴(208)을 형성한다. 상기 마스크 패턴(208)은, 예컨대, 질화막 또는 감광막으로 형성한다. 그런 다음, 상기 노출된 셀 지역(C)의 제1 측벽 절연막(206)을 선택적으로 제거한다.Referring to FIG. 2C, a
도 2d를 참조하면, 상기 마스크 패턴을 제거한 후에, 상기 페리 지역(P)의 제1 측벽 절연막(206) 및 상기 셀 지역(C)의 제1 트렌치(T1) 표면 상에 제2 측벽 절연막(210)을 형성한다. 상기 제2 측벽 절연막(210)은, 예컨대, 산화막으로 형성하며, 상기 산화막은, 바람직하게, 산화 공정을 통해 형성한다.Referring to FIG. 2D, after removing the mask pattern, the second
그 결과, 상기 셀 지역(C)의 제1 트렌치(T1) 표면 상에는 제2 측벽 절연막(210)이 형성되며, 상기 페리 지역(P)의 제2 트렌치(T2) 표면 상에는 제1 및 제2 측벽 절연막(206, 210)이 형성된다. 그러므로, 본 발명은 셀 지역(C)보다 페리 지역(P)에서 더 두꺼운 두께, 바람직하게, 5∼200Å 더 두꺼운 두께를 갖는 측벽 절연막을 형성할 수 있다. (W1<W2)As a result, a second
한편, 상기 제2 측벽 절연막(210) 상에 라이너 절연막(도시안됨)을 형성하는 것도 가능하며, 상기 라이너 절연막은, 예컨대, 질화막 및 산화막 중 적어도 하나를 포함하는 구조로 형성한다.On the other hand, it is also possible to form a liner insulating film (not shown) on the second
도 2e를 참조하면, 상기 제2 측벽 절연막(210)이 형성된 반도체 기판(200) 상에 상기 제1 및 제2 트렌치(T1, T2)를 매립하도록 절연막(212)을 형성한 다음, 패드 질화막이 노출될 때까지 상기 절연막(212)을 CMP(Chemical Mechanical Polishing)한다. 그리고 나서, 상기 노출된 패드 질화막 및 그 아래의 패드 산화막을 제거한다.Referring to FIG. 2E, an
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 제1 실시예에 따른 반도체 소자의 소자분리막 형성을 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the formation of the device isolation film of the semiconductor device according to the first embodiment of the present invention.
전술한 바와 같이, 본 발명의 제1 실시예에서는 셀 지역의 제1 측벽 절연막을 선택적으로 제거한 후에, 셀 지역 및 페리 지역에 제2 측벽 절연막을 형성함으로써, 상기 셀 지역에는 제2 측벽 절연막을, 그리고, 상기 페리 지역에는 제1 및 제2 측벽 절연막을 형성할 수 있으며, 이에 따라, 셀 지역보다 페리 지역에서 더 두꺼운 두께를 갖는 측벽 절연막을 형성할 수 있다.As described above, in the first embodiment of the present invention, after selectively removing the first sidewall insulating film of the cell region, a second sidewall insulating film is formed in the cell region and the ferry region, thereby providing a second sidewall insulating film in the cell region, In addition, first and second sidewall insulating films may be formed in the ferry area, and thus, sidewall insulating films having a thicker thickness may be formed in the ferry area than in the cell area.
그러므로, 본 발명은 상기 셀 지역에서는 갭-필 특성을 개선할 수 있으며, 또한, 상기 페리 지역에서는 핫-캐리어 특성을 향상시킬 수 있다.Therefore, the present invention can improve the gap-fill characteristics in the cell region and also improve the hot-carrier characteristics in the ferry region.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.3A to 3E are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device according to a second exemplary embodiment of the present invention.
도 3a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 포함하는 반도체 기판(300) 상에 패드 산화막(302)과 패드 질화막(304)을 차례로 형성한다. 상기 반도체 기판(300) 부분이 노출되도록 상기 패드 질화막(304)과 패드 산화막(302)을 식각한 다음, 노출된 반도체 기판(300) 부분을 식각하여 반도체 기판(300)의 셀 지역(C) 및 페리 지역(P)에 각각 제1 및 제2 트렌치(T1, T2)를 형성한다.Referring to FIG. 3A, a
도 3b를 참조하면, 상기 제1 및 제2 트렌치(T1, T2)의 표면 상에 각각 제1 측벽 절연막(306)을 형성한다. 상기 제1 측벽 절연막(306)은, 예컨대, 산화막으로 형성하며, 상기 산화막은, 바람직하게, 산화 공정을 통해 형성한다.Referring to FIG. 3B, first
도 3c를 참조하면, 상기 제1 측벽 절연막(306)이 형성된 반도체 기판(300) 상에 상기 페리 지역(P)을 노출시키는 마스크 패턴(308)을 형성한다. 상기 마스크 패턴(308)은, 예컨대, 질화막 또는 감광막으로 형성한다. 그런 다음, 상기 노출된 페리 지역(P)의 제1 측벽 절연막(306) 상에 선택적으로 제2 측벽 절연막(310)을 형성한다. 상기 제2 측벽 절연막(310)은, 예컨대, 산화막으로 형성하며, 상기 산화막은, 바람직하게, 산화 공정을 통해 형성한다.Referring to FIG. 3C, a
도 3d를 참조하면, 상기 마스크 패턴을 제거한다. 그 결과, 상기 셀 지역(C)의 제1 트렌치(T1) 표면 상에는 제1 측벽 절연막(306)이 형성되며, 상기 페리 지 역(P)의 제2 트렌치(T2) 표면 상에는 제1 및 제2 측벽 절연막(306, 310)이 형성된다. 그러므로, 본 발명은 셀 지역(C)보다 페리 지역(P)에서 더 두꺼운 두께, 바람직하게, 5∼200Å 더 두꺼운 두께를 갖는 측벽 절연막을 형성할 수 있다. (W1<W2)Referring to FIG. 3D, the mask pattern is removed. As a result, a first
한편, 상기 제1 및 제2 측벽 절연막(306, 310) 상에 라이너 절연막(도시안됨)을 형성하는 것도 가능하며, 상기 라이너 절연막은, 예컨대, 질화막 및 산화막 중 적어도 하나를 포함하는 구조로 형성한다.Meanwhile, a liner insulating film (not shown) may be formed on the first and second
도 3e를 참조하면, 상기 제1 및 제2 측벽 절연막(306, 310)이 형성된 반도체 기판(300) 상에 상기 제1 및 제2 트렌치(T1, T2)를 매립하도록 절연막(312)을 형성한 다음, 패드 질화막이 노출될 때까지 상기 절연막(312)을 CMP한다. 그리고 나서, 상기 노출된 패드 질화막 및 그 아래의 패드 산화막을 제거한다.Referring to FIG. 3E, an insulating
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 제2 실시예에 따른 반도체 소자의 소자분리막 형성을 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the formation of the device isolation film of the semiconductor device according to the second embodiment of the present invention.
전술한 바와 같이, 본 발명의 제2 실시예에서는 페리 지역의 제1 측벽 절연막 상에 선택적으로 제2 측벽 절연막을 형성함으로써, 상기 셀 지역에는 제1 측벽 절연막을, 그리고, 상기 페리 지역에는 제1 및 제2 측벽 절연막을 형성할 수 있으며, 이에 따라, 셀 지역보다 페리 지역에서 더 두꺼운 두께를 갖는 측벽 절연막을 형성할 수 있다.As described above, in the second embodiment of the present invention, by selectively forming a second sidewall insulating film on the first sidewall insulating film of the ferry region, a first sidewall insulating film is formed in the cell region, and a first sidewall insulating film is formed in the ferry region. And a second sidewall insulating film, whereby a sidewall insulating film having a thicker thickness in the ferry region than in the cell region can be formed.
그러므로, 본 발명은 상기 셀 지역에서는 갭-필 특성을 개선할 수 있으며, 또한, 상기 페리 지역에서는 핫-캐리어 특성을 향상시킬 수 있다.Therefore, the present invention can improve the gap-fill characteristics in the cell region and also improve the hot-carrier characteristics in the ferry region.
도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.4A through 4D are cross-sectional views illustrating processes of forming an isolation layer of a semiconductor device in accordance with a third embodiment of the present invention.
도 4a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 포함하는 반도체 기판(400) 상에 패드 산화막(402)과 패드 질화막(404)을 차례로 형성한다. 상기 반도체 기판(400) 부분이 노출되도록 상기 패드 질화막(404)과 패드 산화막(402)을 식각한 다음, 노출된 반도체 기판(400) 부분을 식각하여 반도체 기판(400)의 셀 지역(C) 및 페리 지역(P)에 각각 제1 및 제2 트렌치(T1, T2)를 형성한다.Referring to FIG. 4A, a
도 4b를 참조하면, 상기 제1 및 제2 트렌치(T1, T2)가 형성된 반도체 기판(400) 상에 상기 페리 지역(P)을 노출시키는 마스크 패턴(406)을 형성한다. 상기 마스크 패턴(406)은, 예컨대, 질화막 또는 감광막으로 형성한다. 이어서, 상기 노출된 페리 지역(P)에 산소 이온주입 공정을 수행한다.Referring to FIG. 4B, a
도 4c를 참조하면, 상기 산소 이온주입 공정이 수행된 반도체 기판(400)의 결과물로부터 상기 마스크 패턴을 제거한다. 그런 다음, 상기 마스크 패턴이 제거된 반도체 기판(400)에 대해 산화 공정을 수행하여 셀 지역(C) 및 페리 지역(P)의 제1 및 제2 트렌치(T1, T2) 표면 상에 각각 제1 및 제2 측벽 산화막(408, 410)을 형성한다.Referring to FIG. 4C, the mask pattern is removed from the resultant of the
여기서, 상기 산소 이온주입 공정이 수행된 페리 지역(P)의 제2 측벽 산화막(410)은 산소 이온주입 공정이 수행되지 않은 셀 지역(C)의 제1 측벽 산화막(408)보다 두꺼운 두께, 바람직하게, 5∼200Å 더 두꺼운 두께를 갖는다. (W1<W2)Here, the second
한편, 상기 제1 및 제2 측벽 산화막(408, 410) 상에 라이너 절연막(도시안 됨)을 형성하는 것도 가능하며, 상기 라이너 절연막은, 예컨대, 질화막 및 산화막 중 적어도 하나를 포함하는 구조로 형성한다.Meanwhile, it is also possible to form a liner insulating film (not shown) on the first and second
도 4d를 참조하면, 상기 제1 및 제2 측벽 산화막(408, 410)이 형성된 반도체 기판(400) 상에 상기 제1 및 제2 트렌치(T1, T2)를 매립하도록 절연막(412)을 형성한 다음, 패드 질화막이 노출될 때까지 상기 절연막(412)을 CMP한다. 그리고 나서, 상기 노출된 패드 질화막 및 그 아래의 패드 산화막을 제거한다.Referring to FIG. 4D, an insulating
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 제3 실시예에 따른 반도체 소자의 소자분리막 형성을 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the formation of the device isolation film of the semiconductor device according to the third embodiment of the present invention.
전술한 바와 같이, 본 발명의 제3 실시예에서는 페리 지역에 선택적으로 산소 이온주입 공정을 수행한 후에 산화 공정을 수행함으로써, 상기 산소 이온주입 공정이 수행된 페리 지역에 상기 산소 이온주입 공정이 수행되지 않은 셀 지역에서보다 두꺼운 두께를 갖는 측벽 산화막을 형성할 수 있다.As described above, in the third embodiment of the present invention, the oxygen ion implantation process is performed in the ferry region where the oxygen ion implantation process is performed by performing an oxidation process after selectively performing an oxygen ion implantation process in the ferry region. It is possible to form a sidewall oxide film having a thicker thickness than in an uncelled cell region.
그러므로, 본 발명은 상기 셀 지역에서는 갭-필 특성을 개선할 수 있으며, 또한, 상기 페리 지역에서는 핫-캐리어 특성을 향상시킬 수 있다.Therefore, the present invention can improve the gap-fill characteristics in the cell region and also improve the hot-carrier characteristics in the ferry region.
도 5a 내지 도 4d는 본 발명의 제4 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.5A through 4D are cross-sectional views illustrating processes of forming an isolation layer of a semiconductor device in accordance with a fourth embodiment of the present invention.
도 5a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 포함하는 반도체 기판(500) 상에 패드 산화막(502)과 패드 질화막(504)을 차례로 형성한다. 상기 반도체 기판(500) 부분이 노출되도록 상기 패드 질화막(504)과 패드 산화막(502)을 식각한 다음, 노출된 반도체 기판(500) 부분을 식각하여 반도체 기판(500)의 셀 지 역(C) 및 페리 지역(P)에 각각 제1 및 제2 트렌치(T1, T2)를 형성한다.Referring to FIG. 5A, a
도 5b를 참조하면, 상기 제1 및 제2 트렌치(T1, T2)가 형성된 반도체 기판(500) 상에 상기 셀 지역(C)을 노출시키는 마스크 패턴(506)을 형성한다. 상기 마스크 패턴(506)은, 예컨대, 질화막 또는 감광막으로 형성한다. 이어서, 상기 노출된 셀 지역(P)에 질소 이온주입 공정을 수행한다.Referring to FIG. 5B, a
도 5c를 참조하면, 상기 질소 이온주입 공정이 수행된 반도체 기판(500)의 결과물로부터 상기 마스크 패턴을 제거한다. 그런 다음, 상기 마스크 패턴이 제거된 반도체 기판(500)에 대해 산화 공정을 수행하여 셀 지역(C) 및 페리 지역(P)의 제1 및 제2 트렌치(T1, T2) 표면 상에 각각 제1 및 제2 측벽 산화막(508, 510)을 형성한다.Referring to FIG. 5C, the mask pattern is removed from the result of the
여기서, 상기 질소 이온주입 공정이 수행된 셀 지역(C)의 제1 측벽 산화막(508)은 상기 질소 이온주입 공정이 수행되지 않은 페리 지역(C)의 제2 측벽 산화막(510)보다 얇은 두께, 바람직하게, 5∼200Å 더 얇은 두께를 갖는다. (W1<W2)Here, the first
한편, 상기 제1 및 제2 측벽 산화막(508, 410) 상에 라이너 절연막(도시안됨)을 형성하는 것도 가능하며, 상기 라이너 절연막은, 예컨대, 질화막 및 산화막 중 적어도 하나를 포함하는 구조로 형성한다.Meanwhile, it is also possible to form a liner insulating film (not shown) on the first and second
도 5d를 참조하면, 상기 제1 및 제2 측벽 산화막(508, 510)이 형성된 반도체 기판(500) 상에 상기 제1 및 제2 트렌치(T1, T2)를 매립하도록 절연막(512)을 형성한 다음, 패드 질화막이 노출될 때까지 상기 절연막(512)을 CMP한다. 그리고 나서, 상기 노출된 패드 질화막 및 그 아래의 패드 산화막을 제거한다.Referring to FIG. 5D, an insulating
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 제4 실시예에 따른 반도체 소자의 소자분리막 형성을 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the formation of the device isolation film of the semiconductor device according to the fourth embodiment of the present invention.
전술한 바와 같이, 본 발명의 제4 실시예에서는 셀 지역에 선택적으로 질소 이온주입 공정을 수행한 후에 산화 공정을 수행함으로써, 상기 질소 이온주입 공정이 수행된 셀 지역에 상기 질소 이온주입 공정이 수행되지 않은 페리 지역에서보다 얇은 두께를 갖는 측벽 산화막을 형성할 수 있다.As described above, in the fourth embodiment of the present invention, the nitrogen ion implantation process is performed in the cell region in which the nitrogen ion implantation process is performed by performing the oxidation process after selectively performing the nitrogen ion implantation process in the cell region. It is possible to form a sidewall oxide film having a thinner thickness than in the ferry area.
그러므로, 본 발명은 상기 셀 지역에서는 갭-필 특성을 개선할 수 있으며, 또한, 상기 페리 지역에서는 핫-캐리어 특성을 향상시킬 수 있다.Therefore, the present invention can improve the gap-fill characteristics in the cell region and also improve the hot-carrier characteristics in the ferry region.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1은 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 설명하기 위한 단면도.1 is a cross-sectional view illustrating a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device in accordance with a first embodiment of the present invention.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.3A to 3E are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device in accordance with a second embodiment of the present invention.
도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.4A to 4D are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device in accordance with a third embodiment of the present invention.
도 5a 내지 도 5d는 본 발명의 제4 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.5A through 5D are cross-sectional views illustrating processes of forming an isolation layer of a semiconductor device in accordance with a fourth embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
C : 셀 지역 P : 페리 지역C: cell area P: ferry area
100 : 반도체 기판 102 : 패드 산화막100 semiconductor substrate 102 pad oxide film
104 : 패드 질화막 T1 : 제1 트렌치104: pad nitride film T1: first trench
T2 : 제2 트렌치 108 : 제1 측벽 절연막T2: second trench 108: first sidewall insulating film
110 : 제2 측벽 절연막 112 : 절연막110: second sidewall insulating film 112: insulating film
Claims (11)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080038844A KR20090113003A (en) | 2008-04-25 | 2008-04-25 | Isolation layer of semiconductor device and method for forming the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080038844A KR20090113003A (en) | 2008-04-25 | 2008-04-25 | Isolation layer of semiconductor device and method for forming the same |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20090113003A true KR20090113003A (en) | 2009-10-29 |
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ID=41554145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020080038844A KR20090113003A (en) | 2008-04-25 | 2008-04-25 | Isolation layer of semiconductor device and method for forming the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20090113003A (en) |
-
2008
- 2008-04-25 KR KR1020080038844A patent/KR20090113003A/en not_active Application Discontinuation
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