KR20090037263A - Isolation layer of semiconductor device and method for forming of the same - Google Patents

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Abstract

A device isolation film of a semiconductor device and a forming method thereof are provided to control a tensile stress by differently forming thickness of a first insulation film pattern according to an NMOS region and a PMOS region within a trench for device isolation. A semiconductor substrate(100) including trenches(T1,T2) for a device isolation is formed on an NMOS(N) region and a PMOS(P) region. A first insulation film pattern(109a) having a first thickness is formed inside the trench for the device isolation of the NMOS region. A first insulation film pattern(110b) having a second thickness thinner than the first thickness is formed inside the trench for the device isolation of the PMOS region. A device isolation film(116a,116b) is formed on the NMOS region and the PMOS region by filling the trenches for the device isolation with a second insulation film pattern(114a,114b). A mobility of a hole is increased by controlling the tensile stress inside the first insulation film pattern formed inside the trench for the device isolation of the PMOS region. A device property is improved by increasing a current of the PMOS region.

Description

반도체 소자의 소자분리막 및 그의 형성방법{Isolation layer of semiconductor device and method for forming of the same}Isolation layer of semiconductor device and method for forming of the same

본 발명은 반도체 소자의 소자분리막 및 그의 형성방법에 관한 것이다. The present invention relates to a device isolation film of a semiconductor device and a method of forming the same.

반도체 기술의 진보와 더불어 반도체 소자가 고집적화됨에 따라 소자분리막의 크기가 줄어들고 있어 상기 소자분리막을 형성하기 위한 절연막의 형성시 매립 능력이 우수한 공정 방법에 대한 요구가 증가하고 있으며, 소자분리막을 형성하기 위한 매립 방법으로 SOD(Spin On Dielectric) 공정 등이 사용되고 있다. As the semiconductor device is highly integrated with the development of semiconductor technology, the size of the device isolation film is decreasing. Therefore, there is an increasing demand for a process method having excellent embedding capability in forming an insulating film for forming the device isolation film. SOD (Spin On Dielectric) process is used as a method of filling.

그러나, 상기 절연물질을 스핀 코팅(Spin coating)하여 형성하는 상기 SOD 공정의 경우, 무제한적인 매립 능력을 가지고 있으나, 상기 SOD 공정으로 형성된 산화막은 빠른 식각 속도에 의하여 EFH(Effective Field Oxide Height) 등을 조절하기 힘들어 반도체 소자의 제조 공정 측면에서 많은 문제점을 내포하고 있다.However, the SOD process formed by spin coating the insulating material has unlimited buried capability, but the oxide film formed by the SOD process has an effective field oxide height (EFH) due to a high etching rate. Difficult to control, and has many problems in terms of manufacturing process of the semiconductor device.

이에 따라, 반도체 소자의 소자분리막은 상기 SOD 공정으로 형성된 산화막을 소자분리막의 하부층으로 사용하고, 상기 SOD 공정으로 형성된 산화막의 상부에 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정으로 형성된 산화막을 형성하는 다층 구조를 채택하고 있다.Accordingly, the device isolation film of the semiconductor device uses an oxide film formed by the SOD process as a lower layer of the device isolation film, and an oxide film formed by a high density plasma-chemical vapor deposition (HDP-CVD) process on the oxide film formed by the SOD process. The multilayer structure to form is adopted.

그러나, 상기 SOD 공정으로 형성된 산화막은 인장 응력(Tensile stress)을 가지기 때문에 셀(Cell)을 포함한 상기 엔모스(NMOS) 지역에서는 상기 인장 응력에 의하여 전자(Electron)의 이동도(Mobility)를 증가시킬 수 있어 커런트(Current) 특성이 향상되기 때문에 큰 문제가 없으나, 상기 피모스(PMOS) 지역에서는 상기 인장 응력에 의하여 정공(Hole)의 이동도를 감소시키기 때문에, 이로 인해, 커런트 특성이 열화하게 된다. However, since the oxide film formed by the SOD process has a tensile stress, the mobility of electrons is increased by the tensile stress in the NMOS region including a cell. Since the current characteristic is improved, there is no big problem. However, in the PMOS region, since the mobility of the hole is reduced by the tensile stress, the current characteristic is deteriorated. .

본 발명은 피모스(PMOS) 영역에서의 인장 응력(Tensile)을 조절하여 정공(Hole)의 이동도(Mobility)를 증가시킬 수 있는 반도체 소자의 소자분리막 및 그의 형성방법을 제공한다.The present invention provides a device isolation film of a semiconductor device capable of increasing the mobility of holes (Hole) by controlling the tensile stress (Tensile) in the PMOS region and a method of forming the same.

본 발명의 일 실시예에 따른 반도체 소자의 소자분리막은, 엔모스 지역 및 피모스 지역에 소자분리용 트렌치가 형성된 반도체 기판과, 상기 엔모스 지역의 소자분리용 트렌치 내에 제1 두께로 형성되고, 상기 피모스 지역의 소자분리용 트렌치 내에 상기 제1 두께보다 낮은 제2 두께로 형성된 제1 절연막 패턴과, 상기 엔모스 및 피모스 지역들의 소자분리용 트렌치 내에 각각 채워진 제2 절연막 패턴을 포함한다. A device isolation film of a semiconductor device according to an embodiment of the present invention may be formed with a semiconductor substrate having a device isolation trench formed in an NMOS region and a PMOS region, and a first thickness in an element isolation trench of the NMOS region. The first insulating film pattern having a second thickness lower than the first thickness in the device isolation trench of the PMOS region, and the second insulating film pattern filled in the device isolation trench of the NMOS and PMOS regions, respectively.

여기서, 상기 제1 절연막 패턴은 SOD(Spin-On Dielectric) 공정에 의하여 형성된 절연패턴이다. Here, the first insulating film pattern is an insulating pattern formed by a spin-on dielectric (SOD) process.

상기 제2 절연막 패턴은 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정에 의하여 형성된 절연패턴이다. The second insulating layer pattern is an insulating pattern formed by a high density plasma-chemical vapor deposition (HDP-CVD) process.

또한, 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판의 엔모스 및 피모스 지역들에 소자분리용 트렌치를 형성하는 단계와, 상기 각 소자분리용 트렌치를 매립하는 제1 예비 절연막을 형성하는 단계와, 상기 피모스 지역에 포함된 상기 소자분리용 트렌치를 매립하는 상기 제1 예비 절연막을 일부 식각하여 제1 절연막 패턴을 형성하는 단계와, 상기 엔모스 및 피모스 지역들에 포함된 상기 각 소자분리용 트렌치 내에 제2 절연막 패턴을 형성하는 단계를 포함한다. In addition, the device isolation film forming method of a semiconductor device according to another embodiment of the present invention, forming a device isolation trench in the NMOS and PMOS region of the semiconductor substrate, and filling the respective device isolation trench 1) forming a preliminary insulating film, forming a first insulating film pattern by partially etching the first preliminary insulating film filling the device isolation trench included in the PMOS region, and forming the NMOS and PMOS region And forming a second insulating film pattern in each of the device isolation trenches included in the device.

여기서, 상기 소자분리용 트렌치를 형성하는 단계는, 상기 반도체 기판 상에 소자분리 영역을 노출시키는 하드마스크를 형성하는 단계와, 상기 하드마스크를 식각마스크로 이용하여 상기 노출된 반도체 기판을 식각하는 단계를 포함한다. The forming of the isolation trench may include forming a hard mask exposing the isolation region on the semiconductor substrate, and etching the exposed semiconductor substrate using the hard mask as an etching mask. It includes.

상기 제1 예비 절연막을 형성하는 단계는, 상기 소자분리용 트렌치를 매립하는 제1 절연막을 형성하는 단계와, 상기 하드마스크가 노출될 때까지 상기 제1 절연막을 연마하는 단계를 포함한다.The forming of the first preliminary insulating film may include forming a first insulating film filling the device isolation trench and polishing the first insulating film until the hard mask is exposed.

상기 제1 절연막은 SOD(Spin-On Dielectric) 공정에 의하여 형성된 절연막이다. The first insulating film is an insulating film formed by a spin-on dielectric (SOD) process.

상기 제1 절연막 패턴을 형성하는 단계는, 상기 엔모스 지역에 포함된 상기 소자분리용 트렌치의 상기 제1 예비 절연막을 덮는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 이용하여 상기 반도체 기판의 높이까지 상기 피모스 지역에 포함된 상기 소자분리용 트렌치의 상기 제1 예비 절연막을 1차 식각하는 단계와, 상기 마스크 패턴을 제거하는 단계를 포함한다. The forming of the first insulating layer pattern may include forming a mask pattern covering the first preliminary insulating layer of the device isolation trench included in the NMOS region, and using the mask pattern as an etching mask. First etching the first preliminary insulating film of the device isolation trench included in the PMOS region up to the height of the substrate; and removing the mask pattern.

상기 제1 절연막 패턴을 형성하는 단계 후, 상기 엔모스 지역 및 피모스 지역에 포함된 상기 소자분리용 트렌치 내에 각각 형성된 상기 제1 예비 절연막을 2차 식각하는 단계를 포함한다. After forming the first insulating layer pattern, second etching the first preliminary insulating layer respectively formed in the device isolation trench included in the NMOS region and the PMOS region.

상기 1차 식각 및 상기 2차 식각은 습식 에천트를 사용하여 수행한다. The primary etching and the secondary etching are performed using a wet etchant.

상기 습식 에천트는 HF용액 또는 NH4F 및 HF를 포함하는 BOE용액(Buffered oxide etchant) 중 어느 하나의 세정용액을 포함한다. The wet etchant comprises a cleaning solution of any one of HF solution or BOE solution (Buffered oxide etchant) containing NH 4 F and HF.

상기 제2 절연막 패턴은 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정에 의하여 형성된다. The second insulating layer pattern is formed by a High Density Plasma-Chemical Vapor Deposition (HDP-CVD) process.

본 발명은 엔모스(NMOS) 지역 및 피모스(PMOS) 지역에 포함된 소자분리용 트렌치 내에 형성되는 제1 절연막 패턴을 엔모스 지역으로 이루어진 셀 영역을 포함하는 엔모스 지역에서는 두꺼운 두께로 형성하고, 피모스 지역에서는 얇은 두께로 형성한다. According to the present invention, a first insulating film pattern formed in a device isolation trench included in an NMOS region and a PMOS region is formed to have a thick thickness in an NMOS region including a cell region formed of an NMOS region. In the Pymos region, it is formed with a thin thickness.

이렇게 하면, 인장 응력(Tensile stress)을 조절할 수 있기 때문에, 그 결과, 상기 엔모스 지역에서는 전자(Electron)의 이동도(Mobility)를 증가시켜 전류(Current) 특성을 향상시킬 수 있고, 상기 피모스 지역에서는 정공(Hole)의 이동도가 감소되는 것을 최소화시켜 전류 특성 열화를 방지할 수 있다. In this case, the tensile stress can be adjusted, and as a result, in the N-MOS region, the mobility of the electrons can be increased to improve the current characteristics, and the PMOS is increased. In the region, the decrease in hole mobility can be minimized to prevent current deterioration.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 엔모스(NMOS) 및 피모스(PMOS) 지역으로 구획된 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치 상에 제1 절연막 패턴을 형성한다. 그리고 나서, 상기 피모스 지역의 제1 절연막 패턴을 일부 식각하여 상기 엔모스 지역의 제1 절연막 패턴보다 상대적으로 낮은 두께를 갖도록 한다. According to the present invention, a trench is formed by etching an isolation region of a semiconductor substrate divided into NMOS and PMOS regions, and then a first insulating layer pattern is formed on the trench. Then, the first insulating film pattern of the PMOS region is partially etched to have a thickness relatively lower than that of the first insulating film pattern of the NMOS region.

이렇게 하면, 상기 피모스 지역의 제1 절연막 패턴의 양을 감소시키는 방법으로 상기 제1 절연막 패턴 내의 인장 응력(Tensile stress)을 조절하여 소자의 전류(Current) 특성을 극대화시킬 수 있다. In this way, the current characteristic of the device may be maximized by controlling the tensile stress in the first insulating layer pattern by reducing the amount of the first insulating layer pattern in the PMOS region.

도 1은 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a device isolation film of a semiconductor device according to an embodiment of the present invention.

도시된 바와 같이, 엔모스(N) 지역 및 피모스(P) 지역에는 소자분리용 트렌치들(T1, T2)이 형성된 반도체 기판(100)이 형성되고, 상기 엔모스(N) 지역의 소자분리용 트렌치(T1) 내에는 제1 두께를 갖는 제1 절연막 패턴(109a)이 형성되고, 상기 피모스(P) 지역의 소자분리용 트렌치(T2) 내에는 상기 제1 두께보다 낮은 제2 두께를 갖는 제1 절연막 패턴(110b)이 형성된다. As shown, the semiconductor substrate 100 having the device isolation trenches T1 and T2 is formed in the NMOS region and the PMOS region, and device isolation in the NMOS region. A first insulating layer pattern 109a having a first thickness is formed in the trench T1, and a second thickness lower than the first thickness is formed in the isolation trench T2 in the PMOS region. The first insulating film pattern 110b having is formed.

계속해서, 상기 엔모스(N) 및 피모스(P) 지역들의 소자분리용 트렌치들(T1, T2) 내에는 제2 절연막 패턴(114a, 114b)들로 채워져, 상기 엔모스(N) 및 피모스(P) 지역들 각각에 소자분리막(116a, 116b)이 형성된다. Subsequently, second isolation layer patterns 114a and 114b are filled in the isolation trenches T1 and T2 of the NMOS and PMOS regions to fill the NMOS and P regions. Device isolation layers 116a and 116b are formed in each of the Moss P regions.

전술한 본 발명의 소자분리막(116a, 116b)은, 상기 피모스(P) 지역의 소자분리용 트렌치(T2) 내에 형성되는 제1 절연막 패턴(110b)을 상기 엔모스(N) 지역의 소자분리용 트렌치(T1) 내에 형성되는 제1 절연막 패턴(109a) 보다 더 낮은 높이를 갖도록 식각해줌으로써, 상기 피모스(P) 지역의 소자분리용 트렌치(T2) 내에 형성되는 제1 절연막 패턴(110b) 내의 인장 응력(Tensile stress)을 조절하여 정공(Hole)의 이동도(Mobility)를 증가시킬 수 있으므로, 이로 인해, 상기 피모스(P) 지역의 커런트(Current)를 증가시켜 소자의 특성을 향상시킬 수 있다. In the above-described device isolation layers 116a and 116b, the first insulating layer pattern 110b formed in the device isolation trench T2 in the PMOS region is separated from the device in the NMOS region. By etching to have a lower height than the first insulating film pattern 109a formed in the trench T1, the first insulating film pattern 110b formed in the device isolation trench T2 in the PMOS region. Since the mobility of the hole can be increased by controlling the tensile stress in the inside, the current of the PMOS region is increased to improve the device characteristics. Can be.

도 2a 내지 도 2f들은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도들이다. 2A through 2F are cross-sectional views illustrating processes of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(100)은, 예를 들어, 엔모스(N) 지역 및 피모스(P) 지역을 갖는다. 상기 반도체 기판(100)의 엔모스(N) 지역 및 피모스(P) 지역 상에는 패드산화막(도시안됨) 및 패드질화막(도시안됨)이 순차적으로 형성된다. Referring to FIG. 2A, the semiconductor substrate 100 has, for example, an NMOS region and a PMOS region. A pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the NMOS region and the PMOS region of the semiconductor substrate 100.

상기 패드산화막 및 패드질화막 상에는 엔모스(N) 지역 및 피모스(P) 지역에 소자분리용 트렌치를 형성하기 위한 감광막 패턴(도시안됨)이 형성된다. 상기 패드산화막 및 패드질화막은 상기 감광막 패턴을 식각 마스크로 이용하여 순차적으로 패터닝되어 패드산화막 패턴(102) 및 패드질화막 패턴(104)을 포함하는 하드마스크막 패턴(106)이 상기 반도체 기판(100) 상에 형성된다. A photoresist pattern (not shown) is formed on the pad oxide layer and the pad nitride layer to form an isolation trench in an NMOS region and a PMOS region. The pad oxide film and the pad nitride film are sequentially patterned using the photoresist pattern as an etch mask, such that the hard mask film pattern 106 including the pad oxide film pattern 102 and the pad nitride film pattern 104 is formed on the semiconductor substrate 100. Is formed on the phase.

상기 반도체 기판(100)은 상기 하드마스크막 패턴(106)을 식각마스크로 이용하여 패터닝되어, 상기 반도체 기판(100)의 엔모스(N) 지역 및 피모스(P) 지역에는 각각 소자분리용 트렌치들이 형성된다. The semiconductor substrate 100 is patterned using the hard mask layer pattern 106 as an etching mask, and trenches for device isolation are formed in the NMOS region and the PMOS region of the semiconductor substrate 100, respectively. Are formed.

이하, 상기 엔모스(N) 지역에 형성된 상기 소자분리용 트렌치에 참조부호 T1을 부여하기로 하며, 상기 피모스(P) 지역에 형성된 상기 소자분리용 트렌치에는 참조부호 T2를 부여하기로 한다. Hereinafter, a reference numeral T1 will be given to the device isolation trench formed in the NMOS region, and a reference symbol T2 will be assigned to the device isolation trench formed in the PMOS region.

상기 엔모스(N) 지역 및 피모스(P) 지역에 소자분리용 트렌치(T1, T2)들이 각각 형성된 후, 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 형성된 소자분리용 트렌치(T1, T2)들의 내벽 및 바닥면에는, 예를 들어, 열 산화 공정에 의하여 측벽산화막 패턴(도시안됨)이 형성된다. After the isolation trenches T1 and T2 are formed in the NMOS region and the PMOS region, the device isolation trenches formed in each of the NMOS region and the PMOS region are formed. Sidewall oxide film patterns (not shown) are formed on the inner walls and bottom surfaces of the trenches T1 and T2 by, for example, a thermal oxidation process.

이어서, 선형질화막(도시안됨)이 상기 패드 질화막 패턴(104) 및 상기 측벽산화막 패턴(108) 상에 형성된다. 이때, 상기 선형질화막은 상기 측벽산화막 패턴이 추가 산화되는 것을 방지한다. Subsequently, a linear nitride film (not shown) is formed on the pad nitride film pattern 104 and the sidewall oxide film pattern 108. In this case, the linear nitride layer prevents the sidewall oxide layer pattern from being further oxidized.

계속해서, 선형산화막(도시안됨)이 상기 선형질화막 상에 형성될 수 있다. 상기 선형산화막은 상기 선형질화막을 보호하고, 후속으로 증착될 소자분리용 절연막의 버퍼(Buffer) 역할을 한다. Subsequently, a linear oxide film (not shown) may be formed on the linear nitride film. The linear oxide film protects the linear nitride film and serves as a buffer of the insulating film for device isolation.

도 2b를 참조하면, 상기 선형질화막이 형성된 후, 상기 엔모스(N) 지역 및 피모스(P) 지역에 포함된 소자분리용 트렌치(T1, T2)들 내에는 제1 예비 절연막(109, 110)들이 형성된다. Referring to FIG. 2B, after the linear nitride layer is formed, first preliminary insulating layers 109 and 110 are formed in device isolation trenches T1 and T2 included in the NMOS region and the PMOS region. ) Are formed.

여기서, 상기 제1 예비 절연막(109, 110)들을 형성하기 위해서, 상기 선형질화막 상에는 상기 엔모스(N) 지역 및 피모스(P) 지역에 포함된 소자분리용 트렌치들(T1, T2)을 덮는 제1 절연막(108)이 형성된다. 상기 제1 절연막(108)은, 예를 들어, SOD(Spin-On Dielectric) 공정에 의하여 형성된다.Here, in order to form the first preliminary insulating layers 109 and 110, the isolation trenches T1 and T2 included in the NMOS region and the PMOS region are covered on the linear nitride layer. The first insulating film 108 is formed. The first insulating film 108 is formed by, for example, a spin-on dielectric (SOD) process.

계속해서, 상기 제1 절연막(108)이 형성된 후, 상기 제1 절연막(108)은 상기 패드 질화막 패턴(104)을 식각정지막으로 사용하여, 예를 들어, CMP(Chemical Mechanical Polishing) 또는 에치백(Etch-back) 공정에 의하여 식각되어, 제1 예비 절연막(109, 110)들이 상기 엔모스(N) 지역 및 피모스(P) 지역에 포함된 소자분리용 트렌치(T1, T2)들 내에 형성된다. Subsequently, after the first insulating film 108 is formed, the first insulating film 108 uses the pad nitride film pattern 104 as an etch stop film, for example, chemical mechanical polishing (CMP) or etch back. Etched by an etching-back process, first preliminary insulating layers 109 and 110 are formed in device isolation trenches T1 and T2 included in the NMOS region and the PMOS region. do.

도 2c를 참조하면, 상기 제1 예비 절연막(109, 110)들이 형성된 후, 상기 피모스(P) 지역에 포함된 상기 소자분리용 트렌치(T1)의 상기 제1 예비 절연막(109) 상에는 마스크 패턴(112)이 형성된다. Referring to FIG. 2C, after the first preliminary insulating layers 109 and 110 are formed, a mask pattern is formed on the first preliminary insulating layer 109 of the device isolation trench T1 included in the PMOS region. 112 is formed.

상기 마스크 패턴(112)을 식각마스크로 이용하여 상기 반도체 기판(100)의 높이까지 상기 피모스(P) 지역에 포함된 상기 소자분리용 트렌치(T2)의 상기 제1 예비 절연막(110)의 상면은 1차 식각된다. 이로써, 상기 피모스(P) 지역에는 1차 식각된 제1 예비 절연막 패턴(110a)이 형성된다. An upper surface of the first preliminary insulating layer 110 of the isolation trench T2 included in the PMOS region to the height of the semiconductor substrate 100 using the mask pattern 112 as an etching mask. Is first etched. As a result, the first preliminary insulating layer pattern 110a which is first etched is formed in the PMOS region.

상기 피모스(P) 지역에 포함된 상기 소자분리용 트렌치(T2)의 상기 제1 예비 절연막(110)은, 예를 들어, 습식 에천트를 사용하여 습식 식각(Wet etch) 공정에 의하여 식각되며,상기 습식 에천트는, 예를 들어, HF용액 또는 NH4F 및 HF를 포함하는 BOE용액(Buffered oxide etchant) 중 어느 하나의 세정용액을 포함한다. The first preliminary insulating layer 110 of the device isolation trench T2 included in the PMOS region is, for example, etched by a wet etch process using a wet etchant. The wet etchant comprises, for example, a cleaning solution of any one of HF solution or BOE solution (Buffered oxide etchant) containing NH 4 F and HF.

도 2d를 참조하면, 상기 피모스(P) 지역에 포함된 상기 소자분리용 트렌치(T2)의 상기 제1 예비 절연막 패턴(110)이 1차 식각된 후, 상기 마스크 패턴(112)은 제거된다. Referring to FIG. 2D, after the first preliminary insulating layer pattern 110 of the device isolation trench T2 included in the PMOS region is first etched, the mask pattern 112 is removed. .

상기 엔모스(N) 지역 및 피모스(P) 지역에 포함된 제1 예비 절연막 패턴(109, 110a)은 습식 에천트를 사용하여 2차 식각된다. 이로써, 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 제1 절연막 패턴(109a, 110b)들이 형성된다. 이때, 상기 2차 식각은, 상기 1차 식각의 전술한 식각 공정 조건과 동일하다. The first preliminary insulating layer patterns 109 and 110a included in the NMOS region and the PMOS region are secondly etched using a wet etchant. As a result, first insulating layer patterns 109a and 110b are formed in the NMOS region and the PMOS region, respectively. In this case, the secondary etching is the same as the above-described etching process conditions of the primary etching.

도 2e를 참조하면, 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 제1 절연막 패턴(109a, 110b)들이 형성된 후, 상기 엔모스(N) 지역 및 피모스(P) 지역들에 포함된 상기 소자분리용 트렌치들(T1, T2) 상에는 제2 절연막(114)이 형성된다. Referring to FIG. 2E, after the first insulating layer patterns 109a and 110b are formed in each of the NMOS region and the PMOS region, the NMOS region and the PMOS region, respectively. The second insulating layer 114 is formed on the device isolation trenches T1 and T2 included in the device.

상기 제2 절연막(114)은, 예를 들어, HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정에 의하여 형성된다. The second insulating layer 114 is formed by, for example, a High Density Plasma-Chemical Vapor Deposition (HDP-CVD) process.

도 2f를 참조하면, 상기 제2 절연막(114)이 형성된 후, 상기 제2 절연막(114)은 상기 패드질화막 패턴(104)이 노출될 때까지 연마된다. 상기 제2 절연막(114)은, 예를 들어, CMP(Chemical Mechanical Polishing) 공정 또는 에치백(Etch-back) 공정에 의하여 연마될 수 있다. Referring to FIG. 2F, after the second insulating layer 114 is formed, the second insulating layer 114 is polished until the pad nitride layer pattern 104 is exposed. The second insulating layer 114 may be polished by, for example, a chemical mechanical polishing (CMP) process or an etch-back process.

상기 패드질화막 패턴(104) 및 상기 패드산화막 패턴(102)은 상기 반도체 기판(100)으로부터 차례로 제거된다. 이로써, 상기 엔모스(N) 지역 및 피모스(P) 지역들에 포함된 상기 소자분리용 트렌치들(T1, T2) 내에 상기 측벽산화막 패턴(도시안됨), 상기 선형질화막 패턴(도시안됨), 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 제1 절연막 패턴(109a, 110b)들 및 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 제2 절연막 패턴들(114a, 114b)을 포함하는 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 소자분리막들(116a, 116b)이 형성된다. The pad nitride layer pattern 104 and the pad oxide layer pattern 102 are sequentially removed from the semiconductor substrate 100. Accordingly, the sidewall oxide pattern (not shown), the linear nitride layer pattern (not shown), in the device isolation trenches T1 and T2 included in the NMOS region and the PMOS region. First insulating layer patterns 109a and 110b in each of the N and PMOS regions, and second insulating layer patterns in the N and PMOS regions, respectively. Device isolation layers 116a and 116b are formed in each of the NMOS region and the PMOS region including 114a and 114b.

여기서, 본 발명은, 상기 소자분리막을 형성하기 위한 절연막을 매립하는 공정에서, 피모스 지역의 제1 절연막을 엔모스 지역의 제1 절연막보다 상대적으로 낮은 두께를 갖도록 형성해줌으로써, 상기 피모스 지역의 제1 절연막 내의 인장 응력(Tensile stress)을 조절할 수 있다.Here, in the process of filling the insulating film for forming the device isolation film, by forming a first insulating film of the PMOS region to have a thickness relatively lower than the first insulating film of the NMOS region, Tensile stress in the first insulating layer may be adjusted.

또한, 본 발명은 상기 피모스 지역의 제1 절연막 내의 인장 응력을 조절해줌으로써, 효과적으로 정공(Hole)의 이동도를 증가시킬 수 있으며, 이로 인해, 상기 피모스 지역의 커런트(Current)를 증가시킬 수 있다. 그 결과, 반도체 소자의 특성을 향상시킬 수 있다. In addition, the present invention can effectively increase the mobility of holes (Hole) by controlling the tensile stress in the first insulating film of the PMOS region, thereby increasing the current (Current) of the PMOS region Can be. As a result, the characteristics of the semiconductor element can be improved.

이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the semiconductor device according to the embodiment of the present invention.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a device isolation film of a semiconductor device according to an embodiment of the present invention.

도 2a는 본 발명의 실시예의 반도체 소자의 소자분리막 형성방법에 따른 엔모스 지역 및 피모스 지역에 소자분리용 트렌치를 형성한 단면도이다.2A is a cross-sectional view of a device isolation trench formed in an NMOS region and a PMOS region according to a method of forming an isolation layer of a semiconductor device according to an embodiment of the present invention.

도 2b는 도 2a의 소자분리용 트렌치 상에 제1 예비 절연막 패턴을 형성한 단면도이다. FIG. 2B is a cross-sectional view of a first preliminary insulating layer pattern formed on the isolation trench in FIG. 2A.

도 2c는 도 2b의 피모스 영역의 제1 예비 절연막 패턴을 일부 식각한 단면도이다. FIG. 2C is a cross-sectional view of a portion of the first preliminary insulating layer pattern etched in the PMOS region of FIG. 2B.

도 2d는 도 2c의 엔모스 지역의 제1 예비 절연막 패턴 및 피모스 지역의 제1 예비 절연막 패턴을 일부 식각한 단면도이다. FIG. 2D is a cross-sectional view of a portion of the first preliminary insulating layer pattern of the NMOS region of FIG. 2C and the first preliminary insulating layer pattern of the PMOS region.

도 2e는 도 2d의 상기 엔모스 지역 및 피모스 지역의 제1 예비 절연막 패턴 상에 제2 절연막을 형성한 단면도이다.FIG. 2E is a cross-sectional view of a second insulating layer formed on the first preliminary insulating layer pattern of the NMOS region and the PMOS region of FIG. 2D.

도 2f는 도 2e의 제2 절연막을 연마하여 소자분리막을 형성한 단면도이다. FIG. 2F is a cross-sectional view of the device isolation layer formed by polishing the second insulating layer of FIG. 2E.

Claims (12)

엔모스 지역 및 피모스 지역에 소자분리용 트렌치가 형성된 반도체 기판; A semiconductor substrate having trenches for device isolation in the NMOS region and the PMOS region; 상기 엔모스 지역의 소자분리용 트렌치 내에 제1 두께로 형성되고, 상기 피모스 지역의 소자분리용 트렌치 내에 상기 제1 두께보다 낮은 제2 두께로 형성된 제1 절연막 패턴; 및 A first insulating layer pattern having a first thickness in the device isolation trench of the NMOS region and having a second thickness lower than the first thickness in the device isolation trench of the PMOS region; And 상기 엔모스 및 피모스 지역들의 소자분리용 트렌치 내에 각각 채워진 제2 절연막 패턴;A second insulating layer pattern respectively filled in the device isolation trenches of the NMOS and PMOS regions; 을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막. Device isolation film of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제1 절연막 패턴은 SOD(Spin-On Dielectric) 공정에 의하여 형성된 절연패턴인 것을 특징으로 하는 반도체 소자의 소자분리막. The first insulation layer pattern is an isolation pattern formed by a spin-on dielectric (SOD) process, characterized in that the device isolation film. 제 1 항에 있어서, The method of claim 1, 상기 제2 절연막 패턴은 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정에 의하여 형성된 절연패턴인 것을 특징으로 하는 반도체 소자의 소자분리막. The second insulating layer pattern is an isolation pattern formed by a high density plasma-chemical vapor deposition (HDP-CVD) process. 반도체 기판의 엔모스 및 피모스 지역들에 소자분리용 트렌치를 형성하는 단 계; Forming a device isolation trench in the NMOS and PMOS regions of the semiconductor substrate; 상기 각 소자분리용 트렌치를 매립하는 제1 예비 절연막을 형성하는 단계; Forming a first preliminary insulating film filling the device isolation trenches; 상기 피모스 지역에 포함된 상기 소자분리용 트렌치를 매립하는 상기 제1 예비 절연막을 일부 식각하여 제1 절연막 패턴을 형성하는 단계; 및 Forming a first insulating film pattern by partially etching the first preliminary insulating film filling the device isolation trench included in the PMOS region; And 상기 엔모스 및 피모스 지역들에 포함된 상기 각 소자분리용 트렌치 내에 제2 절연막 패턴을 형성하는 단계; Forming a second insulating layer pattern in each of the device isolation trenches included in the NMOS and PMOS regions; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. Device isolation film forming method of a semiconductor device comprising a. 제 4 항에 있어서, The method of claim 4, wherein 상기 소자분리용 트렌치를 형성하는 단계는, 상기 반도체 기판 상에 소자분리 영역을 노출시키는 하드마스크를 형성하는 단계; 및 The forming of the isolation trench may include forming a hard mask exposing the isolation region on the semiconductor substrate; And 상기 하드마스크를 식각마스크로 이용하여 상기 노출된 반도체 기판을 식각하는 단계; Etching the exposed semiconductor substrate using the hard mask as an etching mask; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. Device isolation film forming method of a semiconductor device comprising a. 제 4 항에 있어서, The method of claim 4, wherein 상기 제1 예비 절연막을 형성하는 단계는,Forming the first preliminary insulating film, 상기 소자분리용 트렌치를 매립하는 제1 절연막을 형성하는 단계; 및 Forming a first insulating film filling the device isolation trench; And 상기 하드마스크가 노출될 때까지 상기 제1 절연막을 연마하는 단계; Polishing the first insulating film until the hard mask is exposed; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. Device isolation film forming method of a semiconductor device comprising a. 제 6 항에 있어서, The method of claim 6, 상기 제1 절연막은 SOD(Spin-On Dielectric) 공정에 의하여 형성된 절연막인 것을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막. And the first insulating film is an insulating film formed by a spin-on dielectric (SOD) process. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 절연막 패턴을 형성하는 단계는, Forming the first insulating film pattern, 상기 엔모스 지역에 포함된 상기 소자분리용 트렌치의 상기 제1 예비 절연막을 덮는 마스크 패턴을 형성하는 단계; Forming a mask pattern covering the first preliminary insulating layer of the device isolation trench included in the NMOS region; 상기 마스크 패턴을 식각마스크로 이용하여 상기 반도체 기판의 높이까지 상기 피모스 지역에 포함된 상기 소자분리용 트렌치의 상기 제1 예비 절연막을 1차 식각하는 단계; 및 First etching the first preliminary insulating layer of the isolation trench in the PMOS region to the height of the semiconductor substrate by using the mask pattern as an etching mask; And 상기 마스크 패턴을 제거하는 단계; Removing the mask pattern; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. Device isolation film forming method of a semiconductor device comprising a. 제 4 항에 있어서, The method of claim 4, wherein 상기 제1 절연막 패턴을 형성하는 단계 후, After forming the first insulating film pattern, 상기 엔모스 지역 및 피모스 지역에 포함된 상기 소자분리용 트렌치 내에 각각 형성된 상기 제1 예비 절연막을 2차 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. And secondly etching the first preliminary insulating films formed in the device isolation trenches included in the NMOS region and the PMOS region, respectively. 제 8 및 제 9 항에 있어서, The method according to claim 8 and 9, 상기 1차 식각 및 상기 2차 식각은 습식 에천트를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. The first etching and the second etching is a method of forming a device isolation layer of a semiconductor device, characterized in that performed using a wet etchant. 상기 10 항에 있어서, The method of claim 10, 상기 습식 에천트는 HF용액 또는 NH4F 및 HF를 포함하는 BOE용액(Buffered oxide etchant) 중 어느 하나의 세정용액을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. The wet etchant comprises a cleaning solution of any one of HF solution or BOE solution (Buffered oxide etchant) containing NH 4 F and HF. 제 4 항에 있어서, The method of claim 4, wherein 상기 제2 절연막 패턴은 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. The second insulating film pattern is a method of forming a device isolation film of a semiconductor device, characterized in that formed by the HDP-CVD (High Density Plasma-Chemical Vapor Deposition) process.
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