KR20010073704A - Method for trench isolation in semiconductor device without void - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 보이드 없는 반도체 소자의 트렌치 소자 분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a trench device isolation method for a voidless semiconductor device.
반도체 소자의 고집적화에 따라 동일 기판 상에 제조되는 반도체 소자들 간의 소자 분리 방법에 대한 연구가 활발히 진행되고 있다. 소자 분리를 위한 필드 영역의 한정은 반도체 제조 공정의 초기 단계에 이루어지며, 이로써 반도체 소자가 직접 제조되는 활성 영역의 크기 및 후속 단계의 공정 마진의 한계가 결정된다.반도체 소자 분리 기술에는 로코스(LOCOS) 방법과 트렌치 소자 분리 방법이 있다. 이 중 트렌치 소자 분리 방법은 소자 분리 거리를 매우 좁게 할 수 있다는 이점이 있지만, 반도체 소자의 고집적화에 따라 소자 분리 폭이 보다 더 미세화되고 트렌치 깊이가 점점 더 증가하게 됨에 따라 여러가지 문제점들이 야기되고 있다. 이와 같은 여러가지 문제점들 중의 하나는, 어스펙트 비(aspect ratio)가 3 이상인 트렌치를 형성할 경우, 트렌치를 형성한 후에 그 내부에 절연 물질을 채우더라도 트렌치 내부에 보이드(void)가 형성된다는 점이다. 이를 도면을 참조하면서 보다 상세히 설명해 보기로 한다.BACKGROUND ART With the high integration of semiconductor devices, studies on device isolation methods between semiconductor devices fabricated on the same substrate are being actively conducted. Restriction of the field region for device isolation occurs at an early stage of the semiconductor fabrication process, thereby determining the size of the active region where the semiconductor device is directly fabricated and the limitations of the subsequent process margin. LOCOS) and trench isolation. Among these, the trench isolation method has an advantage of making the device isolation distance very narrow. However, as the integration of semiconductor devices increases, the device isolation width becomes smaller and the trench depth increases, causing various problems. One such problem is that if a trench with an aspect ratio of 3 or more is formed, voids are formed inside the trench even if an insulating material is filled therein after the trench is formed. . This will be described in more detail with reference to the drawings.
도 1 내지 도 3은 종래의 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional trench device isolation method.
먼저 도 1을 참조하면, 반도체 기판(100)의 상부에 패드 산화막(111), 실리콘나이트라이드막(112) 및 실리콘 산화막(113)을 순차적으로 적층한다. 그리고 패터닝을 진행하여 실리콘 산화막(113), 실리콘나이트라이드막(112) 및 패드 산화막(111)을 순차적으로 식각하여 필드 영역의 반도체 기판(100) 상부면을 노출시키는 스택층(stack layer)(110)을 형성한다. 다음에 이 스택층(110)을 식각 마스크막으로 이용하는 식각 공정을 진행하여 노출된 반도체 기판(100)을 소정 깊이로 식각하여 트렌치(T)를 형성한다.First, referring to FIG. 1, the pad oxide film 111, the silicon nitride film 112, and the silicon oxide film 113 are sequentially stacked on the semiconductor substrate 100. In addition, patterning may be performed to sequentially etch the silicon oxide layer 113, the silicon nitride layer 112, and the pad oxide layer 111 to expose a top surface of the semiconductor substrate 100 in the field region. ). Next, an etching process using the stack layer 110 as an etching mask layer is performed to etch the exposed semiconductor substrate 100 to a predetermined depth to form a trench T.
다음에 도 2를 참조하면, 트렌치(T)의 측벽을 감싸는 소정 두께를 갖는 제1 산화막(120)을 형성한 후, 이 제1 산화막(120)을 감싸면서 스택층(110)의 노출면도 함께 덮는 실리콘나이트라이드 라이너(130)를 형성한다. 다음에 제2 산화막(140)을 트렌치(T) 내부에 매립시킨다. 통상적으로 상기 제2 산화막(140)으로서 USG(Undoped Silicate Glass) 산화막 또는 HDP(High Density Plasma) 산화막을 사용한다. 그런데, 트렌치(T)의 어스펙트 비가 2 또는 3 이상이 되는 경우에는, 상기 제2 산화막(140)이 트렌치(T) 내부를 완전히 채우지 못하고 보이드(150)가 트렌치(T) 내부에 형성된다.Next, referring to FIG. 2, after forming the first oxide film 120 having a predetermined thickness surrounding the sidewalls of the trench T, the exposed surface of the stack layer 110 is also covered with the first oxide film 120. A covering silicon nitride liner 130 is formed. Next, the second oxide film 140 is embedded in the trench T. Next, as shown in FIG. Typically, as the second oxide film 140, an USG (Undoped Silicate Glass) film or an HDP (High Density Plasma) oxide film is used. However, when the aspect ratio of the trench T is 2 or 3 or more, the second oxide layer 140 does not completely fill the trench T, and the void 150 is formed in the trench T.
트렌치(T) 내부를 제2 산화막(140)으로 매립시킨 후에는, 후속 공정인 스택층(110) 제거를 위한 습식 식각을 진행하기 전에, 제2 산화막(140)의 습식 식각비를 낮추기 위하여 대략 900-1150℃의 온도 및 N2분위기에서 1시간 이상 열처리를 수행한다. 그러나 상기 열처리 온도에서는 상기 제2 산화막(140)이 충분히 플로우되지 못하여, 상기 보이드(150)가 제거되지 않는다.After filling the inside of the trench T with the second oxide layer 140, the wet etching ratio of the second oxide layer 140 may be reduced before the wet etching process for removing the stack layer 110 may be performed. Heat treatment is performed at 900-1150 ° C. and in an N 2 atmosphere for at least 1 hour. However, at the heat treatment temperature, the second oxide layer 140 is not sufficiently flowed, and thus the void 150 is not removed.
다음에 도 3을 참조하면, 화학적 기계적 평탄화 공정을 수행하여 스택층(도 2의 110)을 제거하면 트렌치 소자 분리막이 완성된다. 그런데 앞선 공정에서 형성된 보이드(150)가 트렌치 소자 분리막이 완성된 후, 도시된 바와 같이 상부에서 완전히 노출될 수 있다. 이와 같이 보이드(150)가 노출되면, 후속 공정에서 형성될 게이트 도전막들 사이에 브리지(bridge)를 야기할 수 있으며, 보이드 내부로 도전막이 형성되어 기생 트랜지스터가 동작할 수 있다. 특히 상기 기생 트랜지스터가 동작하게 되면 소자 동작 속도가 저하되며, 누설 전류량도 증가하는 것과 같이 소자의 특성이 열화된다.Next, referring to FIG. 3, the trench isolation layer is completed by performing a chemical mechanical planarization process to remove the stack layer (110 of FIG. 2). However, the void 150 formed in the foregoing process may be completely exposed from the top as shown after the trench device isolation layer is completed. As such, when the void 150 is exposed, a bridge may be caused between gate conductive layers to be formed in a subsequent process, and a conductive layer may be formed inside the void to operate the parasitic transistor. In particular, when the parasitic transistor is operated, the device operation speed is lowered, and the characteristics of the device are degraded as the leakage current is increased.
본 발명이 이루고자 하는 기술적 과제는, 트렌치를 매립하는 절연막내에 보이드를 발생시키지 않음으로써 브리지 및 기생 트랜지스터의 동작을 억제시킬 수 있는 반도체 소자의 트렌치 소자 분리 방법을 제공하는 것이다.The technical problem to be solved by the present invention is to provide a trench element isolation method of a semiconductor element which can suppress the operation of bridges and parasitic transistors by not generating voids in the insulating film filling the trench.
도 1 내지 도 3은 종래의 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional trench device isolation method.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 7 are cross-sectional views illustrating a trench device isolation method according to an embodiment of the present invention.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다.8 and 9 are cross-sectional views illustrating a trench device isolation method according to another exemplary embodiment of the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트렌치 소자 분리 방법은, 반도체 기판상에 소자 분리 영역을 노출시키는 스택층을 형성하는 단계; 상기 스택층을 식각 마스크로 이용한 식각 공정을 수행하여 상기 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계; 상기 트렌치상에 제1 산화막을 형성하는 단계; 상기 스택층 및 상기 제1 산화막을 덮은 실리콘나이트라이드 라이너를 형성하는 단계; 상기 실리콘나이트라이드 라이너 위에 실리콘막을 형성하는 단계; 상기 실리콘막이 형성된 트렌치를 제2 산화막으로 완전히 매립하는 단계; H2O 분위기에서 열처리를 수행하여 상기 제2 산화막 내의 보이드가 제거되도록 상기 제2 산화막을 플로우시키는 단계: 및 상기 스택층 및 상기 제2 산화막의 일부를 제거하여 상기 반도체 기판의 노출 표면과 상기 제2 산화막의 상부 표면이 거의 일치되도록 하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a trench device isolation method of a semiconductor device according to the present invention, forming a stack layer for exposing the device isolation region on the semiconductor substrate; Forming a trench in an isolation region of the semiconductor substrate by performing an etching process using the stack layer as an etching mask; Forming a first oxide film on the trench; Forming a silicon nitride liner covering the stack layer and the first oxide film; Forming a silicon film on the silicon nitride liner; Completely filling the trench in which the silicon film is formed with a second oxide film; Performing a heat treatment in an H 2 O atmosphere to flow the second oxide film to remove voids in the second oxide film; and removing the stack layer and a portion of the second oxide film to remove the exposed surface of the semiconductor substrate and the second oxide film. And making the upper surface of the second oxide film substantially coincide.
본 발명에 있어서, 상기 실리콘막은 비정질 실리콘막 또는 폴리실리콘막을 사용할 수 있다.In the present invention, the silicon film may be an amorphous silicon film or a polysilicon film.
그리고 상기 열처리는 850-1150℃의 온도에서 30-120분 동안 수행하는 것이 바람직하다.And the heat treatment is preferably carried out for 30-120 minutes at a temperature of 850-1150 ℃.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 7 are cross-sectional views illustrating a trench device isolation method according to an embodiment of the present invention.
먼저 도 4를 참조하면, 반도체 기판(200)상에 소자 분리 영역을 노출시키는 스택층(stack layer)(210)을 형성하고, 이 스택층(210)을 식각 마스크로 이용한 식각 공정을 수행하여 반도체 기판(200)의 소자 분리 영역에 트렌치(T)를 형성한다. 구체적으로 설명하면, 반도체 기판(200)의 상부에 패드 산화막(211), 실리콘나이트라이드막(212) 및 실리콘 산화막(213)을 순차적으로 적층한다. 그리고 패터닝을 진행하여 실리콘 산화막(213), 실리콘나이트라이드막(212) 및 패드 산화막(211)을 식각하여 필드 영역의 반도체 기판(200) 상부면을 노출시키는 스택층(210)을 형성한다. 다음에 이 스택층(210)을 식각 마스크막으로 이용하는 식각 공정을 진행하여 노출된 반도체 기판(200)을 소정 깊이로 식각한다. 그러면 도시된 바와 같은 트렌치(T)가 형성된다.First, referring to FIG. 4, a stack layer 210 is formed on the semiconductor substrate 200 to expose an isolation region, and an etching process using the stack layer 210 as an etching mask is performed. The trench T is formed in the device isolation region of the substrate 200. In detail, the pad oxide film 211, the silicon nitride film 212, and the silicon oxide film 213 are sequentially stacked on the semiconductor substrate 200. The silicon oxide layer 213, the silicon nitride layer 212, and the pad oxide layer 211 are etched to form a stack layer 210 exposing the upper surface of the semiconductor substrate 200 in the field region by patterning. Next, an etching process using the stack layer 210 as an etching mask layer is performed to etch the exposed semiconductor substrate 200 to a predetermined depth. This forms a trench T as shown.
다음에 도 5를 참조하면, 트렌치(T)상에 제1 산화막(220)을 형성한다. 이 제1 산화막(220)은 열산화 공정을 통해 형성시킬 수 있다. 이어서 상기 스택층(210) 및 제1 산화막(220)을 덮은 실리콘나이트라이드 라이너(liner)(230)를 형성한다. 이 실리콘나이트라이드 라이너(230)의 두께는 대략 30-200Å이다. 다음에 이 실리콘나이트라이드 라이너(230) 위에 실리콘막(300)을 형성한다. 이 실리콘막(300)의 두께는 대략 100-300Å이다. 상기 실리콘막(300)은 비정질 실리콘막 또는 폴리실리콘막을 사용할 수 있다. 상기 실리콘막(300)을 형성한 후에는, 트렌치(T)를 제2 산화막(300)으로 완전히 매립한다. 통상적으로 상기 제2 산화막(240)으로서 USG(Undoped Silicate Glass) 산화막 또는 HDP(High DensityPlasma) 산화막을 사용한다. 상기 제2 산화막(240)으로서 화학 기상 증착(Chemical Vapor Deposition) 산화막도 또한 사용할 수 있다. 그런데, 트렌치(T)의 어스펙트 비가 2 또는 3 이상이 되는 경우에는, 상기 제2 산화막(240)이 트렌치(T) 내부를 완전히 채우지 못하고 보이드(250)가 트렌치(T) 내부에 형성된다.Next, referring to FIG. 5, a first oxide film 220 is formed on the trench T. The first oxide film 220 may be formed through a thermal oxidation process. Subsequently, a silicon nitride liner 230 covering the stack layer 210 and the first oxide layer 220 is formed. The thickness of this silicon nitride liner 230 is approximately 30-200 kPa. Next, a silicon film 300 is formed on the silicon nitride liner 230. The thickness of this silicon film 300 is approximately 100-300 GPa. The silicon film 300 may use an amorphous silicon film or a polysilicon film. After the silicon film 300 is formed, the trench T is completely filled with the second oxide film 300. Typically, a USG (Undoped Silicate Glass) oxide film or HDP (High Density Plasma) oxide film is used as the second oxide film 240. A chemical vapor deposition oxide film may also be used as the second oxide film 240. However, when the aspect ratio of the trench T becomes 2 or 3 or more, the second oxide film 240 does not completely fill the trench T, and the void 250 is formed in the trench T.
트렌치(T) 내부를 제2 산화막(240)으로 매립시킨 후에는, H2O 분위기에서 열처리를 수행하여 상기 제2 산화막(240) 내의 보이드(250)가 제거되도록 상기 제2 산화막(240)을 플로우시킨다. 상기 H2O 분위기에서의 열처리는 대략 850-1150℃의 온도에서 대략 30-120분 동안 수행하는 것이 바람직하다. 이와 같이 H2O 분위기에서 열처리를 수행하면 실리콘막(300)은 산화된다. 이로 인하여 제2 산화막(240)의 플로우 방향(도면에서 화살표로 표시)은 보이드(250) 쪽을 향하며, 따라서 도 6에 도시된 바와 같이, 실리콘막(300)의 일부는 산화되어 없어지고, 산화되지 않은 일부 실리콘막(300)이 트렌치(T) 바닥 근처에 남아 있으며, 따라서 제2 산화막(240) 내의 보이드(250)는 완전히 제거된다.After filling the inside of the trench T with the second oxide film 240, the second oxide film 240 is removed to remove the voids 250 in the second oxide film 240 by performing heat treatment in an H 2 O atmosphere. Flow. The heat treatment in the H 2 O atmosphere is preferably carried out for about 30-120 minutes at a temperature of about 850-1150 ℃. As such, when the heat treatment is performed in the H 2 O atmosphere, the silicon film 300 is oxidized. As a result, the flow direction (indicated by an arrow in the drawing) of the second oxide film 240 is directed toward the void 250, and as shown in FIG. Some non-silicon film 300 remains near the bottom of the trench T, so that the void 250 in the second oxide film 240 is completely removed.
다음에 도 7을 참조하면, 스택층(210) 및 상기 제2 산화막(240)의 일부를 제거하여 상기 반도체 기판(200)의 노출 표면과 제2 산화막(240)의 상부 표면이 거의 일치되도록 평탄화 공정을 수행하여 트렌치 소자 분리 영역을 만든다.Next, referring to FIG. 7, a portion of the stack layer 210 and the second oxide film 240 are removed to planarize so that the exposed surface of the semiconductor substrate 200 and the upper surface of the second oxide film 240 are substantially coincident with each other. The process is performed to create trench isolation regions.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예에서는 평탄화 공정을 먼저수행한 후에 H2O 분위기에서의 열처리를 수행함으로써 보다 효율적으로 보이드를 제거시킬 수 있다.8 and 9 are cross-sectional views illustrating a trench device isolation method according to another exemplary embodiment of the present invention. In the present exemplary embodiment, the voids may be more efficiently removed by performing the planarization process first and then performing heat treatment in an H 2 O atmosphere.
먼저 도 8을 참조하면, 도 4 및 도 5를 참조하여 설명한 바와 같은 단계들을 수행한 후에 평탄화 공정을 수행하여 스택층(210)의 실리콘 산화막(213)이 노출되도록 평탄화시킨다. 그리고 H2O 분위기에서 열처리를 수행하여 상기 제2 산화막(240) 내의 보이드(250)가 제거되도록 상기 제2 산화막(240)을 플로우시킨다. 이때 제2 산화막(240)의 두께는 앞서 설명한 실시예에 비하여 얇아졌으며, 이로 인하여 같은 온도 및 같은 시간으로의 열처리로도 보다 효율적으로 제2 산화막(240)이 플로우된다. 즉 도면에 나타낸 바와 같이 제2 산화막(240)의 플로우 방향(도면에서 화살표로 표시)은 제2 산화막(240)의 표면 부분에서부터 보다 깊은 곳까지 보이드(250) 쪽을 향하게 된다. 따라서 도 9에 도시된 바와 같이, 실리콘막(300)의 일부는 산화되어 없어지고, 산화되지 않은 일부 실리콘막(300)이 트렌치(T) 바닥 근처에 보다 적은 양이 남아 있으며, 그리고 제2 산화막(240) 내의 보이드(250)는 보다 효율적으로 완전히 제거된다.First, referring to FIG. 8, after performing the steps described with reference to FIGS. 4 and 5, the planarization process is performed to planarize the silicon oxide layer 213 of the stack layer 210 to be exposed. The second oxide film 240 is flowed to remove the voids 250 in the second oxide film 240 by performing heat treatment in an H 2 O atmosphere. At this time, the thickness of the second oxide film 240 is thinner than in the above-described embodiment, and thus the second oxide film 240 flows more efficiently even by heat treatment at the same temperature and at the same time. That is, as shown in the drawing, the flow direction of the second oxide film 240 (indicated by an arrow in the drawing) is directed toward the void 250 from the surface portion of the second oxide film 240 to a deeper position. Therefore, as shown in FIG. 9, a portion of the silicon film 300 is oxidized and disappears, and a portion of the non-oxidized silicon film 300 remains less near the bottom of the trench T, and the second oxide film The void 250 in 240 is removed completely more efficiently.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 트렌치 소자 분리 방법에 의하면, 트렌치 내의 산화막 매립 이전에 실리콘막을 형성시키고, 산화막 매립 이후에 H2O 분위기에서의 열처리를 수행함으로써, 실리콘막이 열처리동안 산화되어 산화막의 플로우를 촉진시키며, 이로 인하여 산화막 내에 형성되었던 보이드를 제거시킬 수 있다는 이점이 있다.As described above, according to the trench element isolation method of the semiconductor device according to the present invention, the silicon film is formed during the heat treatment by forming a silicon film before the oxide buried in the trench and performing a heat treatment in an H 2 O atmosphere after the oxide buried. It is oxidized to promote the flow of the oxide film, which has the advantage of removing voids formed in the oxide film.
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