KR100552847B1 - Method for fabricating trench isolation in semiconductor device - Google Patents

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Abstract

본 발명의 반도체 소자의 트랜치 아이솔레이션 형성 방법은, 반도체 기판에 일정 깊이의 트랜치를 형성하는 단계와, 트랜치 내부를 산화막으로 채우는 단계와, 산화막 위에 폴리실리콘막을 형성하되, 폴리실리콘막이 산화막의 중앙에 존재하는 보이드를 채우도록 하는 단계와, 폴리실리콘막을 열산화시켜 열산화막을 형성하는 단계와, 그리고 평탄화 공정을 수행하여 열산화막의 일부 및 산화막의 일부를 제거하는 단계를 포함한다.The trench isolation forming method of the semiconductor device of the present invention comprises the steps of forming a trench of a predetermined depth in the semiconductor substrate, filling the trench with an oxide film, and forming a polysilicon film on the oxide film, wherein the polysilicon film is present in the center of the oxide film. Filling the voids; thermally oxidizing the polysilicon film to form a thermal oxide film; and performing a planarization process to remove a portion of the thermal oxide film and a portion of the oxide film.

트랜치, 보이드, 폴리실리콘, 열산화, 갭필Trench, Void, Polysilicon, Thermal Oxidation, Gap Fill

Description

반도체 소자의 트랜치 아이솔레이션 형성 방법{Method for fabricating trench isolation in semiconductor device}Method for fabricating trench isolation in semiconductor devices {Method for fabricating trench isolation in semiconductor device}

도 1은 종래의 반도체 소자의 트랜치 아이솔레이션 형성 방법의 문제점을 설명하기 위하여 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a problem of a method of forming a trench isolation of a conventional semiconductor device.

도 2 내지 도 8은 본 발명에 따른 반도체 소자의 트랜치 아이솔레이션 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.2 to 8 are cross-sectional views illustrating a method of forming trench isolation of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 트랜치 아이솔레이션 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming trench isolation of a semiconductor device.

인접 소자간의 전기적인 격리를 위한 아이솔레이션(isolation) 구조는 크게 로코스(LOCOS; Local oxidation of silicon) 구조와 트랜치(trench) 구조로 대별할 수 있다. 기존에는 로코스 구조를 많이 사용하였지만, 반도체 소자의 집적도가 증가함에 따라 최근에는 트랜치 구조, 특히 샐로우 트랜치 아이솔레이션(STI; Shallow Trench Isolation) 구조가 많이 사용되고 있다.An isolation structure for electrical isolation between adjacent devices can be roughly classified into a local oxidation of silicon (LOCOS) structure and a trench structure. Conventionally, a lot of LOCOS structures have been used. However, as the degree of integration of semiconductor devices increases, a trench structure, in particular, a shallow trench isolation (STI) structure has recently been used.

트랜치 아이솔레이션을 형성하기 위해서는 먼저 실리콘 기판상에 희생 산화 막 및 질화막을 순차적으로 형성한다. 그리고 질화막 및 희생 산화막의 일부를 제거하여 실리콘 기판의 일부 표면을 노출시키는 질화막 패턴 및 희생 산화막 패턴을 형성한다. 다음에 이 질화막 패턴을 식각 마스크로 실리콘 기판의 노출 부분을 제거하여 트랜치를 형성한다. 다음에, 이 트랜치상에 열산화막을 형성한 후에 절연막으로 트랜치를 채운다. 끝으로 평탄화 공정을 수행한 후에 남은 질화막 패턴 및 희생 산화막 패턴을 제거한다.In order to form trench isolation, first, a sacrificial oxide film and a nitride film are sequentially formed on a silicon substrate. A portion of the nitride film and the sacrificial oxide film is removed to form a nitride film pattern and a sacrificial oxide film pattern exposing some surfaces of the silicon substrate. The nitride film pattern is then etched to remove the exposed portion of the silicon substrate to form a trench. Next, after forming a thermal oxide film on this trench, the trench is filled with an insulating film. Finally, the nitride layer pattern and the sacrificial oxide layer pattern remaining after the planarization process are removed are removed.

이와 같은 종래의 트랜치 아이솔레이션 형성방법에 의해 만들어진 결과물이 도 1에 도시되어 있다.The result produced by such a conventional trench isolation formation method is shown in FIG. 1.

도 1에 도시된 바와 같이, 실리콘 기판(10)에 형성된 트랜치(12) 내부는 절연막(20)으로 채워지는데 이때 절연막(20) 내부에는 키홀(key hole)(22)이 존재하게 된다. 이 키홀(22)이 존재하는 이유는 절연막(20)으로서 플라즈마 화학기상 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 방법에 의한 산화막을 사용하기 때문이다. 플라즈마 화학기상 증착 방법에 의한 산화막은 비용이 저렴하다는 장점을 갖고 있지만, 트랜치(12) 내부를 채우는(gap fill) 능력은 떨어지는 것으로 알려져 있다. 따라서 트랜치(12) 내부를 완전히 채우지 못하고, 중앙 부분에 보이드(void)인 키홀(22)이 생기게 되는 것이다.As shown in FIG. 1, the inside of the trench 12 formed in the silicon substrate 10 is filled with an insulating film 20. At this time, a key hole 22 is present in the insulating film 20. This key hole 22 exists because an oxide film by a plasma enhanced chemical vapor deposition (PECVD) method is used as the insulating film 20. The oxide film by the plasma chemical vapor deposition method has an advantage of low cost, but the ability to fill the inside of the trench 12 is known to be inferior. Therefore, the inside of the trench 12 may not be completely filled, and a key hole 22 is formed in the center portion.

이와 같이 키홀(22)이 생기게 되면, 후속 공정인 게이트 도전막을 형성하는 과정에서 게이트 도전막 물질인 폴리실리콘막이 키홀(22)내에 들어가고, 결과적으로 이 키홀(22)내의 폴리실리콘막에 의해 인접한 게이트 도전막 사이의 누설 전류가 발생하는 중요한 원인을 제공한다.When the key hole 22 is formed in this manner, in the process of forming the gate conductive film, which is a subsequent process, a polysilicon film, which is a gate conductive film material, enters the key hole 22, and as a result, a gate adjacent by the polysilicon film in the key hole 22 is formed. This provides an important cause of the occurrence of leakage current between the conductive films.

본 발명이 이루고자 하는 기술적 과제는, 트랜치 내부를 채우는 절연막으로서 플라즈마 화학기상 증착 방법에 의한 산화막을 사용하더라도 키홀이 발생되지 않도록 하는 반도체 소자의 트랜치 아이솔레이션 형성 방법을 제공하는 것이다.An object of the present invention is to provide a trench isolation method for forming a semiconductor device such that keyholes are not generated even when an oxide film by a plasma chemical vapor deposition method is used as an insulating film filling a trench.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜치 아이솔레이션 형성 방법은,In order to achieve the above technical problem, a trench isolation forming method of a semiconductor device according to the present invention,

반도체 기판에 일정 깊이의 트랜치를 형성하는 단계;Forming a trench of a predetermined depth in the semiconductor substrate;

상기 트랜치 내부를 산화막으로 채우는 단계;Filling the inside of the trench with an oxide film;

상기 산화막 위에 폴리실리콘막을 형성하되, 상기 폴리실리콘막이 상기 산화막의 중앙에 존재하는 보이드를 채우도록 하는 단계;Forming a polysilicon film on the oxide film, wherein the polysilicon film fills a void existing in the center of the oxide film;

상기 폴리실리콘막을 열산화시켜 열산화막을 형성하는 단계; 및Thermally oxidizing the polysilicon film to form a thermal oxide film; And

평탄화 공정을 수행하여 상기 열산화막의 일부 및 산화막의 일부를 제거하는 단계를 포함하는 것을 특징으로 한다.And removing a part of the thermal oxide film and a part of the oxide film by performing a planarization process.

상기 산화막은 플라즈마 화학기상 증착법을 사용하여 형성하는 것이 바람직하다.The oxide film is preferably formed using a plasma chemical vapor deposition method.

상기 열산화막을 형성하는 단계는 급속 열처리 공정을 사용하여 수행하는 것이 바람직하다.Forming the thermal oxide film is preferably performed using a rapid heat treatment process.

상기 평탄화 공정은 화학적기계적 평탄화 방법을 사용하여 수행하는 것이 바람직하다.The planarization process is preferably carried out using a chemical mechanical planarization method.

상기 트랜치를 형성하는 단계는, 상기 반도체 기판 위에 희생 산화막 및 질화막을 순차적으로 형성하는 단계와, 상기 희생 산화막 및 질화막을 패터닝하여 상기 반도체 기판의 일부 표면을 노출시키는 개구부를 갖는 희생 산화막 패턴 및 질화막 패턴을 형성하는 단계와, 그리고 상기 질화막 패턴을 식각 마스크로 상기 반도체 기판의 노출 부분을 일정 깊이로 식각하여 상기 트랜치를 형성하는 단계를 포함하는 것이 바람직하다.The forming of the trench may include sequentially forming a sacrificial oxide film and a nitride film on the semiconductor substrate, and patterning the sacrificial oxide film and the nitride film to expose a portion of the surface of the semiconductor substrate. And forming the trenches by etching the exposed portion of the semiconductor substrate to a predetermined depth using the nitride layer pattern as an etch mask.

이 경우 상기 평탄화 공정 후에 상기 질화막 패턴 및 희생 산화막 패턴을 제거하는 단계를 더 포함하는 것이 바람직하다.In this case, the method may further include removing the nitride layer pattern and the sacrificial oxide layer pattern after the planarization process.

이하 첨부 도면을 참조하면서 본 발명에 따른 반도체 소자의 트랜치 아이솔레이션 형성 방법의 바람직한 실시예를 상세하게 설명하기로 한다.Hereinafter, a preferred embodiment of a trench isolation forming method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2 내지 도 8은 본 발명에 따른 반도체 소자의 트랜치 아이솔레이션 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.2 to 8 are cross-sectional views illustrating a method of forming trench isolation of a semiconductor device according to the present invention.

먼저 도 2에 도시된 바와 같이, 실리콘 기판(100) 위에 희생 산화막(110) 및 질화막(120)을 순차적으로 형성한다. 다음에 질화막(120)위에 포토레지스트 패턴과 같은 마스크 패턴(미도시)을 형성하여 질화막(120)의 일부 표면을 노출시킨다. 다음에 이 마스크 패턴을 식각 마스크로 하여 질화막(120) 및 희생 산화막(110)의 노출부분을 순차적으로 제거한다. 그러면 도 3에 도시된 바와 같이, 실리콘 기판(100)의 일부 표면을 노출시키는 개구부(130)를 갖는 희생 산화막 패턴(112) 및 질화막 패턴(122)이 만들어진다.First, as shown in FIG. 2, the sacrificial oxide film 110 and the nitride film 120 are sequentially formed on the silicon substrate 100. Next, a mask pattern (not shown) such as a photoresist pattern is formed on the nitride film 120 to expose a portion of the surface of the nitride film 120. Next, using the mask pattern as an etching mask, exposed portions of the nitride film 120 and the sacrificial oxide film 110 are sequentially removed. 3, a sacrificial oxide pattern 112 and a nitride layer pattern 122 having an opening 130 exposing a part of the surface of the silicon substrate 100 are formed.

다음에 도 4에 도시된 바와 같이, 질화막 패턴(122) 및 희생 산화막(112)을 식각 마스크로 실리콘 기판(100)의 노출 표면을 일정 깊이로 식각하여 트랜치(102)를 형성한다. 다음에, 전면에 플라즈마 화학기상 증착 방법에 의한 산화막(140)으로 트랜치(102) 내부를 채운다. 도면에 나타내지는 않았지만, 산화막(140)을 형성하기 전에 트랜치(102) 위에 열산화막(미도시)을 형성할 수 있다. 이미 설명한 바와 같이, 플라즈마 화학기상 증착 방법에 의한 산화막(140)은 갭필(gap fill) 능력이 떨어진다. 따라서 산화막(140)의 중앙에는 키홀(142)이 만들어진다.Next, as shown in FIG. 4, the trench 102 is formed by etching the exposed surface of the silicon substrate 100 to a predetermined depth using the nitride film pattern 122 and the sacrificial oxide film 112 as an etching mask. Next, the inside of the trench 102 is filled with the oxide film 140 by the plasma chemical vapor deposition method on the entire surface. Although not illustrated, a thermal oxide film (not shown) may be formed on the trench 102 before the oxide film 140 is formed. As described above, the oxide film 140 by the plasma chemical vapor deposition method is poor in gap fill capability. Therefore, a key hole 142 is formed in the center of the oxide film 140.

다음에 도 5에 도시된 바와 같이, 전면에 폴리실리콘막(150)을 형성한다. 이 폴리실리콘막(150)은 산화막(140) 상부를 덮는 동시에, 산화막(140)의 중앙에 존재하는 키홀(142) 내부까지 완전히 차게 한다. 다음에 급속 열처리 공정(RTP; Rapid Thermal Processing)을 수행하여 폴리실리콘막(150)을 열산화시킨다. 그러면 도 6에 도시된 바와 같이, 산화막(140) 상부와 키홀(142) 내부에는 열산화막(152)이 배치된다.Next, as shown in FIG. 5, a polysilicon film 150 is formed on the entire surface. The polysilicon film 150 covers the upper portion of the oxide film 140 and is completely cooled to the inside of the key hole 142 existing in the center of the oxide film 140. Next, a rapid thermal processing (RTP) is performed to thermally oxidize the polysilicon film 150. Then, as shown in FIG. 6, the thermal oxide layer 152 is disposed on the oxide layer 140 and inside the key hole 142.

다음에 도 7에 도시된 바와 같이, 다음에 평탄화 공정을 수행하여 질화막 패턴(122)이 노출되도록 열산화막(152)의 일부 및 산화막(140)의 일부를 제거한다. 평탄화 공정으로는 화학적기계적 평탄화(CMP; Chemical Mechanical Polishing) 방법을 사용한다.Next, as shown in FIG. 7, a portion of the thermal oxide film 152 and a portion of the oxide film 140 are removed to expose the nitride film pattern 122 by performing a planarization process. As a planarization process, a chemical mechanical polishing (CMP) method is used.

다음에 도 8에 도시된 바와 같이, 질화막 패턴(도 7의 122) 및 희생 산화막 패턴(도 7의 112)을 제거하여 트랜치 아이솔레이션을 완성한다. 이 트랜치 아이솔레이션은 플라즈마 화학기상 증착 방법에 의해 형성된 산화막(140)과 키홀을 채우는 열산화막(152)으로 이루어진다. 이와 같은 트랜치 아이솔레이션은 보이드를 갖 지 않기 때문에 후속의 게이트 도전막 형성시에 폴리실리콘막이 침투할 공간이 없으며, 따라서 종래에 문제되었던 누설 전류 문제가 해결될 수 있다.Next, as shown in FIG. 8, the trench isolation is completed by removing the nitride film pattern 122 (FIG. 7) and the sacrificial oxide film pattern 112 (FIG. 7). This trench isolation consists of an oxide film 140 formed by a plasma chemical vapor deposition method and a thermal oxide film 152 filling a keyhole. Since such trench isolation does not have voids, there is no space for the polysilicon film to penetrate at the time of subsequent gate conductive film formation, and thus the leakage current problem, which has been conventionally problematic, can be solved.

이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 트랜치 아이솔레이션 형성 방법에 의하면, 트랜치 내부를 채우는 절연막으로서 비용이 저렴한 플라즈마 화학기상 증착법에 의한 산화막을 사용하더라도 키홀 내부를 열산화막으로 채움으로써 보이드가 발생하지 않는 트랜치 아이솔레이션을 형성할 수 있다는 이점을 제공한다.As described above, according to the trench isolation method for forming a semiconductor device according to the present invention, voids are generated by filling the inside of a keyhole with a thermal oxide film even when an oxide film by an inexpensive plasma chemical vapor deposition method is used as the insulating film filling the trench. It offers the advantage of being able to form trench isolation that does not.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (6)

반도체 기판에 일정 깊이의 트랜치를 형성하는 단계;Forming a trench of a predetermined depth in the semiconductor substrate; 상기 트랜치 내부를 산화막으로 채우는 단계;Filling the inside of the trench with an oxide film; 상기 산화막 위에 폴리실리콘막을 형성하되, 상기 폴리실리콘막이 상기 산화막의 중앙에 존재하는 보이드를 채우도록 하는 단계;Forming a polysilicon film on the oxide film, wherein the polysilicon film fills a void existing in the center of the oxide film; 상기 폴리실리콘막을 급속 열처리 공정으로 열산화시켜 열산화막을 형성하는 단계; 및Thermally oxidizing the polysilicon film in a rapid heat treatment process to form a thermal oxide film; And 평탄화 공정을 수행하여 상기 열산화막의 일부 및 산화막의 일부를 제거하는 단계를 포함하며,Performing a planarization process to remove a portion of the thermal oxide layer and a portion of the oxide layer, 상기 트랜치를 형성하는 단계는,Forming the trench, 상기 반도체 기판 위에 희생 산화막 및 질화막을 순차적으로 형성하는 단계;Sequentially forming a sacrificial oxide film and a nitride film on the semiconductor substrate; 상기 희생 산화막 및 질화막을 패터닝하여 상기 반도체 기판의 일부 표면을 노출시키는 개구부를 갖는 희생 산화막 패턴 및 질화막 패턴을 형성하는 단계; 및Patterning the sacrificial oxide film and the nitride film to form a sacrificial oxide pattern and a nitride film pattern having an opening that exposes a portion of the surface of the semiconductor substrate; And 상기 질화막 패턴을 식각 마스크로 상기 반도체 기판의 노출 부분을 일정 깊이로 식각하여 상기 트랜치를 형성하는 단계를 포함하고,Etching the exposed portion of the semiconductor substrate to a predetermined depth using the nitride film pattern as an etching mask to form the trench; 상기 평탄화 공정 후에 상기 질화막 패턴 및 희생 산화막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜치아이솔레이션 형성방법.And removing the nitride layer pattern and the sacrificial oxide layer pattern after the planarization process. 제 1항에 있어서,The method of claim 1, 상기 산화막은 플라즈마 화학기상 증착법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜치 아이솔레이션 형성 방법.And forming the oxide film using a plasma chemical vapor deposition method. 제 1항에 있어서,The method of claim 1, 상기 열산화막을 형성하는 단계는 급속 열처리 공정을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 트랜치 아이솔레이션 형성 방법.Forming the thermal oxide film is a trench isolation method for forming a semiconductor device, characterized in that performed using a rapid heat treatment process. 제 1항에 있어서,The method of claim 1, 상기 평탄화 공정은 화학적기계적 평탄화 방법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 트랜치 아이솔레이션 형성 방법.And the planarization process is performed using a chemical mechanical planarization method. 삭제delete 삭제delete
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