KR20030024215A - Method of forming trench isolation in SOI wafer - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법 중 소자분리 방법에 관한 것으로, 보다 상세하게는 SOI(Silicon On Insulator) 기판에 트렌치 소자분리막을 형성하는 방법에 관한 것이다.The present invention relates to a device isolation method of manufacturing a semiconductor device, and more particularly to a method of forming a trench device isolation film on a silicon on insulator (SOI) substrate.
일반적인 벌크 실리콘 기판과는 달리, SOI 기판은 지지수단인 베이스층과 매몰산화막(Buried OXide, 일명 BOX) 및 소자가 형성될 반도체층의 적층구조를 갖는다. 이러한 구조에서는 절연층인 매몰산화막에 의하여, 베이스층이 반도체층에 미치는 영향이 제거되므로 반도체층의 가공, 효율 및 특성을 대폭 향상시킬 수 있다. 이에 따라, 초미세 회로 가공이 가능해지고 완성된 소자의 성능이 개선됨으로써, 고집적화, 고내압화, 고기능 소자화, 내방사선, 고부가가치 등을 기대할 수 있게 된다.Unlike a general bulk silicon substrate, an SOI substrate has a stacked structure of a base layer, a buried oxide (Buried Oxide), and a semiconductor layer on which a device is to be formed. In such a structure, the influence of the base layer on the semiconductor layer is eliminated by the investment oxide film, which is an insulating layer, so that the processing, efficiency and characteristics of the semiconductor layer can be greatly improved. Accordingly, ultra-fine circuit processing is possible and the performance of the finished device is improved, so that high integration, high breakdown voltage, high function device, radiation resistance, and high added value can be expected.
SOI 기판에서의 소자분리를 위하여 형성하는 트렌치 소자분리막은 그 바닥이 상기 매몰산화막에 접하지 않도록 얕게 형성하는 파셜(partial) 트렌치 소자분리막과, 그 바닥이 상기 매몰산화막에 접하도록 형성하는 풀(full) 트렌치 소자분리막이 있다.The trench isolation layer formed for isolation of an element from an SOI substrate includes a partial trench isolation layer formed shallow so that its bottom does not come into contact with the buried oxide film, and a full portion formed so that its bottom contacts the investment oxide. ) There is a trench isolation layer.
파셜 트렌치 소자분리막을 형성하게 되면, 소자분리막 하부의 반도체층에 몸체 콘택(body contact)을 형성하여 소정의 전압을 인가할 수 있기 때문에, 부동 몸체 효과(floating body effect)를 방지하여 그 동작 특성이 안정되는 장점이 있다. 그러나, 전압이 인가되는 반도체층과 소스/드레인 영역간에 접합부가 형성되어 접합 커패시턴스가 증가한다는 문제점이 있다.When the partial trench device isolation layer is formed, a body voltage may be applied to the semiconductor layer under the device isolation layer to apply a predetermined voltage, thereby preventing floating body effects and thus operating characteristics thereof. It has the advantage of being stable. However, there is a problem in that a junction is formed between the semiconductor layer to which a voltage is applied and the source / drain region, thereby increasing the junction capacitance.
이에 반하여, 풀 트렌치 소자분리막을 형성하게 되면, 접합 커패시턴스를 감소시킬 수 있기 때문에 저소비전력화 및 고속화의 이점이 있다. 본 발명은 이 중 풀 트렌치 소자분리막을 형성하는 방법에 관한 것이다.On the contrary, when the full trench isolation layer is formed, the junction capacitance can be reduced, thereby reducing the power consumption and speed. The present invention relates to a method of forming a full trench device isolation film.
도 1 및 도 2는 종래 SOI 기판의 트렌치 소자분리막 형성 방법을 설명하기 위하여 공정 순서에 따라 나타낸 도면들이다. 도면 상에서 동일한 부호로 표시된요소는 동일한 요소를 의미한다.1 and 2 are diagrams according to a process sequence to explain a method of forming a trench isolation layer in a conventional SOI substrate. Elements denoted by the same reference numerals in the drawings means the same element.
도 1을 참조하면, 베이스층(10)과 매몰산화막(15) 및 반도체층(20)이 순차 적층된 기판(30) 상에 버퍼산화막(35)을 형성한 다음, 상기 반도체층(20)의 활성영역을 한정하는 소자분리 예정 영역을 노출시키도록 질화막 패턴(40)을 형성한다. 다음에, 상기 질화막 패턴(40)을 식각 마스크로 하여 상기 버퍼산화막(35)과 반도체층(20)을 식각함으로써, 상기 매몰산화막(15)을 노출시키는 트렌치(50)를 형성한다.Referring to FIG. 1, a buffer oxide film 35 is formed on a substrate 30 on which the base layer 10, the buried oxide film 15, and the semiconductor layer 20 are sequentially stacked, and then the semiconductor layer 20 of the semiconductor layer 20 is formed. The nitride film pattern 40 is formed to expose the region to be separated from the device defining the active region. Next, the buffer oxide film 35 and the semiconductor layer 20 are etched using the nitride film pattern 40 as an etching mask to form a trench 50 exposing the buried oxide film 15.
도 2를 참조하면, 상기 트렌치(50)의 내벽과 바닥에 열산화막(55)을 형성한다. 상기 열산화막(55)은 상기 트렌치(50)를 형성하는 동안 발생된 전위 결함(dislocation defect)을 큐어링하고, 상기 트렌치(50) 내부를 절연물로 매립하는 후속 공정에서 상기 기판(30)에 가해지는 열적 스트레스를 완화시키기 위하여 반드시 형성해야 한다. 도면으로 제시하지는 않았으나, 후속 공정에서 상기 트렌치(50) 내부를 절연물로 매립한 다음, 상기 질화막 패턴(40) 및 버퍼산화막(35)을 제거함으로써 소자분리막을 형성하게 된다. 도 2에서 볼 수 있듯이, 상기 열산화막(55)의 바닥이 상기 매몰산화막(15)에 접하여 있으므로, 상기 활성영역에 형성되는 소자는 상기 소자분리막과 매몰산화막(15)으로 둘러싸이게 되어, 완전한 소자분리를 이룰 수 있다.Referring to FIG. 2, a thermal oxide film 55 is formed on the inner wall and the bottom of the trench 50. The thermal oxide film 55 is applied to the substrate 30 in a subsequent process of curing dislocation defects generated during the formation of the trench 50 and filling the inside of the trench 50 with an insulator. Loss must be formed to relieve thermal stress. Although not shown in the drawings, an isolation layer is formed by filling the inside of the trench 50 with an insulator in a subsequent process, and then removing the nitride layer pattern 40 and the buffer oxide layer 35. As shown in FIG. 2, since the bottom of the thermal oxide film 55 is in contact with the investment oxide film 15, the device formed in the active region is surrounded by the device isolation film and the investment oxide film 15, thereby completing the device. Separation can be achieved.
그런데, 상기 트렌치(50)는 상기 매몰산화막(15)을 노출시키도록 형성되기 때문에, 상기 열산화막(55)을 형성하는 동안 상기 반도체층(20)과 매몰산화막(15)의 계면에 산소 원자가 침투하기 쉽다. 이에 따라, 침투한 산소 원자와 상기 계면부위의 반도체층(20)의 원자가 산화반응을 일으키면, 도 2에 참조부호 60으로 나타낸 바와 같이 상기 반도체층(20)과 매몰산화막(15)의 계면이 들뜨면서 상기 반도체층(20)이 벤딩(bending)될 수 있다. 상기 반도체층(20)이 벤딩되면, 전위 결함이 발생되어 누설전류가 증가되는 문제가 있다.However, since the trench 50 is formed to expose the buried oxide film 15, oxygen atoms penetrate into the interface between the semiconductor layer 20 and the buried oxide film 15 while the thermal oxide film 55 is formed. easy to do. As a result, when the oxygen atoms penetrated and the atoms of the semiconductor layer 20 at the interface portion oxidize, the interface between the semiconductor layer 20 and the buried oxide film 15 is excited as indicated by reference numeral 60 in FIG. 2. In addition, the semiconductor layer 20 may be bent. When the semiconductor layer 20 is bent, there is a problem that a potential defect occurs and a leakage current increases.
본 발명이 이루고자 하는 기술적 과제는 SOI 기판에서 반도체층이 벤딩되는 문제 없이 트렌치 소자분리막을 형성하는 방법을 제공하는 것이다.An object of the present invention is to provide a method for forming a trench isolation layer without the problem that the semiconductor layer is bent in the SOI substrate.
도 1 및 도 2는 종래 SOI 기판의 트렌치 소자분리막 형성 방법을 공정 순서에 따라 나타낸 도면들이다.1 and 2 illustrate a method of forming a trench isolation layer in a conventional SOI substrate according to a process sequence.
도 3 내지 도 7은 본 발명의 실시예에 따른 SOI 기판의 트렌치 소자분리막 형성 방법을 공정 순서에 따라 나타낸 도면들이다.3 to 7 are diagrams illustrating a method of forming a trench isolation layer in an SOI substrate according to an embodiment of the present invention in a process sequence.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110 : 베이스층, 115 : 매몰산화막, 120 : 반도체층,110: base layer, 115: investment oxide film, 120: semiconductor layer,
150 : 트렌치, 155 : 열산화막,165 : 질화막 라이너,150 trench, 155 thermal oxide film, 165 nitride film liner
170 : 절연막, 180 : 소자분리막170: insulating film, 180: device isolation film
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 SOI 기판의 트렌치 소자분리막 형성 방법에서는, 우선 베이스층, 매몰산화막 및 반도체층이 순차 적층된 기판이 제공되어진다. 상기 반도체층의 활성영역을 한정하도록 상기 반도체층 내에 트렌치를 형성하되, 상기 트렌치 하부에 일정 두께의 반도체층을 잔류시킨다. 상기 트렌치 하부에 잔류하는 반도체층을 전부 소모시키는 열산화 공정을 진행하여, 상기 트렌치의 바닥에서 상기 매몰산화막에 접하는 열산화막을 상기 트렌치의 내벽과 바닥에 형성한다. 다음에, 상기 열산화막이 형성된 트렌치를 완전히 매립하는 절연막을 형성한다.In order to achieve the above technical problem, in the trench isolation layer forming method of the SOI substrate according to the present invention, a substrate in which a base layer, a buried oxide film and a semiconductor layer are sequentially stacked is provided. A trench is formed in the semiconductor layer so as to define an active region of the semiconductor layer, and a semiconductor layer having a predetermined thickness is left under the trench. A thermal oxidation process is performed to consume all of the semiconductor layer remaining in the lower portion of the trench, thereby forming a thermal oxide film on the inner wall and the bottom of the trench, the thermal oxide film contacting the buried oxide film. Next, an insulating film which completely fills the trench in which the thermal oxide film is formed is formed.
본 발명에 있어서, 상기 트렌치 하부에 잔류하는 반도체층을 전부 소모시킬 때까지만 열산화 공정을 진행하더라도 원하는 두께의 열산화막을 형성할 수 있도록, 상기 트렌치 하부에 잔류시키는 반도체층의 두께는 소정 두께의 열산화막 형성시 상기 반도체층이 소모되는 두께를 고려하여 결정하는 것이 바람직하다.In the present invention, even if the thermal oxidation process is performed only until the semiconductor layer remaining in the lower portion of the trench is exhausted, the thickness of the semiconductor layer remaining in the lower portion of the trench may have a predetermined thickness so as to form a thermal oxide film having a desired thickness. It is preferable to determine the thickness of the semiconductor layer when forming the thermal oxide film.
본 발명에 의하면, 트렌치 하부에 일정 두께의 반도체층을 잔류시키고, 이 잔류하는 반도체층을 전부 소모시켜 매몰산화막에 접하는 열산화막을 형성한다. 따라서, 열산화막이 형성되는 동안 상기 반도체층과 매몰산화막의 계면에 산소 원자가 침투하는 것이 방지되므로, 상기 반도체층이 벤딩되는 문제 없이 트렌치 소자분리막을 형성할 수 있다.According to the present invention, a semiconductor layer having a predetermined thickness is left under the trench, and all the remaining semiconductor layers are consumed to form a thermal oxide film in contact with the buried oxide film. Therefore, since oxygen atoms are prevented from penetrating into the interface between the semiconductor layer and the buried oxide film while the thermal oxide film is formed, a trench device isolation film can be formed without the problem that the semiconductor layer is bent.
이하, 첨부한 도면들을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3 의 층이 개재되어질 수 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, a layer may exist in direct contact with said other layer or semiconductor substrate, or a third layer therebetween. Can be done.
도 3 내지 도 7은 본 발명의 실시예에 따른 SOI 기판의 트렌치 소자분리막 형성 방법을 공정 순서에 따라 나타낸 도면들이다.3 to 7 are diagrams illustrating a method of forming a trench isolation layer in an SOI substrate according to an embodiment of the present invention in a process sequence.
도 3을 참조하면, 베이스층(110), 매몰산화막(115) 및 반도체층(120)이 순차 적층된 기판(130)이 제공되어진다. 먼저 상기 반도체층(120) 상에 버퍼산화막(135)과 질화막(140)을 순차적으로 형성한 다음, 상기 질화막(140) 상에 상기반도체층(120)의 활성영역을 한정하는 소자분리 예정 영역을 노출시키는 감광막 패턴(145)을 형성한다. 상기 질화막(140)은 후속 공정에서 평탄화 종료점으로 작용할 수 있도록 형성하는 것이고, 상기 버퍼산화막(135)은 물성이 상이한 상기 질화막(140)과 반도체층(130) 사이에서 완충 역할을 하도록 형성하는 것이다.Referring to FIG. 3, a substrate 130 in which the base layer 110, the buried oxide film 115, and the semiconductor layer 120 are sequentially stacked is provided. First, a buffer oxide layer 135 and a nitride layer 140 are sequentially formed on the semiconductor layer 120, and a device isolation region, which defines an active region of the semiconductor layer 120, is formed on the nitride layer 140. The photosensitive film pattern 145 to be exposed is formed. The nitride layer 140 is formed to act as a planarization end point in a subsequent process, and the buffer oxide layer 135 is formed to act as a buffer between the nitride layer 140 and the semiconductor layer 130 having different physical properties.
이어서, 상기 감광막 패턴(145)을 식각 마스크로 하여 상기 질화막(140)을 식각하고, 상기 감광막 패턴(145)과 패터닝된 질화막(140)을 식각 마스크로 하여 상기 버퍼산화막(135)과 반도체층(120)의 일부를 식각함으로써 트렌치(150)를 형성한다. 이 때, 상기 트렌치(150) 하부에 일정 두께(h)의 반도체층(120)을 잔류시킨다. 상기 트렌치(150) 하부에 잔류시키는 반도체층(120)의 두께(h)는 소정 두께의 열산화막 형성시 상기 반도체층(120)이 소모되는 두께를 고려하여 결정하는 것이 바람직하다. 이에 대해서는 후술한다.Subsequently, the nitride film 140 is etched using the photoresist pattern 145 as an etch mask, and the buffer oxide film 135 and the semiconductor layer (using the photoresist pattern 145 and the patterned nitride film 140 as an etch mask). The trench 150 is formed by etching a portion of the 120. At this time, the semiconductor layer 120 having a predetermined thickness h is left below the trench 150. The thickness h of the semiconductor layer 120 remaining below the trench 150 may be determined in consideration of the thickness of the semiconductor layer 120 when the thermal oxide film having a predetermined thickness is formed. This will be described later.
도 4를 참조하면, 상기 감광막 패턴(145)을 제거한 다음, 상기 트렌치(150)의 바닥에서 상기 매몰산화막(115)에 접하는 열산화막(155)을 상기 트렌치(150)의 내벽과 바닥에 형성한다. 이를 위하여, 상기 트렌치(150)가 형성된 결과물을 산소를 포함한 가스 분위기에서 열처리하는 열산화 공정을 진행하여, 상기 트렌치(150) 하부에 잔류하는 반도체층(120)을 전부 소모시킨다. 상기 열산화막(155)은 상기 트렌치(150)를 형성하는 동안 발생된 전위 결함을 큐어링하고, 상기 트렌치(150) 내부를 절연물로 매립하는 후속 공정에서 상기 기판(130)에 가해지는 열적 스트레스를 완화시키기 위해 형성하는 것이다.Referring to FIG. 4, after removing the photoresist pattern 145, a thermal oxide layer 155 is formed on the inner wall and the bottom of the trench 150 at the bottom of the trench 150. . To this end, a thermal oxidation process is performed to heat-treat the resultant product in which the trench 150 is formed in a gas atmosphere including oxygen, thereby consuming all of the semiconductor layer 120 remaining under the trench 150. The thermal oxide film 155 cures the potential defect generated during the formation of the trench 150, and thermal stress applied to the substrate 130 in a subsequent process of filling the trench 150 with an insulator. To mitigate.
도 3에서 상기 트렌치(150) 하부에 잔류시키는 반도체층(120)의 두께(h)는소정 두께의 열산화막 형성시 상기 반도체층(120)이 소모되는 두께를 고려하여 결정한다. 이는, 상기 트렌치(150) 하부에 잔류하는 반도체층(120)을 전부 소모시킬 때까지만 열산화 공정을 진행하더라도 원하는 두께(t)의 열산화막(155)을 형성할 수 있도록 하기 위해서이다.In FIG. 3, the thickness h of the semiconductor layer 120 remaining under the trench 150 is determined in consideration of the thickness of the semiconductor layer 120 when the thermal oxide film having a predetermined thickness is formed. This is to form the thermal oxide film 155 having a desired thickness t even when the thermal oxidation process is performed only until the semiconductor layer 120 remaining under the trench 150 is exhausted.
일반적으로 소정 두께의 열산화막 형성시 반도체층이 소모되는 두께는, 상기 열산화막 및 반도체층을 이루는 각 물질의 밀도 및 분자량의 비로써 계산할 수 있다. 이에 따라, 실리콘층을 소모시켜 실리콘 산화막을 형성하는 경우에는 통상 100 두께의 실리콘 산화막을 형성하기 위해서 45 두께의 실리콘층이 소모되는 것으로 계산된다. 따라서, 상기 반도체층(120)이 실리콘층인 경우에는, 두께(t)가 50 nm 정도인 열산화막(155)을 형성하기 위해서 상기 트렌치(150) 하부에 잔류시키는 반도체층(120)의 두께(h)는 22.5 nm 정도로 결정한다. 그리하여, 22.5 nm 정도로 잔류하는 반도체층(120)을 전부 소모시킬 때까지만 열산화 공정을 진행하더라도 원하는 대로 두께(t)가 50 nm 정도인 열산화막(155)을 형성할 수 있게 한다. 상기 트렌치(150) 하부에 잔류하는 반도체층(120)이 전부 소모되기 때문에, 상기 열산화막(155)이 상기 매몰산화막(115)에 접하여 형성된다. 따라서, 접합 커패시턴스를 감소시킬 수 있는 풀 트렌치 소자분리막이 형성된다. 이처럼, 상기 트렌치(150) 하부에 잔류하는 반도체층(120)을 전부 소모시킬 때까지만 열산화 공정을 진행하는 것에 의하여, 상기 반도체층(120)과 매몰산화막(115)의 계면에 산소 원자가 침투하는 것을 최대한 방지할 수 있게 된다.In general, the thickness of the semiconductor layer consumed when forming a thermal oxide film having a predetermined thickness may be calculated as a ratio of the density and the molecular weight of each material constituting the thermal oxide film and the semiconductor layer. Accordingly, when the silicon layer is consumed to form the silicon oxide film, it is generally calculated that the silicon layer of 45 thickness is consumed in order to form the silicon oxide film having a thickness of 100. Therefore, when the semiconductor layer 120 is a silicon layer, the thickness of the semiconductor layer 120 remaining under the trench 150 to form the thermal oxide film 155 having a thickness t of about 50 nm ( h) is determined to be about 22.5 nm. Thus, even if the thermal oxidation process is performed only until the entire semiconductor layer 120 remaining at about 22.5 nm is consumed, the thermal oxide film 155 having a thickness t of about 50 nm can be formed as desired. Since the semiconductor layer 120 remaining under the trench 150 is exhausted, the thermal oxide film 155 is formed in contact with the buried oxide film 115. Thus, a full trench device isolation film is formed that can reduce the junction capacitance. As such, the thermal oxidation process is performed only until the semiconductor layer 120 remaining in the lower portion of the trench 150 is exhausted so that oxygen atoms penetrate into the interface between the semiconductor layer 120 and the buried oxide film 115. Can be prevented as much as possible.
전술한 바와 같이, 종래에는 매몰산화막을 노출시키는 트렌치를 형성한 다음열산화 공정을 수행하기 때문에, 상기 반도체층과 매몰산화막의 계면에 산소 원자가 침투하게 되고 이에 따라 상기 반도체층이 벤딩되는 문제가 있었다. 그러나, 본 실시예에 의하면, 상기 트렌치(150)가 상기 매몰산화막(115)을 노출시키지 않도록 그 하부에 소정 두께의 반도체층(120)을 잔류시킨 다음, 상기 트렌치(150) 하부에 잔류시킨 반도체층(120)을 소모시키는 열산화 공정을 진행한다. 따라서, 상기 반도체층(120)과 매몰산화막(115)의 계면에 산소 원자가 침투하는 것이 최대한 방지되므로 도 4의 참조부호 160으로 나타낸 부위와 같이 상기 반도체층(120)과 매몰산화막(115)의 계면 부위에서 상기 반도체층(120)이 벤딩되지 않는다. 결국 본 실시예에 의하면, 전위 결함 발생이 완화되기 때문에 누설전류가 증가하는 현상을 방지할 수 있게 된다.As described above, conventionally, since a trench for exposing the buried oxide film is formed and then a thermal oxidation process is performed, oxygen atoms penetrate into the interface between the semiconductor layer and the buried oxide film, thereby causing the semiconductor layer to bend. . However, according to the present exemplary embodiment, the semiconductor layer 120 having a predetermined thickness is left in the lower portion of the trench 150 so as not to expose the buried oxide film 115, and then the semiconductor 150 is left in the lower portion of the trench 150. A thermal oxidation process that consumes layer 120 is performed. Therefore, since the penetration of oxygen atoms into the interface between the semiconductor layer 120 and the buried oxide film 115 is prevented as much as possible, the interface between the semiconductor layer 120 and the buried oxide film 115 as shown by the reference numeral 160 of FIG. 4. The semiconductor layer 120 is not bent at the portion. As a result, according to the present embodiment, it is possible to prevent the phenomenon that the leakage current increases because potential occurrence defects are alleviated.
도 5를 참조하면, 후속의 공정에서 상기 열산화막(155)이 더 이상 산화되지 않도록 하고 소자분리막의 절연 특성을 강화시킬 수 있도록, 상기 열산화막(155)이 형성된 트렌치(150)의 내벽과 바닥에 질화막 라이너(165)를 형성한다. 다음에, 상기 질화막 라이너(165)가 형성된 트렌치(150)를 완전히 매립하는 산화막(170)으로서 USG(Undoped Silicate Glass)막을 형성하거나 또는 HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법을 이용하여 산화막을 형성한다.Referring to FIG. 5, an inner wall and a bottom of the trench 150 in which the thermal oxide film 155 is formed may be formed so that the thermal oxide film 155 is no longer oxidized in the subsequent process and the insulation characteristics of the device isolation layer may be enhanced. The nitride film liner 165 is formed on the substrate. Next, a USG (Undoped Silicate Glass) film is formed as an oxide film 170 which completely fills the trench 150 in which the nitride film liner 165 is formed, or by using HDP-CVD (High Density Plasma-Chemical Vapor Deposition) method. An oxide film is formed.
도 6을 참조하면, 상기 산화막(170)이 형성된 결과물의 상면을 화학적 기계적 연마법(Chemical Mechanical Polishing, 이하 "CMP")에 의하여 평탄화하여 상기 패터닝된 질화막(140)을 노출시킨다. 이 때, 상기 패터닝된 질화막(140)도 상당 두께 연마됨에 따라, 도면에는 두께가 감소된 패터닝된 질화막(140a)으로 도시하였다. 이 단계에서 상기 산화막(170) 및 질화막 라이너(165)도 패터닝되어 각각 산화막 패턴(170a) 및 질화막 라이너 패턴(165a)이 된다. CMP 공정에서 막질에 따른 연마율의 차이가 있기 때문에, 상기 산화막 패턴(170a)의 상면이 상기 패터닝된 질화막(140a)의 상면보다 약간 낮을 수 있다.Referring to FIG. 6, the patterned nitride layer 140 is exposed by planarizing the upper surface of the resultant product on which the oxide layer 170 is formed by chemical mechanical polishing (CMP). At this time, as the patterned nitride film 140 is also polished to a considerable thickness, the patterned nitride film 140a is shown in the drawing as a reduced thickness. In this step, the oxide film 170 and the nitride film liner 165 are also patterned to form the oxide film pattern 170a and the nitride film liner pattern 165a, respectively. Since there is a difference in polishing rate according to the film quality in the CMP process, the upper surface of the oxide pattern 170a may be slightly lower than the upper surface of the patterned nitride layer 140a.
도 7을 참조하면, 도 6의 결과물에서 상기 패터닝된 질화막(140a)과 버퍼산화막(135)을 제거하여 상기 반도체층(120)의 상면을 노출시킨다. 상기 패터닝된 질화막(140a)은 인산(H3PO4) 스트립 방법에 의하여 제거할 수 있다. 그리고, 상기 버퍼산화막(135)은 희석된 불산(HF)을 이용하여 제거할 수 있다. 이로써, 상기 트렌치(150) 내에 열산화막(155), 질화막 라이너 패턴(165a) 및 산화막 패턴(170a)을 포함하는 소자분리막(180)이 형성된다. 이후에는 통상의 방법대로 상기 활성영역에 트랜지스터 등을 형성하여 SOI 소자를 제조한다.Referring to FIG. 7, the upper surface of the semiconductor layer 120 is exposed by removing the patterned nitride layer 140a and the buffer oxide layer 135 from the resultant of FIG. 6. The patterned nitride layer 140a may be removed by a phosphoric acid (H 3 PO 4 ) strip method. The buffer oxide layer 135 may be removed using diluted hydrofluoric acid (HF). As a result, an isolation layer 180 including the thermal oxide layer 155, the nitride layer liner pattern 165a, and the oxide layer pattern 170a is formed in the trench 150. After that, a transistor or the like is formed in the active region according to a conventional method to manufacture an SOI device.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the technical idea of the present invention. Is obvious.
상술한 본 발명에 의하면, SOI 기판의 반도체층의 활성영역을 한정하도록 상기 반도체층 내에 트렌치를 형성할 때, 상기 트렌치 하부에 일정 두께의 반도체층을 잔류시킨다. 그리고, 후속의 열산화 공정에서 상기 트렌치 하부에 잔류하는 반도체층을 전부 소모시켜 상기 트렌치의 바닥에서 상기 매몰산화막에 접하는 열산화막을 상기 트렌치의 내벽과 바닥에 형성한다. 따라서, 매몰산화막을 노출시키는 트렌치를 형성한 다음 열산화 공정을 진행하던 종래에 비하여, 상기 반도체층과 매몰산화막의 계면에 산소 원자가 침투하는 문제가 최대한 방지된다. 이로써, 열산화막을 형성하는 동안 상기 반도체층이 벤딩되는 문제 없이 트렌치 소자분리막을 형성할 수 있다. 반도체층의 벤딩 문제를 해소함으로써, 전위 결함으로 인해 누설전류가 증가하는 현상을 방지할 수 있게 된다.According to the present invention described above, when a trench is formed in the semiconductor layer so as to define an active region of the semiconductor layer of the SOI substrate, a semiconductor layer having a predetermined thickness is left under the trench. In the subsequent thermal oxidation process, the semiconductor layer remaining in the lower portion of the trench is consumed to form a thermal oxide film on the inner wall and the bottom of the trench at the bottom of the trench. Therefore, as compared with the conventional process of forming a trench for exposing the buried oxide film and then performing a thermal oxidation process, the problem of oxygen atoms penetrating into the interface between the semiconductor layer and the buried oxide film is prevented as much as possible. As a result, a trench isolation layer may be formed without the problem of bending the semiconductor layer while the thermal oxide layer is formed. By solving the bending problem of the semiconductor layer, it is possible to prevent the phenomenon that the leakage current increases due to the potential defect.
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| Publication number | Priority date | Publication date | Assignee | Title |
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2001
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