KR20040001903A - Method for forming trench type isolation layer in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process for electrical separation between devices, and more particularly, to a method of forming a trench type device isolation film.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.The silicon isolation process (LOCOS) process, which is a traditional device isolation process, cannot fundamentally be free from Bird's beak and is difficult to apply to ultra-high density semiconductor devices due to the reduction of the active area caused by Buzzbeek.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.Meanwhile, the trench trench isolation (STI) process can fundamentally solve instability factors such as deterioration of the field oxide film due to the reduction of the design rule of the semiconductor device, and is advantageous for securing the active region. It is emerging as a device separation process, and it is a promising technology to be applied to an ultra-high density semiconductor device manufacturing process of 1G DRAM or 4G DRAM level in the future.
도 1a 내지 도 1d는 종래기술에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1D illustrate an STI process according to the prior art, which will be described with reference to the following.
종래기술에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성하고, 이를 선택 식각하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성한다.In the STI process according to the related art, first, as shown in FIG. 1A, a pad oxide layer 11 and a pad nitride layer 12 are formed on a silicon substrate 10, and then selectively etched to form a trench mask pattern. The trench is formed by dry etching the exposed silicon substrate 10 using the trench mask pattern as a barrier.
다음으로, 도 1b에 도시된 바와 같이 측벽 열산화 공정을 실시하여 트렌치 내부에 측벽 산화막(13)을 형성하고, 전체 구조 표면을 따라 라이너 질화막(linernitride)(14)을 증착한 후, 다시 전체 구조 표면을 따라 라이너 산화막(15)을 증착한다.Next, as shown in FIG. 1B, a sidewall thermal oxidation process is performed to form a sidewall oxide film 13 in the trench, and a liner nitride film 14 is deposited along the entire structure surface. A liner oxide film 15 is deposited along the surface.
이어서, 도 1c에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(high density plasma, HDP) 산화막(16)을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이때, CMP 과정에서 패드 질화막(12) 상부의 라이너 산화막(15) 및 라이너 질화막(16)이 연마되어 패드 질화막(12)이 노출된다.Subsequently, as shown in FIG. 1C, a high density plasma (HDP) oxide layer 16 is deposited on the entire structure to fill the trench, and a chemical mechanical polishing (CMP) process is performed. The oxide film 16 is planarized. At this time, the liner oxide film 15 and the liner nitride film 16 on the pad nitride film 12 are polished in the CMP process to expose the pad nitride film 12.
계속하여, 도 1d에 도시된 바와 같이 인산 용액(H3PO4)을 사용하여 패드 질화막(12)을 습식 제거한다.Subsequently, the pad nitride film 12 is wet removed using a phosphoric acid solution (H 3 PO 4 ) as shown in FIG. 1D.
이후, 잔류하는 패드 산화막(11)을 습식 제거하여 트렌치 소자 분리 공정을 완료한다.Thereafter, the remaining pad oxide layer 11 is wet removed to complete the trench isolation process.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막(14)을 적용하고 있다. 라이너 질화막(14)은 후속 산화 분위기에서의 열공정에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판(10)이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판(10) 간의 도펀트 확산을 억제함으로써 소자의 동작 특성, 특히 리프레시 특성을 개선하는데 기여한다. 한편, 이러한 리프레시 특성은 소자의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막(14)의 사용은 거의 불가피한 것으로 보고되고 있다.In general, the liner nitride film 14 is applied as described above in the STI process. The liner nitride film 14 reduces stress due to oxidation of the silicon substrate 10 at the interface between the active region and the device isolation region by a thermal process in a subsequent oxidizing atmosphere, and prevents dopant diffusion between the device isolation layer and the silicon substrate 10. By suppressing, it contributes to improving the operating characteristic of a device, especially a refresh characteristic. On the other hand, such a refresh characteristic is becoming more important as the high integration of the device is progressed, the use of the liner nitride film 14 is reported to be almost inevitable.
상기와 같이 수행되는 종래의 STI 공정 중 인산 용액을 사용한 패드질화막(12) 제거 공정시 질화막 레지듀를 방지하기 위해서는 식각 타겟의 20∼50% 정도의 과도 식각을 수행하여야 한다. 이러한 과도 식각 과정에서 라이너 질화막(14)이 손실되어 꺼진 부분(도 1d의 'A')을 생성하게 된다.In order to prevent the nitride film residue during the process of removing the pad nitride film 12 using the phosphoric acid solution in the conventional STI process performed as described above, an excessive etching of about 20 to 50% of the etching target should be performed. During this over-etching process, the liner nitride layer 14 is lost to create an off portion ('A' in FIG. 1D).
이처럼 라이너 질화막(14)이 꺼진 부분(A)은 패드 산화막(11) 제거를 위한 후속 세정 공정시 소자분리 영역 가장자리의 소자분리막의 손실을 가속화하여 모트(moat)를 유발하게 된다.As such, the portion A in which the liner nitride layer 14 is turned off may accelerate the loss of the isolation layer at the edge of the isolation region in a subsequent cleaning process for removing the pad oxide layer 11, thereby causing a moat.
도 2는 모트가 형성된 기판의 단면 전자현미경(SEM) 사진으로, 활성 영역과 소자분리 영역의 계면에 모트(B)가 형성된 상태를 나타내고 있다. 사진에서 우측이 실리콘 기판이며, 좌측이 소자분리막이다.FIG. 2 is a cross-sectional electron microscope (SEM) photograph of the substrate on which the mote is formed, showing a state in which the moat B is formed at an interface between the active region and the device isolation region. In the picture, the right side is a silicon substrate, and the left side is an isolation layer.
이러한 모트(B)는 후속 게이트 패터닝시 레지듀를 유발하여 마이크로 브릿지의 요인이 되는 것은 물론, 소자의 임계전압(threshold voltage)을 감소시키는 등 여러 가지 부작용을 유발하는 문제점이 있다.The mote B causes a number of side effects such as causing a residue at the subsequent gate patterning, causing the microbridge, and reducing the threshold voltage of the device.
한편, 라이너 질화막은 질화막 특유의 인장성 응력 때문에 후속 트렌치 매립 산화막의 리프팅(lifting)을 유발하게 되는데, 이러한 문제점을 고려하여 라이너 질화막 상에 라이너 산화막(압축성 응력을 가져 응력을 상쇄함)을 추가로 증착하고 있다. 이러첨 이중 구조의 라이너 물질막을 사용하기 때문에 트렌치의 단차비(aspect ratio)는 증가할 수밖에 없으며, 이에 따라 트렌치 매립 산화막의 갭-필 특성이 열화되는 문제점이 있다.On the other hand, the liner nitride film causes the subsequent trench-filled oxide lifting due to the tensile stress inherent to the nitride film. Is deposited. Since the double layered liner material film is used, the aspect ratio of the trench is inevitably increased, thereby degrading the gap-fill characteristics of the trench buried oxide film.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 측벽을 따라 제공되는 라이너 물질막의 손실에 따른 소자분리막의 모트 발생을 억제하고, 트렌치 매립 절연막의 갭-필 마진을 증대시킬 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and suppresses the generation of the mott of the device isolation film due to the loss of the liner material film provided along the trench sidewalls, and increases the gap-fill margin of the trench filling insulating film. It is an object of the present invention to provide a method for forming a trench type isolation layer for a semiconductor device.
도 1a 내지 도 1d는 종래기술에 따른 STI 공정도.1A-1D are STI process diagrams according to the prior art.
도 2는 모트가 형성된 기판의 단면 전자현미경(SEM) 사진.2 is a cross-sectional electron microscope (SEM) photograph of the substrate on which the mote is formed.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 STI 공정도.3A-3C are STI process diagrams in accordance with one embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
30 : 실리콘 기판30: silicon substrate
31 : 패드 산화막31: pad oxide film
32 : 패드 질화막32: pad nitride film
33 : 측벽 산화막33: sidewall oxide film
34 : 라이너 고유전율막34: liner high dielectric constant film
35 : HDP 산화막35: HDP oxide film
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 질화막을 포함하며, 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 전체 구조 표면을 따라 라이너 고유전율막을 형성하는 단계; 상기 라이너 고유전율막이 형성된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계; 상기 트렌치 매립 절연막을 평탄화시켜 상기 트렌치 매립 절연막이 상기 트렌치 영역에 잔류되도록 하는 단계; 및 상기 패드 질화막을 습식 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a trench mask pattern including a pad nitride film on the silicon substrate, opening the device isolation region; Selectively etching the exposed silicon substrate to form a trench; Forming a liner high dielectric constant film along the entire structured surface of the trench; Forming a trench filling insulating film on the entire structure of the liner high dielectric constant film; Planarizing the trench filling insulating film so that the trench filling insulating film remains in the trench region; And a wet removal of the pad nitride layer is provided.
본 발명은 기존의 라이너 질화막/라이너 산화막 구조를 고유전율(high-k)막의 단일막 구조 대체한다. 고유전율막(예컨대, Ta2O5, TaON, Al2O3, AlN 등)은 질화막에 견줄 수 있는 산화저항성을 가지며, 질화막 식각 용액에 대한 저항성이 크기 때문에 패드 질화막의 습식 제거시 손실을 억제할 수 있다. 한편, 고유전율막은 특성응력 자체가 질화막에 비해 적기 때문에 트렌치 매립 절연막의 리프팅을 유발하지 않으며, 이에 따라 추가적인 라이너 산화막의 적용이 필요 없게 된다. 따라서, 트렌치 매립 절연막의 갭-필 마진을 확보할 수 있다.The present invention replaces the conventional liner nitride / liner oxide structure with a single layer structure of high-k film. High dielectric constant films (e.g., Ta 2 O 5 , TaON, Al 2 O 3 , AlN, etc.) have oxidation resistance comparable to that of nitride films, and have high resistance to nitride etching solutions to suppress losses during wet removal of pad nitride films. can do. On the other hand, the high dielectric constant film does not cause lifting of the trench buried insulating film because the characteristic stress itself is less than that of the nitride film, it is not necessary to apply an additional liner oxide film. Therefore, the gap-fill margin of the trench filling insulating film can be secured.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.3A to 3C illustrate an STI process according to an embodiment of the present invention, which will be described with reference to the following.
본 실시예에 따른 STI 공정은 우선, 도 3a에 도시된 바와 같이 실리콘 기판(30) 상에 패드 산화막(31) 및 패드 질화막(32)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성하고, 소자분리 마스크를 이용한 사진 식각 공정을 실시하여 패드 질화막(32) 및 패드 산화막(31)을 차례로 선택 식각한 다음, 패드 질화막(32)을 식각 마스크로 사용하여 실리콘 기판(30)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다.In the STI process according to the present embodiment, first, as shown in FIG. 3A, the pad oxide film 31 and the pad nitride film 32 are formed to have a thickness of 50 to 200 kPa and 500 to 2500 kPa, respectively, on the silicon substrate 30. The photolithography process using the device isolation mask was performed to selectively etch the pad nitride film 32 and the pad oxide film 31 in sequence, and then, using the pad nitride film 32 as an etching mask, the silicon substrate 30 was 2000 to 5000Å deep. The trench is formed by dry etching with.
이어서, 도 3b에 도시된 바와 같이 열산화 공정을 실시하여 노출된 트렌치 영역에 20∼200Å 두께의 측벽 산화막(33)을 형성하고, 전체 구조 표면을 따라 라이너 고유전율막(34)을 증착한다. 이때, 라이너 고유전율막(34)으로 Ta2O5, TaON, Al2O3, AlN 등을 사용할 수 있으며, 그 두께는 50∼200Å 정도가 바람직하다.Subsequently, as shown in FIG. 3B, a thermal oxidation process is performed to form sidewall oxide films 33 having a thickness of 20 to 200 Å in the exposed trench regions, and a liner high dielectric constant film 34 is deposited along the entire structure surface. At this time, Ta 2 O 5 , TaON, Al 2 O 3 , AlN, or the like may be used as the liner high dielectric constant film 34, and the thickness thereof is preferably about 50 to 200 kPa.
다음으로, 도 3c에 도시된 바와 같이 전체 구조 상부에 HDP 산화막(35)을 증착하여 트렌치를 매립하고, CMP 공정을 실시하여 HDP 산화막(35)을 평탄화시킨 다음, 질화막 식각 용액(예컨대, 인산 용액)을 사용하여 패드 질화막(32)을 습식 제거한다.Next, as shown in FIG. 3C, the HDP oxide layer 35 is deposited on the entire structure to fill the trench, and the CMP process is performed to planarize the HDP oxide layer 35, and then the nitride etching solution (eg, a phosphoric acid solution). ) Is used to wet remove the pad nitride film (32).
이후, 패드 산화막(31)을 습식 제거하여 STI 공정을 완료한다.Thereafter, the pad oxide layer 31 is wet removed to complete the STI process.
전술한 바와 같은 STI 공정에 따르면, 라이너 물질막으로 질화막 식각 용액에 대한 저항성이 강한 고유전율막을 사용하기 때문에 패드 질화막(32)의 제거를 위한 습식 식각 공정시 라이너 물질막의 손실을 억제할 수 있으며, 이에 따라 소자분리막 가장자리 부분에서 모트가 유발되는 것을 억제할 수 있다.According to the STI process as described above, since the high dielectric constant film resistant to the nitride film etching solution is used as the liner material film, the loss of the liner material film during the wet etching process for removing the pad nitride film 32 can be suppressed. Accordingly, it is possible to suppress the occurrence of mort at the edge portion of the isolation layer.
한편, 고유전율막이 매우 적은 특성응력을 가지기 때문에 라이너 물질막을 고유전율막 단일 구조로 가져갈 수 있어 충분한 트렌치 스페이스를 확보할 수 있으며, 이에 따라 트렌치 매립 절연막의 갭-필 마진을 충분히 확보할 수 있다.On the other hand, since the high dielectric constant film has a very small characteristic stress, it is possible to bring the liner material film into a single high dielectric constant film structure to secure sufficient trench space, thereby sufficiently securing the gap-fill margin of the trench filling insulation film.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 유동성 산화막(APL) 등의 다른 절연막을 사용하는 경우에도 적용된다.For example, in the above-described embodiment, the case where the HDP oxide film is used as the trench filling insulating film has been described as an example, but the present invention is also applied to the case where another insulating film such as a fluid oxide film (APL) is used as the trench filling insulating film.
또한, 전술한 실시예에서는 트렌치 식각 후 트렌치 측벽 산화막을 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 측벽 열산화 공정을 수행하는 않는 경우에도 적용된다.In addition, in the above-described embodiment, a case in which the trench sidewall oxide film is formed after the trench etching is described as an example, but the present invention is also applicable to the case where the trench sidewall thermal oxidation process is not performed.
전술한 본 발명은 소자의 리프레시 특성을 해치지 않으면서 기존의 라이너 질화막/라이너 산화막 이중 구조를 라이너 고유전율막 단일 구조로 대체함으로써 소자분리막 가장자리 부분에서 모트가 유발되는 것을 억제하고, 트렌치 매립 절연막의 갭-필 마진을 확보하는 효과가 있으며, 이에 따라 초고집적 반도체 소자 개발을 촉진하는 효과를 기대할 수 있다.The present invention described above suppresses the occurrence of motes in the edge portion of the device isolation layer by replacing the existing liner nitride / liner oxide double structure with a single liner high-k dielectric layer structure without compromising the refresh characteristics of the device, and the gap of the trench filling insulating film -It is effective in securing fill margin, and thus, it can be expected to promote the development of ultra-high density semiconductor devices.
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|---|---|---|---|---|
| KR100695484B1 (en) * | 2004-01-13 | 2007-03-15 | 주식회사 하이닉스반도체 | Method for fabricating contact of semiconductor device |
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| KR100695484B1 (en) * | 2004-01-13 | 2007-03-15 | 주식회사 하이닉스반도체 | Method for fabricating contact of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |