KR20090087449A - 적층형 패키지 요소, 적층형 패키지 요소의 단자 형성방법, 적층형 패키지, 및 적층형 패키지의 형성방법 - Google Patents

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Abstract

각 반도체 칩에의 회로의 할당이나 각 반도체 칩의 접속용 단자의 위치의 자유도가 높은 반도체 칩 모듈을 제공한다.
본 발명은, 표면에 설치되어 있는 회로 패턴과 연결하는 접속용 단자의 일부가 측면에 설치되어 있는, 복수의 반도체 칩을 서로 겹쳐서 결합한 반도체 칩 모듈에 관한 것이다. 각 반도체 칩에서의 측면의 접속용 단자부분이, 배선 패턴에 의해 상호 접속되어 있다. 반도체 칩에서의 접속용 단자는, 표면에서 측면에 이르는 것이고, 도전재를 미스트 상태로 분무하는 것을 적용하여 형성된 것이다.

Description

적층형 패키지 요소, 적층형 패키지 요소의 단자 형성방법, 적층형 패키지, 및 적층형 패키지의 형성방법{Stacked Package Element, Method for Forming Terminal of Stacked Package Element, Stacked Package, and Method for Forming Stacked Package}
기술분야
본 발명은, 적층형 패키지 요소, 적층형 패키지 요소의 단자 형성방법, 적층형 패키지, 및 적층형 패키지의 단자간 배선방법에 관한 것으로, 예를 들어 복수개의 반도체 칩을 적층상태로 일체화한 반도체 칩 모듈의 제조에 적용할 수 있는 것이다.
배경기술
최근 반도체 칩(LSI)의 고밀도화의 요구에 대응하거나, 일부 사양의 변경 요구에도 용이하게 대응하도록, 복수개의 반도체 칩을 적층하여 일체화하고, 그리고 상호 전기적인 접속을 행한 3차원의 반도체 칩 모듈이 제안되어 있다.
종래의 3차원의 반도체 칩 모듈에 있어서, 반도체 칩 간의 전기적인 접속은, 스루 홀을 이용하여 행해지거나(특허문헌 1 참조), 또는 반도체 칩의 단면(端面)(측면)을 이용하여 행해지고 있었다(특허문헌 2 참조).
특허문헌 1: 일본 공개특허 특개2001-135785호 공보
특허문헌 2: 일본 공개특허 특개2007-19484호 공보
발명의 개시
발명이 해결하려는 과제
스루 홀을 이용하여 반도체 칩 사이를 전기적으로 접속하는 방법은, 매우 작은 반도체 칩에 스루 홀을 설치하기 때문에, 반도체 칩에 깨짐 등의 불량품이 발생하기 쉽고, 또 적층하여 접속한 반도체 칩 모듈에 대해서, 반도체 칩간의 전기적인 접속 미스가 발생해도, 외부에서 보이지 않는 스루 홀을 통한 접속이기 때문에, 그 부분의 발견이 어려움과 동시에, 발견해도 수리하기 어려운 과제를 갖는다.
반도체 칩의 단면(측면)을 이용하여 반도체 칩 사이를 전기적으로 접속하는 방법은 상술한 바와 같은 과제를 발생시키지 않는다.
그러나 반도체 칩의 표면, 측면 및 뒷면을 지나는 접속용 단자는, 표면 및 뒷면에 대해서는, 반도체 칩의 본래의 패턴을 형성할 때에 맞추어 형성되고, 한편 측면에 대해서는 별도로 형성되어, 형성 타이밍(이나 형성방법)이 다르기 때문에, 표면이나 뒷면에서의 접속용 단자부분과, 측면에서의 접속용 단자부분과의 접속이 불충분해지거나(표면과 측면과의 에지부분의 전기적 접속에 불량이 생기기 쉬움), 단자에서의 전기적 특성(예를 들어, 저항값)이 원하는 범위를 벗어날 우려가 있다. 덧붙여서, 반도체 칩의 측면은, 웨이퍼로부터 잘라내어진 상태에서는 많이 삐쭉삐쭉하기 때문에, 평활화 처리가 실시된 후, 접속용 단자부분이 에칭이나 박(箔)의 접착 등에 의해 형성된다.
또, 스루 홀을 이용하는 경우에도 측면을 이용하는 경우에도, 접속용 단자부분을 통하여, 서로 이웃하는 반도체 칩 사이를 전기적으로 접속하는 것이 일반적이고, 그 때문에, 접속용 단자부분의 배치위치의 자유도가 작다. 또, 서로 이웃하지 않는 반도체 칩 사이에서는 접속용 단자끼리 접속할 수 없고, 그 때문에, 서로 이웃하는 반도체 칩 사이에서는 접속관계에 있는 회로 종류를 할당하도록 하고 있어, 각 반도체 칩에 할당되는 회로의 종류의 자유도도 작았었다.
본 발명은, 이상의 점에 비추어 이루어진 것으로, 서로 적층되는 각 적층형 패키지 요소에서의 접속용 단자를, 원하는 전기적 특성을 달성할 것을 보증하면서, 신뢰성 높게 형성할 수 있는 적층형 패키지 요소의 단자 형성방법이나, 그 방법에 의한 접속용 단자가 형성된 적층형 패키지 요소를 제공하려 한 것이다.
또, 본 발명은 적층형 패키지 요소에서의 접속용 단자의 위치의 제약이나, 각 적층형 패키지 요소에 대한 회로의 할당에 대한 제약을, 작은 것으로 할 수 있는 적층형 패키지나, 적층형 패키지의 형성방법을 제공하려 한 것이다.
과제를 해결하기 위한 수단
제1 본 발명은, 표면에 설치되어 있는 회로 패턴과 연결하는 접속용 단자의 일부가 측면에 설치되어 있는, 복수의 적층형 패키지 요소를 서로 겹쳐서 결합한 적층형 패키지에 있어서, 상기 각 적층형 패키지 요소에서의 측면의 접속용 단자부분이, 배선 패턴에 의해 상호 접속되어 있는 것을 특징으로 한다.
제2 본 발명은, 표면에 설치되어 있는 회로 패턴과 연결하는 접속용 단자의 일부가 측면에 설치되어 있는, 복수의 적층형 패키지 요소를 서로 겹쳐서 결합한 적층형 패키지의 형성방법에 있어서, (1) 상기 각 적층형 패키지 요소에 대하여, 표면에 설치되어 있는 회로 패턴과 연결하는, 최소한 표면에서 측면에 이르는 접속용 단자를 형성하는 제1 공정과, (2) 접속용 단자가 형성된 복수의 상기 적층형 패키지 요소를 서로 겹쳐서 결합하는 제2 공정과, (3) 결합된 상기 각 적층형 패키지 요소에서의 측면의 접속용 단자부분을, 도전재를 미스트 상태로 분무함과 동시에, 분무하는 위치를 이동시키는 것을 적용하여 형성되는 배선 패턴에 의해 상호 접속하는 제3 공정을 포함하는 것을 특징으로 한다.
제3 본 발명은, 서로 겹쳐져 결합되어 적층형 패키지를 구성하는 것이 되는 적층형 패키지 요소에 있어서, 표면에 설치되어 있는 회로 패턴과 연결하는 접속용 단자가, 표면에서 측면에 이르는 것임을 특징으로 한다.
제4 본 발명은, 서로 겹쳐져 결합되어 적층형 패키지를 구성하는 것이 되는 적층형 패키지 요소에 있어서, 표면에 설치되어 있는 회로 패턴과 연결하는, 최소한 표면에서 측면에 이르는 접속용 단자가, 도전재를 미스트 상태로 분무함과 동시에, 분무하는 위치를 이동시키는 것을 적용하여 형성된 것임을 특징으로 한다.
제5 본 발명은, 서로 겹쳐져 결합되어 적층형 패키지를 구성하는 것이 되는 적층형 패키지 요소의, 그 표면에 설치되어 있는 회로 패턴과 연결하는 최소한 표면에서 측면에 이르는 접속용 단자를 형성하는 적층형 패키지 요소의 단자 형성방법으로서, 상기 접속용 단자부분을, 도전재를 미스트 상태로 분무함과 동시에, 분 무하는 위치를 이동시키는 것을 적용하여 형성하는 것을 특징으로 한다.
발명의 효과
본 발명에 의하면, 서로 적층되는 각 적층형 패키지 요소에서의 접속용 단자를, 원하는 전기적 특성을 달성할 것을 보증하면서, 신뢰성 높게 형성할 수 있게 된다.
또, 본 발명에 의하면, 적층형 패키지 요소에서의 접속용 단자의 위치의 제약이나, 각 적층형 패키지 요소에 대한 회로의 할당에 대한 제약을, 작은 것으로 할 수 있게 된다.
도면의 간단한 설명
도1은 실시형태에 따른 3차원 반도체 칩 모듈의 제조 프로세스를 나타낸 설명도이다.
도2는 실시형태에서 이용하는 배선형성장치의 일례를 부분적으로 나타낸 개략도이다.
도3은 도2의 정화용 대기 플라즈마 발생장치의 구성을 나타낸 개략도이다.
도4는 도2의 산소 라디칼분자 분사장치의 구성을 나타낸 개략도이다.
도5는 실시형태에 따른 3차원 반도체 칩 모듈을 회로기판에 설치하는 모습을 나타낸 설명도이다.
도6은 실시형태에서의 반도체 칩의 단자 형성 프로세스를 나타내는 플로우 차트이다.
도7은 실시형태의 반도체 칩의 단자 형성 프로세스에서의 반도체 칩과 노즐의 위치 관계를 나타내는 설명도이다.
도8은 실시형태에 이용 가능한 미스트 제트 장치에서의 노즐 선단 및 분사면의 거리와 형성된 배선의 폭과의 관계를 나타낸 그래프이다.
도9는 실시형태에서의 반도체 칩 모듈의 반도체 칩간의 배선 형성 프로세스를 나타낸 플로우 차트이다.
부호의 설명
10: 배선형성장치 50: 반도체 웨이퍼
52: 반도체 칩 54: 접속용 단자
56: 3차원 반도체 칩 모듈 58: 층간 배선
발명을 실시하기 위한 최선의 형태
(A) 주(主)된 실시형태
이하, 본 발명에 의한 적층형 패키지 요소, 적층형 패키지 요소의 단자 형성방법, 적층형 패키지, 및 적층형 패키지의 형성방법의 한 실시형태를, 도면을 참조하면서 설명한다.
본 실시형태에 따른 적층형 패키지는, 3차원 반도체 칩 모듈(LSI 모듈)이고, 본 실시형태에 따른 적층형 패키지 요소는 반도체 칩(LSI)이다.
(A-1) 단자·측면 배선의 형성에 적용하는 배선형성장치
우선, 후술하는 반도체 칩의 단자 형성이나, 반도체 칩 모듈의 반도체 칩 사이(층간)의 배선형성에 이용하는 배선형성장치에 대해서 설명한다.
도2는, 반도체 칩의 단자의 형성이나, 반도체 칩 모듈의 반도체 칩의 단자간 배선의 형성에 이용하는 배선형성장치(10)의 한 예를 부분적으로 나타낸 개략도이다.
도2는, 배선형성장치(10)의 설명의 간단화를 고려하여, 배선형성장치(10)가 배선형성 대상물(도2의 설명에서는, 이하 절연기판이라 부른다)(12) 위에 배선(14)을 형성하는 사용상태를 나타내고 있다. 다만, 후술하는 반도체 칩에 인출(引出)용 단자를 형성할 때의 사용상태나, 후술하는 반도체 칩 사이에서 접속용 단자끼리 접속시키는 배선을 형성할 때의 사용상태는, 도2와는 다소 다르다. 즉, 도2는 어디까지나 배선형성장치(10)를 설명하기 위한 도면이다.
배선형성장치(10)는, 정화용 대기 플라즈마 발생장치(16)와, 페이스트 재료 부착장치(18)와, 산소 라디칼분자 분사장치(20)를 포함한다.
정화용 대기 플라즈마 발생장치(16)는, 도3에 나타낸 바와 같이, 상단(上端)이 가스(20)의 도입구(22a)가 되고, 하단(下端)이 플라즈마 분사구(22b)가 되는, 예를 들어 유리와 같은 유전체로 이루어지는 유전체관(22)과, 상기 유전체관(22)의 길이방향으로 상호 간격(d1)을 두고 배치되고, 각각이 유전체관(22)을 둘러싸 배치되는 한쌍의 전극(24, 24)과, 이들 전극 사이에 교번전압 또는 펄스상 전압을 인가 하기 위한 전원장치(26)를 갖춘다.
유전체관(22)의 가스 도입구(22a)에는, 개폐 밸브(28)를 거쳐, 일산화탄소 가스 또는 수소가스와 같은 환원 가스(G1) 및 질소 또는 아르곤 등의 캐리어 가스(Ca)가 안내 가능하다. 유전체관(22)은, 도2에 나타낸 바와 같이, 그 플라즈마 분사구(22b)가 배선(14)을 형성해야 하는 절연기판(12)의 표면으로 향해 있다.
개폐 밸브(28)가 개방되면, 캐리어 가스원(32)으로부터의 캐리어 가스(Ca)와 함께 환원 가스원(30)으로부터의 환원 가스(G1)가, 유전체관(22) 내를 그 플라즈마 분사구(22b)를 향해 안내된다. 환원 가스(G1)가 안내되는 유전체관(22)의 유로(流路)에는, 전원장치(26)로부터의 전압이 인가되는 한쌍의 전극(24, 24)에 의해, 양 전극간(d1)에 대응하는 영역에 유전체 배리어 방전에 의한 방전공간 영역이 형성되어 있다. 그 때문에, 유전체관(22)의 가스 도입구(22a)에서 플라즈마 분사구(22b)를 향해 안내되는 환원 가스(G1)는, 상기 방전공간 영역을 지나는 과정에서 플라즈마 상태에 놓인다. 그 결과, 상기 환원 가스(G1)를 플라즈마원으로 하는 플라즈마 가스가 절연기판(12) 위에 분사된다.
상기 유전체관(22)으로부터의 플라즈마 가스의 분사에 의해, 그 플라즈마 가스의 조사를 받은 부분에 잔존하는 산화물이, 상기 플라즈마 가스와의 화학반응에 의해 효과적으로 제거된다. 이 때, 환원 가스(G1)를 플라즈마 가스원으로 하는 대기 플라즈마에서는, 조사부의 온도가 60∼80℃로 유지되기 때문에, 절연기판(12) 위의 조사부 및 그 주변에 가열에 의한 손상을 주지 않는다.
정화용 대기 플라즈마 발생장치(16)의 유전체관(22), 즉 대기 플라즈마 분사 노즐(22)은, 도시하지 않았지만, 기존의 자동제어기구를 이용하여, 원하는 패턴에 따라 자동적으로 이동시킬 수 있다. 또한, 대기 플라즈마 분사 노즐(22) 대신에, 절연기판(12) 쪽을, 기존의 자동제어기구를 이용하여, 원하는 패턴에 따라 자동적으로 이동시킬 수도 있다. 즉, 대기 플라즈마 분사 노즐(22) 및 절연기판(12) 사이의 상대적인 이동방법은, 기존의 각종 방법 중 어느 하나를 적용해도 좋다.
환원 가스(G1)를 가스원으로 하는 대기 플라즈마 가스의 분사에 의해, 정화된 절연기판(12) 위의 영역에는, 페이스트 재료 부착장치(18)의 노즐(34)의 분출구에서 페이스트 재료가 공급된다. 상기 페이스트 재료 부착장치(18)의 노즐(34)을, 정화용 대기 플라즈마 발생장치(16)의 노즐(22)에 추종(追從)시킴으로써, 절연기판(12) 위의 정화된 영역 위에, 순차 페이스트 재료를 선상(직선상 또는 곡선상)으로 공급하여, 부착시킬 수 있다.
배선(14)을 형성시키는 원재료인 페이스트 재료는, 나노 금속입자와, 유기물로 이루어지는 바인더를 포함하고 있다.
페이스트 재료 중의 나노 금속입자는, 수(數) 나노 내지 수백 나노의 입자직경을 갖는, 예를 들어 금 또는 은과 같은 양호한 도전성을 나타내는 금속 미립자이다. 이와 같은 금속 미립자는, 표면 에너지가 극히 높기 때문에, 금속 입자가 상호 직접적으로 접촉하면, 이 접촉에 의해 금속 소결(燒結)이 생긴다.
페이스트 재료 중의 바인더는, 절연기판(12) 위에의 페이스트 재료의 부착력을 높이는 데다가, 불필요하고 불시의 금속 소결을 방지하도록, 나노 금속입자 간의 직접 접촉을 방지함으로서, 금속입자를 소결로부터 보호하는 작용을 하고 있다. 이와 같은 바인더는, 유기 바인더로서, 종래 잘 알려져 있고, 산소, 탄소, 수소 및 질소와 같은 유기물질에 의해 형성되어 있다. 또, 바인더에 의한 보호작용을 높인 후, 각 나노 금속입자의 표면을 바인더의 보호막으로 덮는 것이 바람직하다.
이와 같은 페이스트 재료에, 하리마화성 주식회사에서 판매되고 있는 「나노 페이스트」를 이용하는 것이 바람직하다.
절연기판(12) 위로 페이스트 재료를 부착시키는 방법으로는, 예를 들어, 잉크젯 방식과 같은 방식을 이용한 노즐에 의해, 페이스트 재료를 미스트 상태(안개상태)로 분무하는 방법(이하, 미스트 제트라 부른다)을 적용할 수 있다. 또, M3D(상표) 장치나 다른 장치를 이용하여, 적절히 페이스트 재료를 절연기판 위에 부착하도록 해도 좋다. 또, 상기 페이스트 재료의 원하는 부분에의 부착에, 원하는 부분을 선택적으로 노출시키는 선택 마스크를 이용할 수 있다. 게다가, 다른 인쇄방법을 적용해도 좋다. 또한, M3D(상표) 장치는, 미국, 옵토멕사의 마스크리스 메소스케일 재료 퇴적(Maskless Mesoscale Material Deposition)장치(미국특허 제7,045,015호)이다.
미스트 제트 처리의 경우, 노즐(34)로부터의 분사를, 나선상으로 나가는 좁힌 분사로 함으로써 선상의 배선을 형성시킬 수 있다.
배선형성장치(10)는, 후술하는 바와 같이, 반도체 칩의 단자의 형성이나, 반도체 칩 모듈의 반도체 칩의 단자간 배선의 형성에 이용된다. 전자의 형성에서는, 페이스트 재료 부착장치(18)의 노즐(34)과, 피형성 대상물의 부착면과의 거리가 변화하기 때문에, 페이스트 재료를 미스트 상태(안개상태)로 하여 부착시키는 방법을 적용하면 된다. 후자의 형성에서는, 어느 부착방법이어도 좋다.
페이스트 재료에 의해 절연기판(12) 위에 선상으로 형성된 배선 패턴 부분(14)은, 산소 라디칼분자 분사장치(20)에 의해 산소 라디칼분자의 조사를 받는다.
상기 산소 라디칼분자 분사장치(20)는, 예를 들어 도4에 나타낸 바와 같은 구성을 갖고, 기본적으로는 도3에 나타낸 대기 플라즈마 발생장치(16)와 같은 구성의 대기 플라즈마 발생장치가 이용되고 있다. 양 장치(16 및 20)의 근본적인 상이점은, 정화용 대기 플라즈마 발생장치(16)가 플라즈마 가스원으로서 환원 가스원(30)을 사용하는데 대해, 산소 라디칼분자 분사장치(20)로서 이용하는 대기 플라즈마 발생장치는, 플라즈마 가스원으로서, 산소 또는 공기와 같은 산화 가스원을 이용하고 있는 점에 있다.
즉, 산소 라디칼분자 분사장치로서 이용되는 대기 플라즈마 발생장치(20)는, 도4에 나타낸 바와 같이, 예를 들어 유리와 같은 유전체로 이루어지는 유전체관(36)과, 상기 유전체관(36)의 길이방향으로 상호 간격(d2)을 두고 배치되고, 각각이 유전체관(36)을 둘러싸 배치되는 한쌍의 전극(38, 38)과, 이들 전극 사이에 교번전압 또는 펄스상 전압을 인가하기 위한 전원장치(40)를 갖춘다. 또, 유전체관(36)의 상단인 가스 도입구(36a)에는, 개폐 밸브(42)를 거쳐, 산소 가스 또는 공기와 같은 산화 가스(G2) 및 질소 또는 아르곤 등의 캐리어 가스(Ca)가 안내된다. 유전체관(36)은, 도2에 나타낸 바와 같이, 그 플라즈마 분사구(36b)가 형성된 배선부분으로 향해 있다.
개폐 밸브(42)가 개방되면, 캐리어 가스원(46)으로부터의 캐리어 가스(Ca)와 함께 산화 가스원(44)으로부터의 산화 가스(G2)가, 유전체관(36) 내를, 그 플라즈마 분사구(36b)를 향해 안내된다. 산화 가스(G2)가 안내되는 유전체관(36)의 유로에는, 전원장치(40)로부터의 전압이 인가되는 한쌍의 전극(38, 38) 사이(d2)에 대응하는 영역에 유전체 배리어 방전에 의한 방전공간 영역이 형성되어 있다. 그 때문에, 상술한 대기 플라즈마 발생장치(16)에서와 마찬가지로, 유전체관(36)의 가스 도입구(36a)에서 플라즈마 분사구(36b)를 향해 안내되는 산화 가스(G2)는, 그 방전공간 영역을 지나는 과정에서 플라즈마 상태로 놓인다.
이와 같은 산화 가스(G2)를 플라즈마원으로 하는 플라즈마가, 절연기판(12) 위에 분사되면, 그 플라즈마 중에 포함되는 산소 라디칼이, 부착된 직후의 배선부분의 페이스트 재료 중의 유기 바인더와 화학반응을 일으킨다. 그 결과, 유기 바인더는, 주로 산소 라디칼과의 화학반응에 의해 제거된다. 상술한 페이스트 재료로 형성된 배선부분으로부터 유기 바인더가 제거되면, 배선부분 중의 나노 금속입자가 상호 접촉한다. 이 상호 접촉이 생기면, 상술한 바와 같이, 나노 금속입자의 표면 에너지에 의해, 나노 금속입자는 소결이 발생하고, 배선(14)이 형성된다.
여기에서, 산소 라디칼분자 분사장치(20)의 유전체관, 환언하면, 노즐(36)을 페이스트 재료 부착장치(18)의 노즐(34)로부터 소정의 간격을 두고, 그 노즐(34)에 추종시키는 것이 바람직하다.
또, 산화 가스(G2)를 플라즈마 가스원으로 하는 대기 플라즈마 발생장치(20)의 노즐(36)에서 분사되는 플라즈마 가스 중의 산소 라디칼분자의 함유율을 높이 고, 절연기판(12)의 불필요한 온도 상승을 억제한 후, 유전체관(36)의 플라즈마 분사구(36b)로부터 분사되는 플라즈마 가스 흐름의 온도를 가능한 한 저하시키는 것이 바람직하다. 플라즈마 분사구(36b)로부터 분사되는 플라즈마 흐름의 온도를, 예를 들어 200℃로 함으로써, 산소 라디칼분자의 함유율을 높이고, 이에 의해, 주변부의 가열을 초래하지 않고, 배선부분의 유기 바인더를 효과적으로 제거할 수 있고, 예를 들어 30초 정도의 단시간의 플라즈마 가스의 분무에 의해 나노 금속입자를 소결할 수 있다.
각 대기 플라즈마 발생장치(16, 20)의 운전 조건은, 예를 들어 전원장치(26, 40)로부터 한쌍의 전극(24 및 24, 38 및 38)에 인가되는 전압의 상승 시간, 또는 하강 시간의 적어도 한쪽이 100μ초 이하이고, 전원장치(26, 40)로부터의 전압(V)의 파형의 반복 주파수는 0.5∼1000kHz이고, 한쌍의 전극(24 및 24, 38 및 38) 사이에 적용되는 전계 강도는, 0.5∼200kV/cm의 범위에서 적절히 선택할 수 있다. 또, 각 노즐(22, 36)의 플라즈마 분사구(22b, 36b)와 절연기판(12)과의 간격을 예를 들어 1∼20mm의 범위에서 조정하는 것이 바람직하다.
각 플라즈마 발생장치(16, 20)로서, 진공 플라즈마 발생장치를 이용할 수 있다. 그러나 상술한 바와 같은 대기 플라즈마 발생장치를 이용함으로써, 가공을 받는 절연기판(12)을 진공 챔버 내에 배치하지 않고 대기 중에서 처리할 수 있고, 작업 및 장치의 간소화를 도모하여, 대기 플라즈마 발생장치를 이용하는 것이 바람직하다.
또, 나노 금속입자와, 유기물로 이루어지는 바인더를 포함하는 페이스트 재 료로 형성된 배선부분에 산소 라디칼분자를 분무하는 대신에, 활성산소(오존) 또는 이를 포함하는 가스를 분무함으로써, 페이스트 재료 중의 유기물 바인더를 제거하고, 이에 의해 페이스트 재료 중의 나노 금속입자를 상호 접촉시켜 소결시키도록 해도 좋다.
또한, 절연기판(12)의 상태에 따라서는, 정화 처리를 생략하도록 해도 좋다. 이 경우에는, 배선형성장치(10)로서, 정화용 대기 플라즈마 발생장치(16)를 갖추지 않은 것을 적용할 수 있다.
또, 상술한 배선형성장치(10)의 페이스트 재료 부착장치(18)와 동일한 구성을 이용하고, 페이스트 재료로서 절연물질을 포함하는 것을 적용함으로써, 예를 들어 미스트 제트에 의해, 절연층이나 절연 패턴을 형성할 수도 있다. 여기에서, 절연층이나 절연 패턴의 경화는, 예를 들어 자외선 조사에 의해 행한다. 이 경우에는, 대기 플라즈마 발생장치(20)의 위치에는 자외선 조사장치가 설치되게 된다.
(A-2) 3차원 반도체 칩 모듈의 제조 프로세스의 개략
이어서, 본 실시형태에서의 3차원 반도체 칩 모듈의 제조 프로세스를, 도1을 참조하면서 설명한다. 이하의 설명에서, 반도체 칩의 단자 형성 프로세스나, 반도체 칩 모듈의 반도체 칩 사이(층간)의 배선형성 프로세스의, 3차원 반도체 칩 모듈의 제조 프로세스에서의 위치(순번)를 명백히 한다.
예를 들어, 복수의 반도체 칩의 회로 패턴이 표면에 형성된 반도체 웨이퍼(50)는, 다이싱에 의해 각각의 반도체 칩(52)으로 잘린다. 또한, 1매의 웨이 퍼(50)에 대해서는, 적층에서 동일층이 되는 반도체 칩의 회로 패턴만을 형성하는 것이 바람직하다(환언하면, 적층의 층 위치가 다른 반도체 칩의 회로 패턴은 동일한 반도체 웨이퍼에는 형성되지 않는다).
각 반도체 칩(52)의 각각에 대하여, 표면(52a) 및 측면(52b)에 연속적으로 연장해 있는 접속용 단자(54(54a, 54b))가 형성된다. 또한, 표면(52a)의 접속용 단자(54a)에서의, 비측면쪽 단부는, 형성되어 있는 회로 패턴의 단부(패드; 도시하지 않음)에 전기적으로 접속된다.
여기에서, 접속용 단자(54)가 형성되는 반도체 칩(52)의 표면(52a) 및 측면(52b)이 이루는 각은, 직각이어도 좋지만 둔각인 것이 접속용 단자(54)의 에지부에서의 불량을 작게 할 수 있어 바람직하다. 마찬가지로, 에지부에 대하여 다소라도 모따기를 해 두는 것도 바람직하다. 이와 같은 경우에는, 잘린 각 반도체 칩(52)에 대하여, 접속용 단자(54)를 형성하기 전에, 측면을 경사화시키는 처리나, 모따기를 미리 행해 둔다. 측면을 경사화시키는 처리로는, 단면(端面) 연마를 들 수 있다. 도1에서는, 접속용 단자(54)를 형성하는 면만을 경사화시킨 것을 나타내고 있지만, 접속용 단자(54)를 형성하지 않는 면도 경사화시키도록 해도 좋다.
또한, 경사화시키는 처리를 통하여, 측면을 평활화시켜, 상술한 바와 같은 정화 처리를 필요로 하지 않도록 해도 좋다.
도1에서는, 4측면 중, 접속용 단자(54)가 설치되는 측면이 1면인 경우를 나타내고 있지만, 임의의 수의 측면에 접속용 단자(54)를 설치하여 좋은 것은 물론이다.
각 층용 반도체 칩(52-1∼52-3)은 서로 겹쳐지고, 그리고 접착 등에 의해 일체화된다. 이와 같이 하여 형성된 3차원 반도체 칩 모듈(56)의 측면(적층된 전체로 평면이 되는 것을 의도하고 있다)은, 각 층의 반도체 칩(52-1∼52-3)의 접속용 단자(54-1∼54-3)만이 형성된 상태로 되어 있고, 층이 다른 이들 접속용 단자(54-1∼54-3)를, 소정의 배선 패턴으로 전기적으로 접속하도록, 층간 배선(58)이 형성된다.
반도체 칩(52)의 표면(52a) 및 측면(52b)이 이루는 각을 둔각으로 한 경우에는, 각 층의 측면이 전체로 평면이 되도록, 각 층의 측면에 경사화를 실시하도록 하면 된다.
또, 각 층의 반도체 칩(52)의 제조가 고르지 못함으로 인해, 각 층의 측면이 전체로 평면을 형성할 수 없어, 단차(段差)가 생겼다 해도, 그 단차의 악영향을 완화할 수 있도록, 하기와 같이 하는 것이 바람직하다. 즉, 각 층을 접착하기 위한 접착제를 단순히 접착하는데 필요한 양보다 많이 도포하여 접착하고, 접착제의 비어져 나오는 부분을 형성시켜, 접착제의 비어져 나오는 부분에 의해 단차를 완화하도록 하면 된다.
이상과 같이 하여 형성된 3차원 반도체 칩 모듈(56)은, 도5에 나타낸 바와 같이, 최하층의 접속용 단자와, 상기 3차원 반도체 칩 모듈(56)을 탑재하는 회로기판(60)의 단자나 배선 패턴이, 납땜 볼(62)을 통하여 결합되어, 회로기판(60)에 탑재된다.
(A-3) 반도체 칩의 단자 형성 프로세스
계속해서, 반도체 칩에 접속용 단자를 형성하는 프로세스의 상세를, 도6의 플로우 차트를 이용하여 설명한다.
접속용 단자의 형성 프로세스는, 절연재 부착공정(S1), 절연재 경화공정(S2), 도전재 부착공정(S3), 도전재 경화공정(S4)을 이 순서로 포함하고 있다. 또한, 다른 공정이 병행 처리되는 것이어도 좋다.
절연재 부착공정(S1)은, 절연재를, 접속용 단자가 설치되는 소정 영역의 일부 영역에 부착시키는 공정이다. 절연재 경화공정(S2)에서는, 반도체 칩(52)에 부착된 절연재를 경화시키는 공정이다. 도전재 부착공정(S3)은, 접속용 단자가 되는 도전재를 부착시키는 공정이다. 도전재 경화공정(S4)은, 반도체 칩(52)에 부착된 도전재를 경화시키는 공정이다.
어느 공정에서도, 반도체 칩은, 예를 들어 전용 경사 재치대(載置台)나 설치 지그(治具) 등을 이용하여, 도7에 나타낸 바와 같이, 반도체 칩(52)의 표면(52a)이 기준면(REF)에 대하여, 소정의 각도를 이루도록, 게다가 접속용 단자(54)가 설치되는 측면이 기준면(REF)에서 멀어지도록 설치한다. 소정의 각도는, 예를 들어, 반도체 칩(52)의 표면(52a) 및 측면(52b)이 이루는 각을 θ로 한 경우, θ/2이다. θ가 90도이면, 설치 각도는 45도이다. 또한, 도7에 나타낸 노즐(70)은, 공정에 따라 별개의 것이고, 다른 재료를 분사하는 것이다.
절연재 부착공정(S1)에서는, 예를 들어 도7에 나타낸 노즐(70)로부터, 미스트 상태의 절연재를 분사시킨다. 여기에서, 분사 중인 노즐(70)과, 반도체 칩(52) 을 상대적으로 이동시킨다. 절연재를 분사 중인 노즐(70)의 반도체 칩(52)에 대한 상대적인 이동은, 반도체 칩(52)의 측면(52b)에서 에지를 통하여 표면(52a)의 소정 위치까지 달하는 직선상의 이동(또는 그 역방향의 이동)이고, 1회의 일련의 미스트 제트 처리에 의해, 접속용 단자(54)가 설치되는 영역을 거의 커버하는 영역(회로 패턴과의 접속영역을 제외함)에 절연재가 부착된다. 또한, 반도체 칩(52)의 회로 패턴의 작성 시의 처리에 의해, 접속용 단자(54)가 설치되는 반도체 칩(52)의 표면에 이미 안정한 절연층이 설치되어 있는 경우에는, 절연재의 부착을 반도체 칩(52)의 측면(52b)에 대해서만 행하도록 해도 좋다.
또한, 절연재 부착공정(S1)에 앞서, 상술한 바와 같은 정화 처리를 행하도록 해도 좋다. 또, 절연재 부착공정(S1)은, 미스트 제트 처리 이외의 부착방법을 적용하도록 해도 좋다. 예를 들어, 절연재 페이스트를 바르는 방법을 적용할 수 있다.
절연재 경화공정(S2)의 경화방법은 한정되는 것은 아니다. 절연재 경화공정(S2)에서는, 예를 들어 도시하지 않은 자외선 조사 헤드를, 절연재를 분사 중인 노즐(70)에 추종시킴으로써, 반도체 칩(52)에 부착된 절연재를 경화시킨다. 또 예를 들어, 절연재가 부착된 반도체 칩(52)을, 내부에 자외선을 조사하고 있는 터널을 통과시킴으로써 절연재를 경화시키도록 해도 좋다.
도전재 부착공정(S3)은, 미스트 제트 처리를 적용하고 있는 상술한 배선형성장치(10)의 페이스트 재료 부착장치(18)에 의해, 반도체 칩(52)에, 접속용 단자(54)가 되는 도전재를 부착시킨다. 즉, 도7에 나타낸 노즐(70)로부터, 미스트 상태의 도전재를 분사시킴과 동시에, 분사 중인 노즐(70)과 반도체 칩(52)을 상대적 으로 이동시켜, 1회의 일련의 미스트 제트 처리에 의해, 접속용 단자(54)가 되는 도전재를 선상(線狀)으로 부착시킨다.
상술한 바와 같이, 미스트 제트 처리의 경우, 노즐(70)로부터의 분사를, 나선상으로 나가는 좁힌 분사로 함으로써 선상의 배선을 형성시킬 수 있다. 도8은, 액정 패널 등의 단선(斷線) 부분의 수리용으로 시판되고 있는 미스트 제트 장치를, 도전재 부착공정(S3)에 적용한 경우의 실험에서의, 노즐 선단 및 분사면의 거리와, 형성된 배선의 폭과의 관계를 나타내는 그래프이다. 이 그래프로부터, 노즐(70)과, 반도체 칩(52)과의 거리를 제어함으로써, 미스트 제트 처리에 의해서도, 원하는 배선 폭을 실현할 수 있음을 알 수 있다. 접속용 단자(54)의 측면에서의 한쪽 끝의 폭을 넓게 하여, 패드로서 기능하도록 해도 좋다.
도전재 경화공정(S4)은, 상술한 배선형성장치(10)의 산소 라디칼분자 분사장치(20)에 의해, 반도체 칩(52)에 부착시키는 도전재를 경화시켜 접속용 단자(54)로서 완성시키는 것이다.
여기에서, 도전재 부착용 노즐에 대하여, 절연재 부착용 노즐이나 절연재 경화용 조사 헤드 등을 전치(前置)시키고, 절연재 부착용 노즐, 절연재 경화용 조사 헤드, 도전재 부착용 노즐, 도전재 경화용 노즐을, 조(組)로 하여, 도전체 칩(52)에 대하여 상대적으로 이동시킴으로써, 접속용 단자의 형성 프로세스에서의 각 공정을 병행적으로 실행할 수 있다.
(A-4) 반도체 칩 모듈의 반도체 칩 사이의 배선 형성 프로세스
이어서, 반도체 칩 모듈의 반도체 칩 사이(층간)의 배선을 형성하는 프로세스의 상세를, 도9의 플로우 차트를 이용하여 설명한다.
반도체 칩 사이의 배선 형성 프로세스도, 절연재 부착공정(S11), 절연재 경화공정(S12), 도전재 부착공정(S13), 도전재 경화공정(S14)을 이 순서로 포함하고 있다. 여기에서, 형성하는 배선 사이에 교차가 존재하는 경우에는, 교차에 의해 표면 쪽이 되는 배선을 형성시키기 위한, 절연재 부착공정(S15), 절연재 경화공정(S16), 도전재 부착공정(S17), 도전재 경화공정(S18)이 더 필요해진다. 또한, 다른 공정이 병행 처리되는 것이어도 좋다.
절연재 부착공정(S11, S15), 절연재 경화공정(S12, S16), 도전재 부착공정(S13, S17), 도전재 경화공정(S14, S18)은 각각, 반도체 칩의 단자 형성 프로세스에서의 동일한 공정(S1, S2, S3, S4)과 동일한 처리이다.
또한, 배선의 형성 대상이, 3차원 반도체 칩 모듈(58)의 접속용 단자(54)를 갖는 측면 전체이기 때문에, 이 측면 전체를, 각종 노즐에 대향시킬 것을 요한다.
또, 반도체 칩 사이의 배선 형성 프로세스에서 형성되는 배선 패턴은, 도5에 예시한 바와 같이 임의로 되고, 이와 같은 임의의 배선 패턴의 형성은, 예를 들어 각종 노즐의 위치를 NC(수치제어)장치로 제어함으로써 실행한다.
절연 패턴의 형성방법은, 상술한 방법에 한정되는 것은 아니다. 예를 들어, 절연재 부착공정(S11) 및 절연재 경화공정(S12)이나, 절연재 부착공정(S15) 및 절연재 경화공정(S16) 대신에, 하기와 같은 절연 패턴의 형성방법을 적용해도 좋다. 미리 필요 부분에 레이저로 구멍(긴 구멍을 포함함)을 뚫은 절연성 막(폴리이미드, 유리 등)을 측면에 붙여 절연으로 취한다. 이 경우, 절연성 막 위에 배선을 행하게 된다.
(A-5) 실시형태의 효과
상기 실시형태에 의하면, 반도체 칩의 표면 및 측면의 접속용 단자를 미스트 제트 처리를 적용한 1회의 형성 동작으로 연속적으로 형성하도록 했기 때문에, 표면의 단자부분과 측면의 단자부분이 확실하게 접속된다. 그 결과, 단자에서의 전기적 특성(예를 들어, 저항값)으로서 원하는 범위 내의 것이 얻어진다.
여기에서, 반도체 칩의 표면 및 측면이 이루는 각을 둔각으로 하거나, 표면 및 측면을 나누는 에지에 대하여 모따기를 행함으로써, 상기 효과를 한층 발휘시킬 수 있다.
또, 상기 실시형태에 의하면, 미스트 제트 처리를 이용함으로써, 반도체 칩 모듈의, 각 반도체 칩의 접속용 단자가 설치되어 있는 측면에, 임의의 배선 패턴을 형성시킬 수 있다.
이에 의해, 예를 들어 서로 이웃하지 않는 반도체 칩의 접속용 단자를 직접 접속하는 것도 가능해진다. 그 결과, 각 반도체 칩에의 회로의 할당의 자유도를 크게 할 수 있고, 또 각 반도체 칩의 접속용 단자의 위치에 대한 자유도도 크게 할 수 있다. 즉, 설계 자유도를 크게 할 수 있다.
또, 각 반도체 칩의 접속용 단자가 설치되어 있는 측면에, 임의의 배선 패턴을 형성시킬 수 있기 때문에, 상술한 바와 같이, 반도체 칩의 표면 및 측면에만 접 속용 단자를 설치해도, 각 층간의 전기적인 접속을 달성할 수 있다.
(B) 다른 실시형태
상기 실시형태에 있어서는, 반도체 칩의 표면 및 측면을 지나도록 접속용 단자를 형성하는 것을 나타내었지만, 반도체 칩의 표면, 측면 및 뒷면을 지나도록 접속용 단자를 형성하도록 해도 좋다. 예를 들어, 반도체 칩을 회전시키면서 회전 중심을 이동시킴으로써, 1회의 형성 동작으로, 표면, 측면 및 뒷면을 지나도록 접속용 단자를 형성할 수 있다.
또, 상기 실시형태에서는, 표면 위의 회로 패턴과 전기적으로 접속하는 접속용 단자를 형성하는 것을 나타내었지만, 표면 위의 회로 패턴과 전기적으로 접속하지 않는 접속용 단자를 형성하도록 해도 좋다. 즉, 방열 작용을 발휘시키는 접속용 단자를 형성하도록 해도 좋다.
게다가, 상기 실시형태에서는, 반도체 칩 사이(층간)의 배선을 형성하는 프로세스가 적용되는 각 반도체 칩의 접속용 단자가, 상기 실시형태에서 설명한 프로세스로 형성된 것을 나타내었지만, 종래와 같은 방법으로 형성된 것이어도 좋다.
게다가 또, 상기 실시형태에서는, 배선 패턴이 형성되는 3차원 반도체 칩 모듈의 측면의 수가 1면인 것을 나타내었지만, 배선 패턴이 형성되는 3차원 반도체 칩 모듈의 측면 수가 2면 이상이어도 좋다. 이와 같은 변형예의 경우에 있어서, 다른 측면(모든 측면이어도 좋다)의 배선 패턴을 동시에 형성하도록 해도 좋다. 예를 들어, 각각의 측면에, 그 측면용 노즐을 이용하여, 동시 형성을 행하도록 한다(이 경우, 예를 들어 3차원 반도체 칩 모듈의 지지는 윗면 및 아래면을 이용하여 행하도록 하면 된다).
산업상이용가능성
본 발명에 의한 적층형 패키지 요소, 적층형 패키지 요소의 단자 형성방법, 적층형 패키지, 및 적층형 패키지의 형성방법은, 예를 들어 3차원 반도체 칩 모듈(LSI 모듈)이나 그 구성요소인 반도체 칩(LSI)을 대상으로 할 수 있다. 또, 본 발명에 의한 적층형 패키지 요소, 적층형 패키지 요소의 단자 형성방법, 적층형 패키지, 및 적층형 패키지의 형성방법은, 적층 프린트 배선기판 등의 다른 적층형 패키지에 대해서도 적용할 수 있다.

Claims (17)

  1. 표면에 설치되어 있는 회로 패턴과 연결하는 접속용 단자의 일부가 측면에 설치되어 있는, 복수의 적층형 패키지 요소를 서로 겹쳐서 결합한 적층형 패키지에 있어서,
    상기 각 적층형 패키지 요소에서의 측면의 접속용 단자부분이, 배선 패턴에 의해 상호 접속되어 있는 것을 특징으로 하는 적층형 패키지.
  2. 표면에 설치되어 있는 회로 패턴과 연결하는 접속용 단자의 일부가 측면에 설치되어 있는, 복수의 적층형 패키지 요소를 서로 겹쳐서 결합한 적층형 패키지의 형성방법에 있어서,
    상기 각 적층형 패키지 요소에 대하여, 표면에 설치되어 있는 회로 패턴과 연결하는, 최소한 표면에서 측면에 이르는 접속용 단자를 형성하는 제1 공정;
    접속용 단자가 형성된 복수의 상기 적층형 패키지 요소를 서로 겹쳐서 결합하는 제2 공정; 및
    결합된 상기 각 적층형 패키지 요소에서의 측면의 접속용 단자부분을, 도전재를 미스트 상태로 분무함과 동시에, 분무하는 위치를 이동시키는 것을 적용하여 형성되는 배선 패턴에 의해 상호 접속하는 제3 공정;
    을 포함하는 것을 특징으로 하는 적층형 패키지의 형성방법.
  3. 제2항에 있어서, 상기 제1 공정은,
    상기 접속용 단자를 설치하는 영역을 포함하는 영역에 절연재를 부착시키는 제1 서브 공정;
    부착된 상기 절연재를 경화시키는 제2 서브공정;
    상기 접속용 단자가 되는 도전재를 상기 접속용 단자를 설치하는 영역에 부착시키는 제3 서브공정; 및
    부착된 상기 도전재를 경화시키는 제4 서브공정;
    을 포함하는 것을 특징으로 하는 적층형 패키지의 형성방법.
  4. 제3항에 있어서, 상기 제3 서브공정은, 노즐로부터 미스트 상태의 도전재를 좁혀 분사시킴으로써 상기 접속용 단자가 되는 도전재를 부착시킴과 동시에, 상기 노즐을, 소정 각도로 지지된 상기 적층형 패키지 요소의, 최소한 표면에서 측면으로 상대적으로 이동시킴으로써, 최소한 표면에서 측면에 이르는 상기 접속용 단자를 1회의 상대이동으로 형성하는 것을 특징으로 하는 적층형 패키지의 형성방법.
  5. 제3항에 있어서, 상기 제2 서브공정에서는 자외선을 사용하여 부착된 상기 절연재를 경화시키는 것을 특징으로 하는 적층형 패키지의 형성방법.
  6. 제3항에 있어서, 상기 제4 서브공정에서는 대기 플라즈마를 사용하여 부착된 상기 도전재를 경화시키는 것을 특징으로 하는 적층형 패키지의 형성방법.
  7. 제2항에 있어서, 상기 배선 패턴이, 패턴끼리 교차하는 부분을 가질 때, 교차부분의 아래쪽 배선 패턴부분, 및 교차부분의 위쪽의 배선 패턴부분을 각각, 다른 타이밍으로 실행되는 상기 제3 공정으로 형성하는 것을 특징으로 하는 적층형 패키지의 형성방법.
  8. 제2항에 있어서, 상기 제3 공정은,
    상기 배선 패턴을 설치하는 영역을 포함하는 영역에 절연재를 부착시키는 제5 서브공정;
    부착된 상기 절연재를 경화시키는 제6 서브공정;
    상기 배선 패턴이 되는 도전재를 부착시키는 제7 서브공정; 및
    부착된 상기 도전재를 경화시키는 제8 서브공정;
    을 포함하는 것을 특징으로 하는 적층형 패키지의 형성방법.
  9. 제8항에 있어서, 상기 제6 서브공정에서는 자외선을 사용하여 부착된 상기 절연재를 경화시키는 것을 특징으로 하는 적층형 패키지의 형성방법.
  10. 제8항에 있어서, 상기 제8 서브공정에서는 대기 플라즈마를 사용하여 부착된 상기 도전재를 경화시키는 것을 특징으로 하는 적층형 패키지의 형성방법.
  11. 서로 겹쳐서 결합되어 적층형 패키지를 구성하는 것이 되는 적층형 패키지 요소에 있어서,
    표면에 설치되어 있는 회로 패턴과 연결하는 접속용 단자가, 표면에서 측면에 이르는 것임을 특징으로 하는 적층형 패키지 요소.
  12. 서로 겹쳐서 결합되어 적층형 패키지를 구성하는 것이 되는 적층형 패키지 요소에 있어서,
    표면에 설치되어 있는 회로 패턴과 연결하는, 최소한 표면에서 측면에 이르는 접속용 단자가, 도전재를 미스트 상태로 하여 분무하는 것을 적용하여 형성된 것임을 특징으로 하는 적층형 패키지 요소.
  13. 서로 겹쳐서 결합되어 적층형 패키지를 구성하는 것이 되는 적층형 패키지 요소의, 그 표면에 설치되어 있는 회로 패턴과 연결하는 최소한 표면에서 측면에 이르는 접속용 단자를 형성하는 적층형 패키지 요소의 단자 형성방법으로서,
    상기 접속용 단자부분을, 도전재를 미스트 상태로 분무함과 동시에, 분무하는 위치를 이동시키는 것을 적용하여 형성하는 제5 공정을 갖는 것을 특징으로 하는 적층형 패키지 요소의 단자 형성방법.
  14. 제13항에 있어서, 상기 제5 공정은, 상기 접속용 단자가 되는 도전재를 상기 접속용 단자를 설치하는 영역에 부착시키는 제9 서브공정과, 부착된 상기 도전재를 경화시키는 제10 서브공정을 포함하고,
    상기 제5 공정에 앞서, 상기 접속용 단자를 설치하는 영역을 포함하는 영역에 절연재를 부착시키는 제11 서브공정과, 부착된 상기 절연재를 경화시키는 제12 서브공정을 실행시켜 두는 것을 특징으로 하는 적층형 패키지 요소의 단자 형성방법.
  15. 제14항에 있어서, 상기 제10 서브공정은, 노즐로부터 미스트 상태의 도전재를 좁혀 분사시킴으로써 상기 접속용 단자가 되는 도전재를 부착시킴과 동시에, 상기 노즐을, 소정 각도로 지지된 상기 적층형 패키지 요소의, 최소한 표면에서 측면으로 상대적으로 이동시킴으로써, 최소한 표면에서 측면에 이르는 상기 접속용 단자를 1회의 상대 이동으로 형성하는 것을 특징으로 하는 적층형 패키지 요소의 단자 형성방법.
  16. 제14항에 있어서, 상기 제12 서브공정에서는 자외선을 사용하여 부착된 상기 절연재를 경화시키는 것을 특징으로 하는 적층형 패키지 요소의 단자 형성방법.
  17. 제14항에 있어서, 상기 제10 서브공정에서는 대기 플라즈마를 사용하여 부착된 상기 도전재를 경화시키는 것을 특징으로 하는 적층형 패키지 요소의 단자 형성방법.
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