KR20090083776A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

반도체 소자 및 그의 제조방법이 개시되어 있다. 반도체 소자는, 반도체 기판 상에 배치되며, 게이트 도전 패턴, 베리어 패턴, 금속 패턴 및 하드마스크 패턴을 포함하는 게이트 구조물과, 금속 패턴 및 베리어 패턴이 실질적으로 동일한 식각 선택비를 갖도록 금속 패턴의 표면에 배치된 착화합물층을 포함한다. 이로써, 본 발명에 따른, 금속 패턴의 표면에 착화합물층을 이용하여 선택적으로 금속 패턴을 식각해줌으로써 수직적인 게이트 형태를 가질 수 있으며, 후속의 게이트와 랜딩 플러그 간의 원하지 않는 전기적 단선을 방지할 수 있는 효과가 있다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and manufacturing of method the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화함에 따라 폴리실리콘막을 적용하는 게이트는 미세 선폭에서의 낮은 저항을 구현함에 한계를 갖게 되었다.
이에, 보다 낮은 저항을 갖는 게이트를 형성하기 위하여 상기 폴리실리콘막 상에 주로 텅스텐막(W막)이 사용된 금속 게이트 구조가 개발된 바 있다.
그러나, 상기 텅스텐막을 적용한 금속 게이트의 경우, 텅스텐막과 폴리실리콘막이 직접 접촉함에 따라 후속의 열처리 공정에서 텅스텐실리사이드막(WSix막)이 형성되고, 상기 텅스텐실리사이드막이 형성되는 도중 상기 텅스텐실리사이드막의 부피 팽창으로 인한 스트레스가 발생된다.
이를 해결하기 위하여, 상기 텅스텐막과 폴리실리콘막 사이에 금속 베리어막으로서 텅스텐질화막(WN막)이 개재된다.
한편, 후속의 게이트를 형성하기 위한 패터닝 공정에서 발생된 부산물을 제거하기 위한 세정 공정 중, 상기 텅스텐막이 상기 텅스텐질화막보다 세정액에 의해 식각되는 식각률이, 예를 들어, 약 1.4배로 빠르다.
이에, 동일한 시간 동안 상기 세정액으로 세정할 경우, 상기 텅스텐막과 상기 텅스텐질화막의 서로 다른 식각률에 의하여 상기 텅스텐질화막에 비해 상기 텅스텐막의 손실이 상대적으로 크게 발생하게 된다.
상기 텅스텐막의 손실로 인해 상기 텅스텐막의 폭은 좁고 상기 텅스텐질화막의 폭은 넓게 형성되어 상기 게이트의 상부로 갈수록 폭이 감소하게 되어 경사진 게이트 프로파일이 형성된다.
그 결과, 상기 게이트의 기울어짐이 발생되어, 후속하는 랜딩 플러그 간의 원하지 않는 전기적 단선이 발생하게 된다.
본 발명은 텅스텐 게이트를 형성함에 있어서 자기 정렬 콘택 불량을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 반도체 기판 상에 배치되며, 게이트 도전 패턴, 베리어 패턴, 금속 패턴 및 하드마스크 패턴을 포함하는 게이트 구조물과, 상기 금속 패턴 및 상기 베리어 패턴이 실질적으로 동일한 식각 선택비를 갖도록 상기 금속 패턴의 표면에 배치된 착화합물층을 포함한다.
여기서, 상기 반도체 기판 상에 배치된 게이트 절연막을 더 포함한다.
상기 베리어 패턴은 텅스텐질화막, 텅스텐실리사이드막 및 텅스텐실리콘질화 막을 포함하며, 상기 금속 패턴은 텅스텐막을 포함한다.
상기 착화합물은 C10H11NW을 포함한다.
상기 착화합물을 포함하는 상기 금속 패턴 및 상기 베리어 패턴의 폭은 실질적으로 동일하며, 상기 착화합물을 포함하는 상기 금속 패턴 및 상기 베리어 패턴의 폭은 상기 게이트 도전 패턴 및 상기 하드마스크 패턴의 폭보다 좁은 폭을 갖는다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트 절연막, 게이트 도전막, 베리어막, 금속막 및 하드마스크막을 형성하는 단계와, 상기 하드마스크막, 금속막, 베리어막 및 게이트 도전막을 패터닝하여 상기 게이트 절연막 상에 게이트 도전 패턴, 베리어 패턴, 금속 패턴 및 하드마스크 패턴을 포함하는 게이트 구조물을 형성하는 단계와, 상기 금속 패턴 및 상기 베리어 패턴이 실질적으로 동일한 식각 선택비를 갖도록 하기 위해 상기 금속 패턴의 표면에 착화합물층을 형성하는 세정액을 이용하여 상기 게이트 구조물을 세정하는 단계를 포함한다.
여기서, 상기 베리어막은 텅스텐질화막, 텅스텐실리사이드막 및 텅스텐실리콘질화막을 포함하며, 상기 금속막은 텅스텐막을 포함한다.
상기 세정액은 루이스 염기를 포함한다.
상기 루이스 염기는 C10H13N를 포함한다.
상기 세정액은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 (H2O)을 포함하는 SC-1(Standard Cleaning-1), 황산(H2SO4), 과산화수소(H2O2) 및 물(H2O)을 포함하는 SPM(Sulfuric Acid Peroxide Mixture), 질산(HNO3), 트리메틸 암모늄 히드록사이드(Trimethyl Ammonium Hydroxide) 및 콜린 과산화물(Choline Peroxide)들 중 어느 하나를 포함한다.
상기 착화합물은 C10H11NW을 포함한다.
본 발명은 금속 게이트를 형성함에 있어서, 금속 패턴의 표면에 상기 금속 패턴 및 베리어 패턴이 실질적으로 동일한 식각 선택비를 갖도록 착화합물을 형성한다.
이렇게 하면, 수직적인 게이트 형태를 가질 수 있으며, 후속의 게이트 기울어짐 발생을 방지할 수 있다.
또한, 후속하는 랜딩 플러그 콘택(Landing Plug Contact) 영역의 오픈 불량 및 게이트와 랜딩 플러그 간의 원하지 않는 전기적 단선(Short), 이른바, 자기 정렬 콘택(Self Aligned Contact) 불량을 방지할 수 있다.
그 결과, 반도체 소자 특성 및 제조 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에는 게이트 절연막(102)이 배치되며, 상기 게이트 절연막(102) 상에는 게이트 도전 패턴(104a), 베리어 패턴(106b), 금속 패턴(108b) 및 하드마스크 패턴(110a)을 포함하는 게이트 구조물(G2)이 배치된다.
상기 베리어 패턴(106b)은, 예를 들어, 텅스텐질화막, 텅스텐실리사이드막 및 텅스텐실리콘질화막을 포함하며, 상기 금속 패턴(108b)은, 예를 들어, 텅스텐막을 포함할 수 있다.
상기 금속 패턴(108b)의 표면에는 상이한 식각 선택비를 갖는 상기 금속 패턴(108b) 및 상기 베리어 패턴(106b)이 실질적으로 동일한 식각 선택비를 갖도록 하는 착화합물층(109)이 배치된다.
상기 착화합물층(109)은 하기의 〈화학식1〉과 같이, 예를 들어, 루이스 염기(C10H13N)와 텅스텐(W)의 반응에 의하여 형성된 C10H11NW을 포함할 수 있다.
C10H13N ＋ W → C10H11NW ＋ H2
상기 베리어 패턴(106b) 및 상기 착화합물층(109)을 포함하는 상기 금속 패턴(108b)의 폭은 실질적으로 동일하며, 상기 베리어 패턴(106b) 및 상기 착화합물(109)을 포함하는 상기 금속 패턴(108b)의 폭은 상기 게이트 도전 패턴(104a) 및 상기 게이트 하드마스크 패턴(110a)의 폭보다 좁은 폭을 갖는다.
본 실시예에 의하면 상기 금속 패턴(108b) 상에 형성된 착화합물층(109)에 의하여 상기 베리어 패턴(106b) 및 상기 금속 패턴(108b)은 실질적으로 동일한 식각 선택비를 갖는다.
따라서, 후속의 게이트를 형성하기 위한 패터닝 공정에서 발생된 부산물을 제거하기 위한 세정 공정 중, 상기 금속 패턴(108b)과 상기 베리어 패턴(106b)은 상기 세정 공정에서 사용되는 세정액에 의해 동일한 식각률로 식각되어, 상기 베리어 패턴(106b) 및 상기 금속 패턴(108b)의 폭이 변경되는 것을 방지할 수 있다.
또한, 상기 게이트의 기울어짐 현상을 방지하여 후속하는 랜딩 플러그 콘택(Landing Plug Contact) 영역의 오픈 불량 및 자기 정렬 콘택(Self Aligned Contact : 이하 SAC) 불량도 방지할 수 있다.
이하, 본 발명의 실시예에 의한 반도체 소자의 제조방법을 설명하기로 한다.
도 2는 본 발명의 실시예의 반도체 소자의 제조방법에 따른 반도체 기판 상에 게이트 절연막, 게이트 도전막, 베리어막, 금속막 및 하드마스크막을 형성한 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에는 게이트 절연막(102), 게이트 도전막(104), 베리어막(106), 금속막(108) 및 하드마스크막(110)이 차례로 형성된다.
상기 하드마스크막(110) 상에는 상호 이격된 개구(111)를 갖는 마스크 패턴(112)이 형성된다.
상기 게이트 절연막(102)은, 예를 들어, 산화막을 포함하며, 상기 게이트 도전막(104)은, 예를 들어, 폴리실리콘막을 포함한다.
또한, 상기 베리어막(106)은, 예를 들어, 텅스텐질화막, 텅스텐실리사이드막 및 텅스텐실리콘질화막을 포함하며, 상기 금속막(108)은, 예를 들어, 텅스텐막을 포함한다.
도 3은 도 2의 하드마스크막, 금속막, 베리어막 및 게이트 도전막을 패터닝하여 상기 게이트 절연막 상에 게이트 도전 패턴, 예비 베리어 패턴, 예비 금속 패턴 및 하드마스크 패턴을 포함하는 예비 게이트 구조물을 형성한 단면도이다.
도 3을 참조하면, 상기 하드마스크막(110) 상에 마스크 패턴(112)이 형성된 후, 상기 하드마스크막(110)은 상기 마스크 패턴(112)을 식각마스크로 이용하여 식각되어, 상기 금속막(108) 상에는 하드마스크 패턴(110a)이 형성된다.
그런 다음, 상기 마스크 패턴(112)은 상기 하드마스크 패턴(110a)으로부터 제거된다.
상기 금속막(108), 상기 베리어막(106) 및 상기 게이트 도전막(104)은 상기 하드마스크 패턴(110a)을 식각마스크로 이용하여 패터닝되어 상기 게이트 절연막(102) 상에는 게이트 도전 패턴(104a), 예비 베리어 패턴(106a) 및 예비 금속 패턴(108a)이 형성된다.
이로써, 상기 게이트 절연막(102) 상에는 게이트 도전 패턴(104a), 예비 베리어 패턴(106a) 및 예비 금속 패턴(108a)을 포함하는 예비 게이트 구조물(G1)이 형성된다.
여기서, 상기 예비 게이트 구조물(G1)을 형성하기 위한 상기 패터닝 중 상기 예비 게이트 구조물(G1)의 측벽 및 상기 게이트 절연막(102) 상에는 식각 부산물(113)이 발생된다.
상기 식각 부산물(113)은, 예를 들어, 폴리머 또는 파티클을 포함할 수 있다.
도 4는 도 3의 예비 게이트 구조물 형성 중 발생된 식각 부산물을 제거하기 위해 세정액에 루이스 염기를 첨가하여 순환시킨 배쓰를 도시한 단면도이다.
도 4를 참조하면, 상기 식각 부산물(113)을 제거하기 위하여 세정액(117)이 수납된 배쓰(114)를 준비한다.
상기 세정액(117)은, 예를 들어, 루이스 염기(116)를 포함한다. 상기 루이스 염기(116)는, 예를 들어, 스파이크(Spike) 방식에 의하여 첨가될 수 있다. 상기 스파이크 방식은 도펀트의 확산 및 포스트 이온 주입 데미지를 회복하기 위해 수행한다.
한편, 상기 식각 부산물(113)을 제거하기 위하여 배쓰(114)에 수납된 상기 세정액(117)은 스파이크 방식에 의하여 첨가된 루이스 염기(116)가 세정액(115)에, 예를 들어, 약 10분∼약 20분 동안 순환되어 균일하게 혼합될 수 있다. 이를 통해, 상기 예비 게이트 구조물(G1)의 측벽 및 상기 게이트 절연막(102) 상의 식각 부산물(113)은 상기 세정액(117)에 의하여 세정될 수 있다.
상기 세정액(115)은, 예를 들어, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 (H2O)을 포함하는 SC-1(Standard Cleaning-1), 황산(H2SO4), 과산화수소(H2O2) 및 물(H2O)을 포함하는 SPM(Sulfuric Acid Peroxide Mixture), 질산(HNO3), 트리메틸 암모늄 히드록사이드(Trimethyl Ammonium Hydroxide) 및 콜린 과산화물(Choline Peroxide)들 중 어느 하나를 포함한다.
도 5는 도 4의 배쓰에 게이트 구조물을 침지하여 예비 금속 패턴의 표면에 착화합물층을 형성한 단면도이다.
도 5를 참조하면, 상기 세정액(117)을 포함한 배쓰(114)가 준비된 후, 상기 식각 부산물(113)을 제거하기 위하여 상기 예비 게이트 구조물(G1)을 포함한 상기 반도체 기판(100)은 상기 세정액(117)에 침지된다.
상기 세정액(117)에 의하여 상기 식각 부산물(113)은 상기 예비 게이트 구조물(G1)들 사이 및 상기 게이트 절연막(102)으로부터 제거된다.
상기 예비 베리어 패턴(106a)은 상기 세정액(117)에 포함된 상기 루이스 염기(116)와의 반응성이 약하다.
한편, 상기 예비 금속 패턴(108a)은 상기 예비 베리어 패턴(106a)에 비해 상기 루이스 염기(116)와의 반응성이 강하기 때문에, 상기 금속 패턴(108b)의 표면 상에는 상기 루이스 염기(116)와의 반응에 의하여 착화합물층(109)이 형성된다.
상기 착화합물층(109)은 상기의 〈화학식1〉과 같이, 예를 들어, 루이스 염기(C10H13N)와 텅스텐(W)의 반응에 의하여 형성된 C10H11NW을 포함할 수 있다.
이때, 상기 착화합물층(109)은 상이한 식각 선택비를 갖는 상기 예비 금속 패턴(108a) 및 상기 예비 베리어 패턴(106a)이 실질적으로 동일한 식각 선택비를 갖도록 하기 위하여 형성된다.
한편, 상기 베리어 패턴(106b) 및 상기 착화합물층(109)을 포함하는 상기 금 속 패턴(108b)의 폭은 실질적으로 동일하며, 상기 베리어 패턴(106b) 및 상기 착화합물(109)을 포함하는 상기 금속 패턴(108b)의 폭은, 예를 들어, 상기 게이트 도전 패턴(104a) 및 상기 게이트 하드마스크 패턴(110a)의 폭보다 좁은 폭을 갖는다.
상기 반도체 기판(100) 상에는 게이트 절연막(102), 도전 패턴(104a), 베리어 패턴(106b), 상기 착화합물층(109)를 포함한 금속 패턴(108b) 및 하드마스크 패턴(110a)을 포함하는 게이트 구조물(G2)이 형성된다.
이상에서와 같이, 본 발명의 상기 금속 패턴(108b) 상에 형성된 착화합물층(109)에 의하여 상기 베리어 패턴(106b) 및 상기 금속 패턴(108b)은 실질적으로 동일한 식각 선택비를 갖는다.
또한, 상기 게이트의 기울어짐 현상을 방지하여 후속하는 랜딩 플러그 콘택(Landing Plug Contact) 영역의 오픈 불량 및 자기 정렬 콘택(Self Aligned Contact : 이하 SAC) 불량을 방지할 수 있다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 5들은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 2는 본 발명의 실시예의 반도체 소자의 제조방법에 따른 반도체 기판 상에 게이트 절연막, 게이트 도전막, 베리어막, 금속막 및 하드마스크막을 형성한 단면도이다.
도 3은 도 2의 하드마스크막, 금속막, 베리어막 및 게이트 도전막을 패터닝하여 상기 게이트 절연막 상에 게이트 도전 패턴, 예비 베리어 패턴, 예비 금속 패턴 및 하드마스크 패턴을 포함하는 예비 게이트 구조물을 형성한 단면도이다.
도 4는 도 3의 예비 게이트 구조물 형성 중 발생된 식각 부산물을 제거하기 위해 세정액에 루이스 염기를 첨가하여 순환시킨 배쓰를 도시한 단면도이다.
도 5는 도 4의 배쓰에 게이트 구조물을 침지하여 예비 금속 패턴의 표면에 착화합물층을 형성한 단면도이다.

Claims (11)

  1. 반도체 기판 상에 배치되며, 게이트 도전 패턴, 베리어 패턴, 금속 패턴 및 하드마스크 패턴을 포함하는 게이트 구조물; 및
    상기 금속 패턴 및 상기 베리어 패턴이 실질적으로 동일한 식각 선택비를 갖도록 상기 금속 패턴의 표면에 배치된 착화합물층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반도체 기판 상에 배치된 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 베리어 패턴은 텅스텐질화막, 텅스텐실리사이드막 및 텅스텐실리콘질화막을 포함하며, 상기 금속 패턴은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 착화합물은 C10H11NW을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 착화합물을 포함하는 상기 금속 패턴 및 상기 베리어 패턴의 폭은 실질적으로 동일하며, 상기 착화합물을 포함하는 상기 금속 패턴 및 상기 베리어 패턴의 폭은 상기 게이트 도전 패턴 및 상기 하드마스크 패턴의 폭보다 좁은 폭을 갖는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판 상에 게이트 절연막, 게이트 도전막, 베리어막, 금속막 및 하드마스크막을 형성하는 단계;
    상기 하드마스크막, 금속막, 베리어막 및 게이트 도전막을 패터닝하여 상기 게이트 절연막 상에 게이트 도전 패턴, 베리어 패턴, 금속 패턴 및 하드마스크 패턴을 포함하는 게이트 구조물을 형성하는 단계; 및
    상기 금속 패턴 및 상기 베리어 패턴이 실질적으로 동일한 식각 선택비를 갖도록 하기 위해 상기 금속 패턴의 표면에 착화합물층을 형성하는 세정액을 이용하여 상기 게이트 구조물을 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 베리어막은 텅스텐질화막, 텅스텐실리사이드막 및 텅스텐실리콘질화막을 포함하며, 상기 금속막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 소자 의 제조방법.
  8. 제 6 항에 있어서,
    상기 세정액은 루이스 염기를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 루이스 염기는 C10H13N를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 세정액은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 (H2O)을 포함하는 SC-1(Standard Cleaning-1), 황산(H2SO4), 과산화수소(H2O2) 및 물(H2O)을 포함하는 SPM(Sulfuric Acid Peroxide Mixture), 질산(HNO3), 트리메틸 암모늄 히드록사이드(Trimethyl Ammonium Hydroxide) 및 콜린 과산화물(Choline Peroxide)들 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 착화합물은 C10H11NW을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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US11615960B2 (en) * 2019-12-18 2023-03-28 Cornell University Method for removing re-sputtered material from patterned sidewalls

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