KR20090081248A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 다수개의 웨이퍼들에 대한 고유 이름을 지정하기 위하여 식별부호 마킹 하는 경우, 특히 웨이퍼의 플랫존(flat zone)이나 노치(notch)의 반대편 영역인 웨이퍼의 탑 지역에 레이저 마킹을 수행할 경우 반도체 소자의 칩을 형성할 수 있는 면적이 감소되어 반도체 소자의 수율을 저하시키며, 반도체 소자의 제조 공정 중 불량 이물 발생의 원인이 되는 문제를 해결하기 위하여, 웨이퍼의 플랫존(Flat Zone)을 기준으로 2시, 4시, 8시 및 10시 방향 중 선택된 어느 한 방향의 에지부에 레이저 마킹(Laser Marking)을 수행함으로써, 반도체 소자의 칩 형성 영역을 증가시키고 반도체 소자의 제조 수율을 증가시킬 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명의 반도체 소자의 제조 방법에 관한 것으로, 다수개의 웨이퍼 각각에 고유의 이름을 지정해 주기 위한 웨이퍼 식별부호 마킹 방법에 관한 것이다.
반도체 소자는 웨이퍼 단위로 제조된다. 웨이퍼는 원료인 석영을 가공하여 잉곳(ingot)을 성장시키고 성장된 잉곳을 결정 방향을 따라 소정 두께로 절단하여 형성한다. 이와 같이 형성된 웨이퍼는 일련의 반도체 제조 공정에 사용되는데, 반도체 제조 공정은 하나의 웨이퍼에 대해서만 수행되는 것이 아니라, 다수개의 웨이퍼들에 대해 수행된다. 각 단계의 제조 공정이 순차적으로 수행되어, 최종적으로 다수개의 웨이퍼들에 일련의 반도체 소자들이 제조되도록 하고 있다.
한편, 다수개의 웨이퍼에 대해 일련의 반도체 제조 공정을 수행함에 있어서는 웨이퍼들간의 구분을 위해 각 웨이퍼에 고유의 이름을 지정하는 작업이 필요하다. 이것은 어떠한 웨이퍼가 어떠한 상태로 제조되었나를 확인하기 위해 필수적이다.
현재 수행하고 있는 웨이퍼들 각각에 대한 고유의 이름을 지정하기 위한 방법은, 웨이퍼의 표면에 일정한 양식의 약속된 기호를 마킹하는 것이다. 일반적으로 마킹된 글자는 알파벳과 숫자로 구성되며 마킹 장비는 레이저 빔(laser beam)을 이용한 레이저 마킹(laser marking) 장비로 마킹하게 된다. 이렇게 마킹된 식별부호로부터 해당 웨이퍼가 어떤 로트(lot)에서 진행된 웨이퍼인지의 정보를 얻게 된다.
지금까지 이러한 마킹 방식은 일반적으로 세계반도체장비협회(SEMI)에서 규정한 방식을 따르며 마킹 위치는 일반적으로 플랫존(flat zone)이나 노치(notch)의 반대편 지역인 웨이퍼의 탑 지역에 마킹하거나, 또는 플랫존이나 노치 부근에 마킹해왔다.
도 1은 웨이퍼의 마킹 위치를 나타낸 평면도이다.
도 1을 참조하면, 웨이퍼(10)의 하단부에 플랫존이나 노치 영역(20)이 형성된다. 이때, 웨이퍼(10)의 에지부에 마킹 영역이 형성되는데, 웨이퍼(10)의 에지부에는 박막의 벗겨짐 현상이나 불순물 발생을 방지하기 위하여 이비알(EBR; Edge Bead Remove) 공정을 수행한다.
도 2는 마킹 영역을 나타낸 평면 사진이다.
도 2를 참조하면, 마킹 영역은 이비알 영역의 외곽에 형성되는 것을 알 수 있다. 웨이퍼(10)의 내측에서부터 랜딩플러그 이비알 영역(30), 게이트 이비알 영역(40), 비트라인콘택 및 제 1 층간절연막 이비알 영역(50) 및 제 2 층간절연막 이비알 영역(60)이 형성되며, 제 2 층간절연막 이비알 영역(60)의 외곽에 형셩되는 라운드 영역(70)이 마킹 영역이 된다.
도 3은 마킹 영역을 나타낸 단면도로, 상기 도 1의 AA'방향에 따른 단면을 도시한 것이다.
도 3을 참조하면, 웨이퍼(10)에 활성영역(15)을 정의하는 소자분리막(25)과 게이트(35)와 제 1 및 제 2 층간절연막(45, 55)을 형성한 후 이비알 공정을 위한 베벨 에치(Bevel Etch)를 수행한 후 단면을 도시한 것이다. 이때, 웨이퍼(10)의 최외곽부인 소자분리막(25) 상에 마킹 영역(80)이 형성된다.
그러나, 마킹 영역(80)은 상기 도 1의 플랫존이나 노치 영역(20)에 형성되므로 후속 공정이 진행되면서 문제가 발생하게 된다.
도 4는 웨이퍼에 노광 공정을 수행하기 위한 노광 맵을 도시한 것이다.
도 4를 참조하면, 일반적으로 노광 공정은 필드(90) 단위로 수행되는데, 웨이퍼(10)에 가능한 많은 수의 반도체 칩을 형성하기 위하여 웨이퍼(10)의 외곽부분에도 다이(95) 단위로 맵을 설계하는 것을 알 수 있다.
도 5a 내지 도 5b는 종래 기술에 따른 마킹 영역의 문제를 나타낸 평면 사진들이다.
도 5a를 참조하면, 상기 도 3에서와 같이 최종 베벨 에치 공정을 수행한 후 플랫존이나 노치 영역(20)을 중심으로 웨이퍼의 에지부에 마킹을 수행한다.
도 5b 및 도 5c를 참조하면, 필드 단위로 노광 공정을 수행하고, 웨이퍼의 에지부에 다이 단위로 노광 공정을 수행한다.
이와 같은 공정을 통해서, 식별 부호들도 거의 보이지 않게 되고 마킹 영역에는 노광 공정이 정상적으로 수행되지 못하고 불량 패턴들이 형성되게 된다.
도 6은 웨이퍼 내에 발생한 결함을 나타낸 맵이다.
도 6을 참조하면, 다른 영역보다 마킹 영역을 중심으로 결함들이 다수 분포 하는 것을 알 수 있다.
상술한 바와 같이, 플랫존이나 노치 영역에 수행하는 마킹 방법은 웨이퍼에 반도체 소자의 집적도가 높아짐에 따라 수율 저하의 원인이 되고 있다. 특히 반도체 소자의 칩이 형성될 영역에 식별부호가 마킹되면 반도체 소자의 수율을 저하시키며, 반도체 소자의 제조 공정 중 발생하는 불량이물의 원인이 되어 수율 저하의 원인이 된다.
본 발명은 웨이퍼의 플랫존(Flat Zone) 또는 놋치(notch)를 기준으로 한 평면도 상에서 2시, 4시, 8시 및 10시 방향 중 선택된 어느 한 방향의 에지부에 레이저 마킹(Laser Marking)을 수행함으로써, 반도체 소자의 칩 형성 영역을 증가시키고 반도체 소자의 제조 수율을 증가시킬 수 있도록 하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
플랫존(Flat Zone) 또는 놋치(notch)가 하부를 향하는 웨이퍼의 2시, 4시, 8시 및 10시 방향 중 선택된 어느 한 방향의 에지부에 레이저 마킹(Laser Marking)을 수행하는 것을 특징으로 한다.
여기서, 상기 레이저 마킹(Laser Marking)은 식별 부호 또는 고유 번호를 인쇄하는 것을 특징으로 하고, 상기 레이저 마킹(Laser Marking)은 상기 웨이퍼의 에 지로부터 내측으로 1.2 ~ 1.6mm인 범위에 수행하는 것을 특징으로 하고, 상기 레이저 마킹(Laser Marking)은 상기 웨이퍼의 에지 부분 중 활성영역(Active)에 수행하는 것을 특징으로 하고, 상기 웨이퍼의 3시, 6시, 9시 및 12시 방향 중 선택된 어느 한 방향 내지 상기 네 방향 모두의 에지 부분에는 다이(Die) 단위의 노광 샷(Shot)을 수행하는 것을 특징으로 한다.
본 발명은 웨이퍼의 플랫존(Flat Zone) 또는 놋치(notch)를 기준으로 2시, 4시, 8시 및 10시 방향 중 선택된 어느 한 방향의 에지부에 레이저 마킹(Laser Marking)을 수행함으로써, 반도체 소자의 칩 형성 영역을 증가시켜 더 많은 수의 반도체 칩을 형성할 수 있도록 하고, 반도체 소자의 제조 수율을 증가시는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하 첨부된 도면들을 참조하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하는 것으로 한다.
도 7은 본 발명에 따른 레이저 마킹 영역을 나타낸 평면도이다.
도 7을 참조하면, 웨이퍼(10)의 놋치(notch)(120)를 하부로 향하도록 하는 평면도 상에서 2시, 4시, 8시 및 10시 방향 중 선택된 어느 한 방향의 에지부에 레이저 마킹(Laser Marking)을 수행한다.
도 8은 본 발명에 따른 레이저 마킹 영역을 나타낸 단면도로, 상기 도 7의 BB' 방향에 따른 단면을 도시한 것이다.
도 8을 참조하면, 웨이퍼(100)의 에지부 중에서 이비알 영역(200A)에 레이저 마킹 영역(150)을 형성한다.
여기서, 레이저 마킹(Laser Marking) 영역은 활성영역에 식별 부호 또는 고유 번호를 인쇄하고, 웨이퍼의 에지로부터 내측으로 1.2 ~ 1.6mm인 범위내에 수행하는 것이 바람직하다.
도 9는 본 발명에 따른 레이저 파킹 영역 및 그에 따른 반도체 소자의 칩 영역을 나타낸 전개도이다.
도 9를 참조하면, 웨이퍼의 3시, 6시, 9시 및 12시 방향 중 선택된 어느 한 방향 내지 상기 네 방향 모두의 에지 부분에는 다이(Die) 단위의 노광 샷(Shot)을 수행한다.
여기서, Macro 에서 공정을 진행한 사진 이미지며 가운데 원을 그린 부분을 확대한 Wafer Edge부분이미지이다 실제 노광을 하는 웨이퍼 끝단을 사진으로 보여주는 것으로써, 그외에 남아있는 부분에 레이져 마킹이나 웨이퍼 고유 번호를 표기할 수 있다.
도 1은 웨이퍼의 마킹 위치를 나타낸 평면도.
도 2는 마킹 영역을 나타낸 평면 사진.
도 3은 마킹 영역을 나타낸 단면도.
도 4는 웨이퍼에 노광 공정을 수행하기 위한 노광 맵.
도 5a 내지 도 5b는 종래 기술에 따른 마킹 영역의 문제를 나타낸 평면 사진들.
도 6은 웨이퍼 내에 발생한 결함을 나타낸 맵.
도 7은 본 발명에 따른 레이저 마킹 영역을 나타낸 평면도.
도 8은 본 발명에 따른 레이저 마킹 영역을 나타낸 단면도.
도 9는 본 발명에 따른 레이저 파킹 영역 및 그에 따른 반도체 소자의 칩 영역을 나타낸 전개도.

Claims (5)

  1. 플랫존(Flat Zone) 또는 놋치(notch)가 하부를 향하는 웨이퍼의 2시, 4시, 8시 및 10시 방향 중 선택된 어느 한 방향의 에지부에 레이저 마킹(Laser Marking)을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 레이저 마킹(Laser Marking)은 식별 부호 또는 고유 번호를 인쇄하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 레이저 마킹(Laser Marking)은 상기 웨이퍼의 에지로부터 내측으로 1.2 ~ 1.6mm인 범위에 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 레이저 마킹(Laser Marking)은 상기 웨이퍼의 에지 부분 중 활성영역(Active)에 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 웨이퍼의 3시, 6시, 9시 및 12시 방향 중 선택된 어느 한 방향 내지 상 기 네 방향 모두의 에지 부분에는 다이(Die) 단위의 노광 샷(Shot)을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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