KR20090077848A - 다중-뱅크 메모리 장치의 메모리 버스 출력 드라이버 및 방법 - Google Patents

다중-뱅크 메모리 장치의 메모리 버스 출력 드라이버 및 방법 Download PDF

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KR20090077848A
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Abstract

특정한 실시예에서, 설명된 방법은 제 1 버스에 연결된 제 1 삼상태(tri-state) 장치에서 센스 증폭기의 제 1 센스 출력 및 제 2 센스 출력을 수신하는 단계, 제 2 버스에 연결된 제 2 삼상태(tri-state) 장치에서 센스 증폭기의 상기 제 1 센스 출력 및 상기 제 2 센스 출력을 수신하는 단계, 버스 선택 입력에 응답하여 상기 제 1 버스 및 상기 제 2 버스 중 적어도 하나를 구동하기 위해 상기 제 1 삼상태 장치 및 제 2 삼상태 장치중 적어도 하나를 선택적으로 활성화하는 단계를 포함한다.

Description

다중-뱅크 메모리 장치의 메모리 버스 출력 드라이버 및 방법{MEMORY BUS OUTPUT DRIVER OF A MULTI-BANK MEMORY DEVICE AND METHOD THEREFOR}
본 발명은 일반적으로 메모리 어레이들에 관련된 것이며, 더 구체적으로는 적어도 하나의 메모리 버스를 포함하는 방법들 및 장치들에 관련된 것이다.
일반적으로 메모리 장치들은 메모리 어레이들의 다수의 뱅크들을 포함한다. 다수의 메모리 뱅크들 중 하나에 저장된 데이터를 액세스하기 위하여, 선택된 메모리 뱅크는 데이터 신호를 멀티플렉서에 제공하기 위해 활성화되며, 멀티플렉서는 정적 또는 동적 멀티플렉서일 수 있다. 각각의 메모리 뱅크는 멀티플렉서로 하나 이상의 출력들을 제공할 수 있다. 제어 장치는 선택된 메모리 뱅크의 출력을 선택하기 위하여 멀티플렉서에 제어 신호를 제공할 수 있다. 그러나, 멀티플렉서가 정적 멀티플렉서인 경우, 각각의 메모리 어레이의 선택된 라인에 대한 트랜지스터 게이트 로딩은 증가한다. 멀티플렉서가 동적 멀티플렉서인 경우, 멀티플렉서는 클록 로딩을 증가시킨다.
일반적인 장치들에서, 메모리 뱅크의 출력 버스는 타이밍 지연 또는 의도하지 않은 전력 소모를 추가할 수 있다. 또한, 다중-뱅크 메모리 장치의 특정 메모리 뱅크의 출력 버스로의 자동 테스트 패턴 생성 데이터를 추가하는 것은 복잡도를 증가시킨다. 따라서 개선된 메모리 버스 출력 드라이버에 대한 필요가 있다.
특정한 실시예에서, 설명된 방법은 제 1 버스에 연결된 제 1 삼상태(tri-state) 장치에서 센스 증폭기의 제 1 센스 출력 및 제 2 센스 출력을 수신하는 단계, 제 2 버스에 연결된 제 2 삼상태(tri-state) 장치에서 센스 증폭기의 상기 제 1 센스 출력 및 상기 제 2 센스 출력을 수신하는 단계, 버스 선택 입력에 응답하여 상기 제 1 버스 및 상기 제 2 버스 중 적어도 하나를 구동하기 위해 상기 제 1 삼상태 장치 및 제 2 삼상태 장치중 적어도 하나를 선택적으로 활성화하는 단계를 포함한다.
다른 특정한 실시예에서, 제 1 버스에 연결된 제 1 삼상태 장치, 제 2 버스에 연결된 제 2 삼상태 장치, 및 메모리 어레이의 제 1 비트 라인에 응답하고 상기 메모리 어레이의 제 2 비트 라인에 응답하는 센스 증폭기를 포함한다. 상기 센스 증폭기는, 상기 제 1 삼상태 장치 및 제 2 삼상태 장치에 각각 연결된 제 1 출력 및 제 2 출력을 포함한다. 센스 증폭기는 제 1 버스 또는 제 2 버스를 선택적으로 구동한다.
또 다른 특정한 실시예에서, 메모리 어레이, 상기 메모리 어레이에 응답하는 출력 버스, 및 상기 메모리 어레이를 활성화하지 않고 상기 출력 버스를 테스트하기 위해 상기 출력 버스에 연결된 테스트 구조를 포함하는 시스템이 제공된다. 상기 테스트 구조는, 뱅크 인에이블 입력, 테스트 인에이블 입력, 논리 게이트, 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 논리 게이트는 뱅크 인에이블 입력에 연결된 제 1 입력, 테스트 인에이블 입력에 연결된 제 2 입력, 및 논리 출력을 포함한다. 제 1 트랜지스터는 제 1 전력 공급 단자에 연결된 제 1 전력 단자, 뱅크 인에이블 입력에 연결된 제 1 제어 단자, 및 출력 버스에 연결된 제 1 출력 단자를 포함한다. 제 2 트랜지스터는, 출력 버스에 연결된 제 2 출력 단자, 논리 출력에 연결되는 제 2 제어 단자, 및 제 2 전력 공급 단자에 연결되는 제 2 전력 단자를 포함한다.
또 다른 특정한 실시예에서, 복수의 메모리 버스들, 데이터 버스 및 로직을 포함하는 장치가 제공된다. 상기 복수의 메모리 버스들의 각각의 메모리 버스는 각각의 메모리 뱅크에 연결된다. 로직은 멀티플렉서를 사용하지 않고 상기 복수의 메모리 버스들 중 선택된 하나의 메모리 버스를 상기 데이터 버스에 선택적으로 연결한다. 특정한 실시예에서, 상기 로직은 AND 게이트를 포함한다. 다른 특정한 실시예에서, 로직은 NAND 게이트 및 인버터를 포함한다. 특정한 실시예의 이점 중 하나는 메모리 뱅크들 사이에서 인버터와 AND 게이트 또는 NAND 게이트를 사용하는 것이 판독 액세스 타이밍을 개선한다는 것이다. 특정한 실시예의 다른 이점은 설계 복잡도가 감소한다는 것인데, 왜냐하면 멀티플렉서 뱅크 선택과 관련된 라우팅이 제거되기 때문이다.
특정한 실시예의 또 다른 이점은 의도하지 않은 타이밍 지연을 불러옴이 없이 메모리 뱅크 출력들을 테스트하기 위한 자동 테스트 패턴 생성 커버리지가 증가한다는데 있다.
특정한 실시예의 또 다른 이점은 센스 증폭기의 듀얼 출력들이 2-스레드 메모리 액세스를 지원하는 듀얼 버스들을 구동하는데 사용될 수 있기 때문에 다중-스레드 액세스가 추가 센스-증폭기를 추가함이 없이 지원될 수 있다는 데에 있다.
특정한 실시예의 다른 이점은 센스 증폭기의 출력 동작(behavior)이 삼상태 버스의 푸쉬-풀(push-pull) 타입을 생성하는데 사용될 수 있다는 데 있다. 기본(default) 풀-업 장치는 뱅크가 비활성화된 경우, 논리 하이 전압 레벨과 같은 특정한 전압 레벨로 유지하기 위해 각각의 삼상태 장치에 추가될 수 있으며, 버스들 사이에서의 출력 선택이 멀티플렉서가 아닌 단일 논리 게이트를 사용하여 수행될 수 있도록 한다.
본 발명의 다른 실시예들, 이점들 및 특징들이 도면의 간단한 설명, 도면, 실시예 및 청구범위를 포함하는 전체 명세서를 검토한 후에 더욱 명백해 질 것이다.
여기에 설명된 실시예들의 일 면들 및 부수적인 이점들이 다음의 실시예 및 여기에 설명된 도면들을 참조하여 더 쉽게 이해될 수 있을 것이다:
도 1은 다수의 메모리 뱅크들과 메모리 뱅크들 사이에서의 선택 및 메모리 뱅크 출력들 사이에서의 선택하는 로직을 포함하는 메모리 장치의 특정한 실시예의 블록 다이어그램.
도 2 는 도 1의 메모리 장치와 같은 메모리 장치의 특정한 실시예를 더 자세히 도시한 블록 다이어그램.
도 3은 메모리 어레이의 일부 및 도 4에 도시된 예시적인(representative) 센스 증폭기와 같은 연관된 센스 증폭기를 포함하는 도 1의 메모리 장치(100)와 같은 메모리 장치의 부분의 특정한 실시예의 회로 다이어그램.
도 4는 도 2 및 3의 센스 증폭기와 같은 예시적인(representative) 센스 증폭기의 특정한 실시예의 회로 다이어그램.
도 5는 도 3의 센스 증폭기의 출력들과 같은 센스 증폭기의 출력을 이용하여 듀얼 버스 메모리 어레이를 구동하는 회로 장치의 특정한 실시예의 다이어그램.
도 6은 도 3의 센스 증폭기와 같은 센스 증폭기의 특정한 실시예의 타이밍 다이어그램.
도 7은 다수의 메모리 어레이들(세트 0, 세트 1,..., 세트 N-1)을 포함하는 메모리 뱅크의 특정한 실시예의 블록 다이어그램.
도 8은 다수의 메모리 어레이들(세트 0, 세트 1,..., 세트 N-1)을 포함하는 메모리 뱅크의 다른 특정한 실시예의 블록 다이어그램.
도 9는 도 3의 센스 증폭기와 같은 센스 증폭기를 사용한 메모리 어레이의 두 개의 출력 버스들 중 하나를 선택적으로 구동하는 방법의 특정한 실시예의 플로우 다이어그램.
도 1은 다수의 메모리 뱅크들과 메모리 뱅크들 사이에서의 선택 및 메모리 뱅크 출력들 사이에서의 선택하는 로직을 포함하는 메모리 장치(100)의 특정한 실시예의 블록 다이어그램이다. 메모리 장치(100)는 뱅크 선택 입력(102), 다수의 메모리 뱅크들 (메모리 뱅크 0, 메모리 뱅크, 1, 메모리 뱅크 N-1; 106, 108 및 110) 및 메모리 뱅크들(106, 108 및 110) 사이에서 선택하는 뱅크 선택 디코더(104)와 같은 로직을 포함한다. 메모리 뱅크(메모리 뱅크 0; 106)는 OUTA 뱅크 인에이블 입력(114) 및 OUTB 뱅크 인에이블 입력(116)을 포함하는 한 쌍의 뱅크 인에이블 입력(112)에 의해 뱅크 선택 디코더(104)에 연결된다. 메모리 뱅크들(메모리 뱅크 1 ,..., 및 메모리 뱅크(N-1); 108 및 110)은 뱅크 인에이블 입력들의 쌍(118 및 120)에 의해 뱅크 선택 디코더(104)에 연결될 수 있다. 일반적으로, 메모리 장치(100)는 다른 점선(122)으로 표시된 바와 같은 다른 메모리 뱅크들을 포함할 수 있다. 각각의 메모리 뱅크(106, 108, 110)는 대응하는 출력 버스들에 의해 제 1 논리 장치(124) 및 제 2 논리 장치(126)에 연결될 수 있다. 예를 들어, 메모리 뱅크(106)는 제 1 출력 버스(OUTA; 128)에 의해 제 1 논리 장치(124)에 연결되고, 제 2 출력 버스(OUTB; 128)에 의해 제 2 논리 장치(126)에 연결된다. 메모리 뱅크(108)는 제 1 출력 버스(132)에 의해 제 1 논리 장치(124)에 연결되고 제 2 출력 버스(134)에 의해 제 2 논리 장치(126)에 연결된다. 메모리 뱅크(110)는 제 1 출력 버스(136)에 의해 제 1 논리 장치(124)에 연결되고 제 2 출력 버스(138)에 의해 제 2 논리 장치(126)에 연결된다. 제 1 논리 장치(124)는 각각의 출력 버스들(128, 132, 및 136)의 출력 각각을 수신하는 입력을 포함할 수 있으며, 출력(140)을 포함할 수 있다. 출력(140)은 메모리 장치(100)의 제 1 스레드 버스 출력을 구동하는데 사용될 수 있다. 제 2 논리 장치(126)는 각각의 출력 버스들(130, 134 및 138)의 출력 각각을 수신하는 입력을 포함할 수 있으며, 메모리 장치(100)의 제 2 스레드 버스 출력을 구동하는데 사용될 수 있는 출력(142)을 포함 할 수 있다. 특정한 실시예에서, 제 1 및 제 2 논리 장치들(124 및 126)은 AND 논리 게이트일 수 있다. 이러한 예에서, 출력 버스들(128, 132 및 136) 중 하나는 동시에 활성화 상태에 있고, 다른 출력 버스들은 논리 하이 전압 레벨에서 유지된다. 따라서, 메모리 뱅크들(106, 108, 및 110)의 활성 출력은 논리적 AND 연산을 통해 제 1 스레드 버스 출력(140)에 제공될 수 있다.
상기 특정한 예시적인 실시예에서, 각각의 논리 장치(124, 126)는 NAND 논리 게이트 및 인버터를 포함할 수 있다. 다른 특정한 예시적인 실시예에서, 각각의 논리 장치(124 및 126)는 OR 논리 게이트를 포함하며, 비활성 출력 버스들은 논리 로우 전압 레벨로 유지되어 OR 논리 게이트가 출력 버스들(128, 130, 132, 134, 136 및 138) 중 하나로부터 출력들(140 및 142) 중 하나로 데이터를 제공하도록 한다.
특정한 실시예에서, 출력 버스(130)가 활성화된 경우, 출력 버스들(134 및 138)은 비활성화되고 논리 하이 전압 레벨로 유지될 수 있다. 논리 장치(126)는 활성 버스(130)로부터 제 2 스레드 버스 출력(142)으로 데이터를 제공하는 출력 버스들(130, 132 및 138)로부터의 입력상에 논리적 AND 연산을 수행할 수 있다. 출력들(130, 134 및 138) 사이에서 선택하기 위하여 멀티플렉서를 필요로 하지 않는데, 왜냐하면 비-인에이블된(non-enabled) 뱅크 출력(134 및 138)이 논리 하이 전압 레벨과 같은 고정된 전압 레벨로 유지되기 때문이다. 따라서, AND 논리 게이트와 같은 논리 장치(126)는 버스 출력들 사이에서 선택하는데 사용될 수 있으며, 이는 출력 멀티플렉서를 이용하는 메모리 장치와 비교하여 메모리 장치의 전반적인 판독-타이밍을 개선하고 복잡성을 감소시킨다.
도 2 는 도 1의 메모리 장치(100)와 같은 메모리 장치의 특정한 실시예를 더 자세히 도시한 블록 다이어그램이다. 메모리 장치는 뱅크 선택 입력(102), 뱅크 선택 디코더(104) 및 메모리 뱅크들(106 및 110)을 포함한다. 메모리 뱅크들(106 및 110)은 뱅크 인에이블 입력들의 쌍(112 및 116)을 통해 뱅크 선택 디코더(104)에 각각 연결된다. 뱅크 인에이블 입력들의 쌍들(112)은 메모리 뱅크(106)의 출력들(128 및 130) 사이에서 하나를 선택하는 출력 A 뱅크 인에이블 입력(114) 및 출력 B 뱅크 인에이블 입력(116)을 포함한다. 메모리 장치(100)는 메모리 버스들(128, 130, 136 및 138)에 연결되는 제 1 논리 장치(124) 및 제 2 논리 장치(126)를 포함한다. 논리 장치(124)는 출력(140)에 연결되고, 논리 장치(126)는 출력(142)에 연결된다. 메모리 뱅크 0 (106) 메모리 어레이(세트 0)(210), 메모리 어레이(세트 1)(226) 및 메모리 어레이(세트 N-1)(234)와 같은 다수의 메모리 어레이들을 포함한다. 메모리 어레이(세트 0)(210)는 세트 인에이블 입력(204)에 의해 세트 디코더(202)에 연결되고, 비트 라인들(214 및 216)에 의해 센스 증폭기(212)에 연결된다. 세트 디코더(202)는 세트 선택 입력(세트 인에이블), 뱅크 인에이블 입력들의 쌍(112) 또는 이들의 임의의 조합에 응답할 수 있다. 센스 증폭기(212)는 센스 증폭기 출력들(218 및 222)을 포함하고, 이는 제 1 삼상태(tri-state) 장치(220) 및 제 2 삼상태 장치(224)에 각각 연결된다. 제 1 삼상태 장치(220)는 출력 버스(OUTA; 128)에 연결되고, 제 2 삼상태 장치(224)는 출력 버스(OUTB; 130)에 연결된다.
메모리 어레이(세트 1)(226)는 세트 인에이블 입력(206)에 의해 세트 디코더(202)에 연결되고, 비트 라인들의 한 쌍에 의하여 센스 증폭기(228)에 연결된다. 센스 증폭기(228)는 제 3 삼상태 장치(230) 및 제 4 삼상태 장치(232)에 연결되고, 이들은 출력 버스들(128 및 130)에 각각 연결된다. 메모리 어레이(세트 N-1)(234)는 세트 인에이블 입력(208)에 의해 세트 디코더(202)에 연결되고 비트 라인들의 한 쌍에 의하여 센스 증폭기(236)에 연결된다. 센스 증폭기(236)는 제 5 삼상태 장치(238) 및 제 6 삼상태 장치(240)에 연결되고, 이들은 출력 버스들(128 및 130)에 각각 연결된다.
메모리 뱅크 N-1 (110)는 메모리 어레이(세트 0)(250), 메모리 어레이(세트 1)(266) 및 메모리 어레이(세트 N-1)(274)와 같은 다수의 메모리 어레이들을 포함한다. 세트 디코더(242)는 세트 인에이블 입력들(244, 246 및 248)을 생산하기 위하여 세트 선택 입력(세트 인에이블), 뱅크 인에이블 입력들의 쌍(112) 또는 이들의 임의의 조합에 응답할 수 있다. 메모리 어레이(세트 N-1)(250)는 세트 인에이블 입력(244)에 의해 세트 디코더(242)에 연결되고, 비트 라인들의 한 쌍(254 및 256)에 의하여 센스 증폭기(252)에 연결된다. 센스 증폭기(252)는 센스 증폭기 출력들(258 및 262)을 포함하고, 이는 제 1 삼상태(tri-state) 장치(260) 및 제 2 삼상태 장치(264)에 각각 연결된다. 제 1 삼상태 장치(260)는 출력 버스(OUTA; 136)에 연결되고, 제 2 삼상태 장치(264)는 출력 버스(OUTB; 138)에 연결된다. 메모리 어레이(세트 1)(266)는 세트 인에이블 입력(246)에 의해 세트 디코더(242)에 연결되고, 비트 라인들의 한 쌍에 의하여 센스 증폭기(268)에 연결된다. 센스 증폭 기(268)는 제 3 삼상태(tri-state) 장치(270) 및 제 4 삼상태 장치(272)에 각각 연결되고, 이들은 출력 버스들(136 및 138)에 각각 연결된다. 메모리 어레이(세트 N-1)(274)는 세트 인에이블 입력(248)에 의해 세트 디코더(242)에 연결되고 비트 라인들의 쌍에 의해 센스 증폭기(276)에 연결된다. 센스 증폭기(276)는 제 5 삼상태 장치(278) 및 제 6 삼상태 장치(280)에 연결되고, 이들은 출력 버스들(136 및 138)에 각각 연결된다. 출력 버스들(128 및 136)은 논리 장치(124)를 통해 출력(140)에 연결되고, 출력 버스들(130 및 138)은 논리 장치(126)를 통해 출력(142)에 연결된다.
특정한 실시예에서, 뱅크 선택은 뱅크 선택 입력(102)에서 수신될 수 있다. 뱅크 선택 디코더(104)는 뱅크 선택을 디코딩하고, 디코딩된 뱅크 선택에 따라 뱅크 인에이블 입력의 한 쌍(112) 또는 뱅크 인에이블 입력의 한 쌍(116) 중 어느 하나를 인에이블한다. 특정한 실시예에서, 뱅크 인에이블 입력(114)이 인에이블될 수 있다. 메모리 뱅크 0(106)은 뱅크 인에이블 입력(114)에 의해 활성화될 수 있다. 세트 디코더(202)는 메모리 어레이들(210, 226 및 234) 중 어떠한 것을 활성화할지를 결정하기 위해 세트 인에이블 입력(세트 인에이블), 뱅크 인에이블 입력(114) 또는 이들의 임의의 조합을 통해 수신된 정보를 디코딩한다. 세트 디코더(202)는 세트 인에이블 입력들(204, 206 또는 208) 중 하나를 선택적으로 인에이블 할 수 있다. 특정한 실시예에서, 메모리 어레이(세트 0)(210)는 비트 라인들(214 및 216)에 전압을 인가(apply)하기 위하여 세트 인에이블 입력(204)에 응답하여 활성화될 수 있다. 센스 증폭기(212)는 비트 라인들(214 및 216)로부터의 차 분 전압(differential voltage)을 결정하고, 제 1 삼상태 장치(220) 및 제 2 삼상태 장치(224)에 제 1 센스 증폭기 출력(218) 및 제 2 센스 증폭기 출력(222)을 제공한다. 일반적으로, 제 1 출력 버스(128) 또는 제 2 출력 버스(130)는 상응하는 출력(140 또는 142)에 데이터를 제공하기 위해 활성화된다. 특정한 실시예에서, 출력 버스(OUTB; 130)가 활성화상태이면, 출력 버스(OUTB; 138)는 논리 하이 전압 레벨로 유지될 수 있으며, 이는 논리 장치(126)의 출력(142)이 복잡한 멀티플렉싱이 없이도 출력 버스(OUTB; 130)를 반영하도록 한다.
도 3은 메모리 어레이(210)의 일부 및 도 4에 도시된 예시적인(representative) 센스 증폭기(212)와 같은 연관된 센스 증폭기를 포함하는 도 1의 메모리 장치(100)와 같은 메모리 장치의 부분(300)의 특정한 실시예의 회로 다이어그램이다. 메모리 어레이(210)는 예시적인(representative) 워드 라인들(WL<0>, WL<1),..., WL<63>; 302, 304 및 306), 제 1 비트 라인(214), 제 2 비트 라인(BITB; 216), 센스 증폭기(212), 센스 증폭기 제어 입력(308), 제 1 센스 증폭기 출력(218) 및 제 2 센스 증폭기 출력(SA_OUTB; 222)을 포함한다. 예시적인(representative) 워드 라인(WL<0>; 302)은 제 1 트랜지스터(310), 제 2 트랜지스터(312) 및 인버터들(314 및 316)을 포함하는 교차-연결된 인버터를 포함하는 연관된 회로 구조를 포함한다. 예시적인(representative) 워드 라인(WL<1>; 304)은 제 1 트랜지스터(318), 제 2 트랜지스터(320) 및 인버터들(322 및 324)을 포함하는 교차-연결된 인버터를 포함하는 연관된 회로 구조를 포함한다. 예시적인(representative) 워드 라인(WL<63>; 306)은 제 1 트랜지스터(326), 제 2 트랜지 스터(328) 및 인버터들(330 및 332)을 포함하는 교차-연결된 인버터를 포함하는 연관된 회로 구조를 포함한다. 일반적으로, 데이터는 각각의 워드라인에 연관된 회로 구조들에 저장될 수 있다. 메모리 장치의 부분(300)의 특정한 메모리 어레이는 64 개의 예시적인(representative) 워드 라인들(WL<0>, WL<1>,..., WL<63>)을 가지는 것으로 도시되었다. 그러나, 특정한 메모리 어레이는 임의의 수의 워드 라인들을 포함할 수 있다.
메모리 장치의 부분(300)은 또한 트랜지스터들(342, 344 및 346) 및 프리차지(precharge) 클록 입력(348)을 포함하는 프리차지 장치(340)를 포함할 수 있다. 트랜지스터(342)는 (VDD와 같은) 전압 공급 단자와 연결된 제 1 단자, 프리차지 클록 입력(348)에 연결된 제어 단자, 비트 라인(214)에 연결된 제 2 단자를 포함한다. 트랜지스터(344)는 (VDD와 같은) 전압 공급단자와 연결된 제 1 단자, 프리차지 클록 입력(348)과 연결된 제어 단자 및 비트 라인(216)에 연결된 제 2 단자를 포함한다. 트랜지스터(346)는 비트 라인(214)에 연결된 제 1 단자, 프리차지 클록 입력(348)에 연결된 제어 단자 및 비트 라인(216)에 연결된 제 2 단자를 포함한다.
특정한 실시예에서, 비트 라인들(214 및 216)은 그들이 비활성화되는 경우에 전압 레벨(VDD)로 프리차지된다. 워드 라인(WL<0>; 302)과 같은 특정한 워드 라인이 활성화된 경우, 비트 라인(214) 또는 비트 라인(216)에서 제 1 및 제 2 트랜지스터(310 및 312)를 통한 각각의 비트 라인으로부터의 디스차지 경로로 인한 전압 강하(drop)가 발생할 수 있다. 데이터는 비트 라인들(214 및 216) 상에서 연관된 회로 구조들로부터 판독된다. 센스 증폭기 제어 입력(308)이 로우인 경우, 제 1 및 제 2 센스 증폭기 출력들(218 및 222)은 로우이다. 센스 증폭기 제어 입력(308)이 하이인 경우, 제 1 센스 증폭기 출력(218) 또는 제 2 센스 증폭기 출력(SA_OUTB; 222)은 비트 라인(BIT; 214) 및 비트 라인(BITB; 216) 사이의 전압 차이에 기반하여 전압 레벨(VDD)로 상승할 수 있다.
도 4는 도 2 및 3의 센스 증폭기(212)와 같은 예시적인(representative) 센스 증폭기의 특정한 실시예의 회로 다이어그램이다. 센스 증폭기(212)는 비트 라인 입력들(214 및 216), 제 1 및 제 2 센스 증폭기 출력들(218 및 222) 및 센스 증폭기 제어 입력(308)을 포함한다. 센스 증폭기(212)는 또한 트랜지스터들(402, 404, 406, 408, 410, 412, 414, 416, 418, 및 420), 라인(node_A; 422), 라인(node_B; 424) 및 인버터들(426 및 428)을 포함한다. 라인들(node_A 및 node_B; 422 및 424)은 예시적인(representative) 센스 증폭기의 내부 노드들이다. 트랜지스터(402)는 (VDD와 같은) 전압 공급 단자에 연결된 제 1 단자, 센스 증폭기 제어 입력(308)과 연결된 제어 단자, 인버터(426)와 연결된 제 2 단자를 포함한다. 트랜지스터(408)는 (VDD와 같은) 전압 공급 단자에 연결된 제 1 단자, 센스 증폭기 제어 입력(308)과 연결된 제어 단자, 인버터(428)와 연결된 제 2 단자를 포함한다. 트랜지스터(404)는 (VDD)와 같은 전압 공급 단자에 연결된 제 1 단자, 라인(node_A; 422)에 연결된 제어 단자, 라인(node_B; 424)에 연결된 제 2 단자를 포함한다. 트랜지스터(410)는 라인(node_B; 424)에 연결된 제 1 단자, 라인(node_A; 422)에 연결된 제어 단자, 및 제 2 단자를 포함한다. 트랜지스터(414)는 트랜지스터(410)의 제 2 단자에 연결된 제 1 단자, 비트 라인 입력(214)에 연결된 제어 단 자, 노드(426)에 연결된 제 2 단자를 포함한다. 트랜지스터(416)는 (VDD와 같은) 전압 공급 단자에 연결된 제 1 단자, 센스 증폭기 제어 입력(308)에 연결된 제어 단자, 노드(426)에 연결된 제 2 단자를 포함한다. 트랜지스터(420)는 노드(426)에 연결된 제 1 단자, 센스 증폭기 제어 입력(308)에 연결된 제어 단자, (전기적 접지와 같은) 전압 공급 단자에 연결된 제 2 단자를 포함한다. 트랜지스터(406)는 (VDD와 같은) 전압 공급 단자에 연결된 제 1 단자, 라인(node_B; 424)에 연결된 제어 단자, 라인(node_A; 422)에 연결된 제 2 단자를 포함한다. 트랜지스터(412)는 라인(node_A; 422)에 연결된 제 1 단자, 라인(node_B; 424)에 연결된 제어 단자, 및 제 2 단자를 포함한다. 트랜지스터(418)는 트랜지스터(412)의 제 2 단자에 연결된 제 1 단자, 비트 라인 입력(BITB; 216)에 연결된 제어 단자, 노드(426)에 연결된 제 2 단자를 포함한다.
특정한 실시예에서, 센스 증폭기 제어 입력(308)이 논리 로우 레벨(예를 들어, 0볼트)인 경우, 트랜지스터들(402 및 408)은 활성화되어 인버터들(426 및 428)에 (VDD와 같은) 전압 레벨을 공급하고, 이는 출력들(218 및 222)에서의 전압 로우 레벨을 야기한다. 또한, 센스 제어 입력(308)의 로우 논리 레벨은 트랜지스터(420)를 비활성화하고, 트랜지스터(416)를 활성화하여 (VDD와 같은) 전압 레벨을 노드(426)에 인가(apply)한다.
특정한 실시예에서, 센스 증폭기 제어 입력(308)이 하이 전압 레벨인 경우, 트랜지스터들(402, 408 및 416)은 비활성화된다. 비트 라인(BIT; 214) 및 비트 라인(BITB; 216)사이의 전압 차이는 라인(node_A; 422) 또는 라인(node_B; 424) 중 하나를 전압 로우 레벨로, 다른 라인을 (VDD와 같은) 논리 하이 전압 레벨이 되도록 할 수 있으며, 센스 증폭기 출력들(SA_OUT 및 SA_OUTB; 218 및 222)과 같은 인버터들의 출력을 논리 하이 레벨이 되도록 하고, 다른 것들은 논리 로우 레벨이 되도록 할 수 있다.
도 5는 도 3의 센스 증폭기(212)의 출력들(218 및 222)과 같은 센스 증폭기의 출력을 이용하여 듀얼 버스 메모리 어레이를 구동하는 회로 장치(500)의 특정한 실시예의 다이어그램이다. 회로 장치(500)는 센스 증폭기의 제 1 출력(SA_OUT; 218), 센스 증폭기의 제 2 출력(SA_OUTB; 222), 제 1 삼상태 장치(220), 제 2 삼상태 장치(224)를 포함한다. 회로 장치(500)는 또한 제 1 버스 선택 입력(BUS_A SELECT; 504) 및 제 2 버스 선택 입력(BUS_B SELECT; 506)을 포함한다. 제 1 삼상태 장치(220)는 제 1 NAND 게이트(502), 데이터 라인들(508, 510 및 512),트랜지스터들(516, 518 및 520)을 포함한다. 제 1 삼상태 장치(220)는 또한 제 1 출력 버스(OUTA; 128)에 연결된다. 제 2 삼상태 장치(224)는 제 2 NAND 게이트(522), 데이터 라인들(524, 526 및 528) 및 트랜지스터들(532, 534 및 536)을 포함한다. 제 2 삼상태 장치(224)는 또한 제 2 출력 버스(OUTB; 130)에 연결된다.
센스 증폭기 제 1 출력(218)은 제 2 삼상태 장치(224)의 제 2 NAND 게이트(522)에 연결되고, 제 1 삼상태 장치(220)의 트랜지스터(518)에 연결된다. 센스 증폭기 제 2 출력(222)은 제 1 삼상태 장치(220)의 제 1 NAND 게이트(502)에 연결되고, 제 2 삼상태 장치(224)의 트랜지스터(534)에 연결된다. 버스 선택 입력(BUS_A SELECT; 504)는 제 1 삼상태 장치(220)의 제 1 NAND 게이트(502)에 연결 되고, 데이터 라인(512)을 통해 트랜지스터(520)와 연결된다. 제 1 NAND 게이트(502)의 출력은 데이터 라인(508)을 통해 트랜지스터(516)에 연결된다. 버스 선택 입력(BUS_B SELECT; 506)은 제 2 NAND 게이트(522)에 연결되고 데이터 라인(528)을 통해 트랜지스터(536)에 연결된다. 제 2 NAND 게이트(522)의 출력은 데이터 라인(524)을 통해 트랜지스터(532)에 연결된다.
특정한 실시예에서, 도 3의 센스 증폭기(212)와 같은 센스 증폭기는 제 1 출력 신호를 센스 증폭기 제 1 출력(218)에, 그리고 제 2 출력 신호를 센스 증폭기 제 2 출력(222)에 인가(apply)한다. 일반적으로 제 1 버스 선택 입력(504) 및 제 2 버스 선택 입력(506)은 동시에 활성화될 수 있으며, 이는 도 1에 도시된 메모리 뱅크(106)와 같은 메모리 뱅크의 출력 버스들(128 및 130) 중 하나 또는 둘 다를 센스 증폭기(212)가 구동하도록 한다.
특정한 실시예에서, 트랜지스터들(516 및 532)은 p-채널 트랜지스터들이고, 트랜지스터들(518, 520, 534 및 536)은 n-채널 트랜지스터들일 수 있다. 일반적으로, 버스 선택 입력들(504 및 506)은 각각 출력 버스(128) 또는 출력 버스(130)를 선택한다.
특정한 예시적인 실시예에서, 버스 선택 입력(BUS_A SELECT; 504)이 논리 로우 레벨에 있고, 버스 선택 입력(BUS_B SELECT; 506)이 논리 하이 레벨에 있는 경우, 제 1 NAND 게이트(502)는 데이터 라인(508)에 고정된 논리 하이 출력을 인가하고, 이 출력은 트랜지스터(516)의 제어 단자에서 반전된다. 버스 선택 입력(BUS_A SELECT; 504)은 트랜지스터(520)를 턴오프(turn off)하고, 제 1 삼상태 장치(220) 를 비활성화 상태로 유지한다. 출력 버스(OUTA; 128)은 예를 들어 도 7의 트랜지스터(710)와 유사한 트랜지스터와 같은 트랜지스터 장치에 의해 고정된 전압 레벨로 유지되거나, 삼상태 장치(220)와 같은 다른 인에이블된 세트의 삼상태 장치들에 의해 구동될 수 있다. 버스 선택 입력(BUS_B SELECT; 506)의 논리 하이 레벨은 센스 증폭기의 제 1 및 제 2 출력들(218 및 222)로부터 출력 버스(OUTB; 130)로 데이터를 제공하기 위해 삼상태 장치(224)를 활성화한다. 버스 선택 입력(BUS_B SELECT; 506)은 트랜지스터(536)를 활성화하고 제 2 NAND 게이트(522)에 논리 하이 입력을 제공하며, 이는 센스 증폭기의 제 1 출력(218)으로부터의 데이터가 데이터 라인(524) 상에 나타나고(appear) 센스 증폭기의 제 2 출력(222)으로부터의 데이터가 데이터 라인(526) 및 출력 버스(OUTB; 130)상에 나타나도록 한다. 특정한 실시예에서, 도 3 및 4의 센스 증폭기 제어 입력(308)과 같은 센스 증폭기 제어 입력이 활성화된 경우, 센스 증폭기 출력들(218 및 222)은 출력들이 상호 배타적인 것처럼 행동할 수 있다. 일반적으로, 센스 증폭기 제어 입력(308)이 센스 증폭기(212)에 제공되는 경우에, 센스 증폭기 출력(218) 또는 센스 증폭기 출력(222) 중 하나는 (전압 레벨 VDD와 같은) 전압 레벨로 상승한다.
특정한 실시예에서, 메모리 뱅크가 인에이블된 경우, 버스 선택 입력(504 및 506)과 같은 버스 선택 입력은 특정한 버스가 선택될 때까지 논리 로우 레벨로 유지될 수 있다. 버스 선택 입력들(504 및 506)을 논리 로우 전압 레벨로 유지함으로 인하여, 트랜지스터들(516, 520, 532 및 536)은 비활성화 상태이다.
일반적으로, 도 5의 회로 장치(500)의 특정한 실시예는 센스 증폭기(212)가 도 1에 도시된 출력 버스들(128 및 130)과 같은 메모리 뱅크의 듀얼 출력 버스들을 선택적으로 구동하도록 한다. 제 1 삼상태 장치(220) 또는 제 2 삼상태 장치(224)를 제 1 및 제 2 버스 선택 입력들(504 및 506)을 통해 선택적으로 활성화함으로써, 센스 증폭기의 듀얼 출력들(218 및 222)은 도 1 에 도시된 메모리 뱅크(106)와 같은 메모리 뱅크의 듀얼 버스들을 구동하는데 사용될 수 있으며, 이는 센스 증폭기(212)가 2-스레드 메모리 액세스를 지원하도록 한다.
도 6은 도 3의 센스 증폭기(212)와 같은 센스 증폭기의 특정한 실시예의 타이밍 다이어그램(600)이다. 다이어그램(600)은 메모리 뱅크들이 기반하는 클록 신호(602), (도 2의 비트 라인들(214 및 216)로부터와 같은) 비트 신호들의 쌍(604), (도 4의 308과 같은) 센스 증폭기 인에이블(제어) 신호(606), (도 4의 218과 같은) SA_OUT 신호(608), (도 4의 222와 같은) SA_OUTB 신호(610), (도 5의 506과 같은) BUS_B SELECT 입력(612), 삼상태 장치 동작 표시자(614), (도 1의 112와 같은) OUTB 뱅크 인에이블 신호(616), 및 (도 5의 130과 같은) OUTB 신호(618)를 포함한다. 일반적으로, 클록 신호가 도 3의 워드 라인(302)과 같은 선택된 워드 라인을 구동하도록 워드 라인 드라이버를 활성화하는 경우, 도 3의 트랜지스터들(310 및 312)은 활성화되고, 전압 강하는 비트 라인들(214 및 216) 중 하나에 인가될 수 있다.
비트 신호(604)는 도 3의 비트 라인들(214 및 216)의 전압 레벨을 지칭한다. 도시된 바와 같이, 도 3의 워드 라인(WL<0>;302)과 같은 특정한 워드 라인과 연관된 클록(502)이 논리 하이 레벨에 있는 경우, 비트 라인들(214 또는 216)의 전압 레벨들은 시간 피리어드에 걸쳐 변화할 수 있으며, 이는 620 및 622에 표시된 바와 같이 비트 라인들(214 및 216) 사이의 전압 차이를 야기한다. 도 3의 센스 증폭기(212)와 같은 센스 증폭기는 606에서 센스 증폭기 인에이블(제어) 신호(308)에 의해 활성화될 수 있다. 624에서 센스 인에이블 입력이 상승하면, 센스 증폭기 출력 신호(608)(예를 들어, 도 3의 센스 증폭기 출력(218)의 신호) 또는 센스 증폭기 출력 신호(610)(예를 들어, 도 3의 센스 증폭기 출력(222)의 신호) 중 하나는 626 및 628 각각에 표시된 바와 같이 상승할 수 있다. 센스 인에이블 입력이 하강하면, 출력 신호들(608 및 610)은 각각 630 및 632에 표시된 바와 같이, 논리 로우 레벨로 하강한다. 일반적으로, (도 2 및 3의 삼상태 장치(224)와 같은) 삼상태 장치는 제 2 버스 선택 입력 신호(612), 센스 인에이블 입력 신호(606), 및 OUTB 뱅크 인에이블 신호(616)에 의해 활성화된다. BUS_B SELECT 입력 신호(612)가 634에서 하이인 경우, 센스 증폭기 제어 신호(505)는 624에서 하이이며, OUTB 뱅크 인에이블 신호(616)는 636에서 하이이고, 삼상태 드라이버는 638에서 활성화된다. 삼상태 장치는 출력(OUTB) 신호가 삼상태 장치의 푸쉬-풀(push-pull) 효과로 인하여 640에서 변화하도록 한다. 출력 버스(OUTB) 값은 (도 7의 교차-연결된 인버터들(714 및 716)과 같은) 교차-연결된 인버터들의 한 쌍에 의해 642에서 유지된다. OUTB 뱅크 인에이블 신호(616)가 644에서 논리 로우 레벨로 하강하면, (도 7의 트랜지스터와 같은) 풀-업(pull-up) 트랜지스터는 출력 버스(OUTB) 신호(618)를 646에서 (VDD 전압 레벨과 같은) 논리 하이 레벨로 끌어올릴 수 있다.
도 7은 다수의 메모리 어레이들(세트 0, 세트 1,..., 세트 N-1)을 포함하는 메모리 뱅크(700)의 특정한 실시예의 블록 다이어그램이다. 메모리 뱅크(700)는 메모리 어레이들(702, 704 및 706)을 포함한다. 메모리 어레이(702)는 입력 비트 라인들(214 및 216)을 수신하고, 센스 인에이블 (제어) 입력(308)을 수신하는 센스 증폭기(212)를 포함한다. 센스 증폭기(212)는 제 1 출력(SA_OUT; 218) 및 제 2 출력(SA_OUTB; 222)을 제 2 삼상태 장치(224)로 제공한다. 제 2 삼상태 장치(224)는 NAND 게이트(522), 버스 선택 입력(SET0 BUS_B SELECT; 506), 데이터 라인들(524, 526 및 528), 및 트랜지스터들(532, 534 및 536)을 포함한다. 메모리 뱅크(700)는 또한 AND 게이트(708), 뱅크 인에이블 입력(112) 및 세트 (어레이) 인에이블 입력(203), 출력 버스(OUTB; 130), 트랜지스터(710), 및 교차-연결된 인버터들(714 및 716)을 포함한다. 뱅크 인에이블 입력(701)은 예를 들어, OUTA 뱅크 인에이블 입력(114) 및 OUTB 뱅크 인에이블 입력(116)상에서 논리적 OR 연산을 수행하기 위해, 논리적 OR 게이트(703)를 이용하여 생성될 수 있다.
트랜지스터(710)는 (VDD와 같은) 전압 공급 단자에 연결된 제 1 단자(712), OUTB 뱅크 인에이블 입력(116)에 연결된 제어 단자, 출력 버스(OUTB; 130)에 연결된 제 2 단자를 포함한다. 센스 증폭기(212)의 제 1 출력(SA_OUT; 218) 제 1 입력을 NAND 게이트(522)에 제공한다. 제 2 버스 선택 입력(SET0 BUS_B SELECT; 506)은 제 2 입력을 NAND 게이트(522)에 제공한다. 센스 증폭기(212)의 제 2 출력(SA_OUTB; 222)은 데이터 라인(526)을 통해 트랜지스터(534)의 제어 단말에 연결된다. 버스 선택 입력(SET0 BUS_B SELECT; 506)은 데이터 라인(528)을 통해 트랜지스터(536)의 제어 단자에 연결된다. 일반적으로, 제 1 삼상태 장치(220), 버스 선택 입력(SET0 BUS_A SELECT; 504) 및 대응하는 출력 버스(OUTA; 128)는 명확성을 위해 도 7에서 생략되었다. 또한, 메모리 어레이들(704 및 706)이 출력 버스들(OUTA 및 OUTB; 128 및 130)에 연결될 수 있는 유사한 구조를 가지고, 이는 명확성을 위해 생략되었음을 이해할 수 있을 것이다.
특정한 실시예에서, 메모리 뱅크가 데이터 버스(OUTB; 130)를 구동하기 위해 선택되지 않은 경우(예를 들어, 뱅크 인에이블 입력(116)이 논리 로우 레벨인 경우), 트랜지스터(710)는 출력 버스(OUTB; 130)를 논리 하이 레벨로 끌어올린다. 일반적으로, 센스 인에이블(센스 증폭기 제어 입력(308)이 어서트되면(assert), 센스 증폭기 출력(SA_OUT; 218) 또는 센스 증폭기 출력(SA_OUTB; 222)중 하나만이 상승할 수 있다. 센스 인에이블 제어 입력(308)이 디-어서트(de-assert)된 경우(비활성화), 센스 증폭기 출력들(218 및 222)은 논리 로우 레벨로 하강한다. 일반적으로, 뱅크 인에이블(116)이 논리 로우 레벨에 있는 경우, BUS_B SELECT(506)는 논리 로우 레벨에 있다. 메모리 어레이(702)가 도 2 및 5의 삼상태 장치들(220 및 224)과 같은 다수의 삼상태 장치들을 포함할 수 있음을 이해하여야 할 것이다. 트랜지스터(710)는 출력 버스(130)의 전압 레벨을 VDD로 끌어올린다. 일반적으로 특정한 뱅크 내에 존재하는 모든 세트들(702, 704 및 706)은 OUTB 뱅크_인에이블(116)이 논리 로우 레벨에 있는 경우에 동일하게 행동한다. 따라서, 삼상태 장치(224)와 같은 삼상태 장치들과 트랜지스터(710) 사이에 출력 버스(130)를 통한 컨플릭트(conflict)가 존재하지 않는다. 제 2 버스 선택(506)은 논리 로우에 있고, 이는 삼상태 장치(224)가 비활성화되도록 하며, 트랜지스터(710)가 출력 버 스(130)의 전압 레벨을 제어하도록 한다.
특정한 실시예에서, 논리 하이 레벨은 메모리 뱅크(700)의 각각의 출력 버스에 대한 기본(default) 전압 레벨일 수 있다. 메모리 뱅크(700) 및 메모리 뱅크와 관련된 메모리 어레이(세트 0)가 데이터 버스(OUTB; 130)를 구동하기 위해 선택되는 경우(예를 들어, OUTB 뱅크 인에이블 입력(116)이 논리 하이 레벨에 있는 경우), 트랜지스터(710)는 비활성화되고 뱅크 인에이블 입력(701)은 논리 하이 레벨에 있다. AND 게이트(708)는 센스 증폭기(212)에 대한 센스 인에이블 입력(308)을 결정하기 위해 뱅크 인에이블 입력(701) 및 세트-인에이블 입력(204)상에서 논리적 AND 연산을 수행한다. 센스 인에이블 입력(308)이 센스 증폭기(212)를 활성화하면, 센스 증폭기(212)는 제 1 출력(SA_OUT; 218) 및 제 2 출력(SA_OUTB; 222)을 제공하고, 이는 버스 선택 입력(506)에 따라 출력 버스(OUTB; 130)상에서 선택적으로 유도된다. 제 1 출력(SA_OUT; 218) 및 제 2 출력(SA_OUTB; 222) 중 하나는 논리 하이 레벨에 있으며, 다른 출력들은 논리 로우 전압 레벨에 있다.
일반적으로, 센스 증폭기(212)는 예를 들어, 듀얼 판독을 이용한 2-스레드된 64-비트 메모리 액세스에 사용될 수 있다. 캐시 메모리와 같은 메모리 장치는 액세스 컨플릭트(conflict)를 감소시키기 위하여 메모리 뱅크(700)와 같은 단일 메모리 뱅크를 액세스할 수 있다.
특정한, 비-제한적인 실시예에서, 뱅크 인에이블 입력(701), 세트 인에이블 입력(204), 및 제 2 버스 선택 입력(SET0 BUS_B SELECT; 506)은, 예를 들어, 논리 장치 또는 제어기(미도시)로부터의 제어 신호의 디코딩된 일부로부터 결정될 수 있 다. 특정한 실시예에서, OUTB 뱅크 인에이블(116)이 비활성화되면, 버스 선택 입력(SET0 BUS_B SELECT; 506)은 논리 로우 레벨에 있으며, 이는 삼상태 장치(드라이버)(224)를 비활성화로 유지한다. 유사하게, OUTA 뱅크 인에이블(114)이 비활성화되면, 대응하는 버스 선택 입력(SET0 BUS_A SELECT)(미도시)는 논리 로우 레벨에 있으며, 이는 연관된 삼상태 장치(드라이버)(220)(도 2에서 미도시)를 비활성화로 유지한다. 일반적으로, 센스 증폭기(212)는 출력 버스(OUTA 및 OUTB; 128 및 130) 중 하나가 필요한 경우 활성화되고, 그렇지 않으면 센스 증폭기(212)는 비활성화된다.
도 8은 다수의 메모리 어레이들(세트 0, 세트 1,..., 세트 N-1)을 포함하는 메모리 뱅크(800)의 다른 특정한 실시예의 블록 다이어그램이다. 메모리 뱅크(00)는 자동 테스트 패턴 생성(auto test pattern generationl; ATPG) 및 뱅크 인에이블 입력(808), 테스트 구조(810), ATPG 입력(812), 스캔가능한 플립 플롭 장치(814)를 포함한다. 특정한 실시예에서, ATPG 및 뱅크 인에이블 입력(808)은 도 7에 도시된 뱅크 인에이블 입력(701)으로부터 및 반전된(inverted) ATPG 인에이블(812)로부터 생성될 수 있다. 일반적으로, 테스트 구조(810)는 출력 버스(OUTB; 130)에 연결된다. 테스트 구조는 제 1 트랜지스터(816) 및 제 2 트랜지스터(818)를 포함한다. 제 1 트랜지스터(816)는 출력 버스(OUTB; 130)에 연결된 제 1 단자, ATPG 인에이블 입력(812)에 연결된 제 1 제어 단자, 및 제 2 단자를 포함한다. 제 2 트랜지스터(818)는 제 2 단자에 연결된 제 3 단자, 뱅크 인에이블 입력(OUTB 뱅크 인에이블)(116)에 연결된 제 2 제어 단자, 및 전압 공급 단자(VSS)에 연결된 제 4 단자를 포함한다.
일반적으로, 반전된 ATPG 인에이블 및 뱅크 인에이블 입력(808)은 AND 게이트(708)에 제공될 수 있다. 그러나, 메모리 어레이(세트 0)(802)의 센스 증폭기(212)는 입력(808) 및 세트 인에이블 입력(204)이 모두 인에이블된 경우에만 활성화 된다. 따라서, 삼상태 장치(224)는 테스트동안 비활성화가 유지되며, 출력 버스(OUTB; 130)가 삼상태 장치(224)로부터의 간섭을 받지 않고 테스트 되도록 한다. 일반적으로, 뱅크 내의 세트들의 다른 삼상태 장치들은 또한 테스트 동안 비활성화상태가 유지될 수 있다(예를 들어, 모든 센스 증폭기 제어 입력들이 비활성화), (센스 증폭기(212)와 같은) 센스 증폭기들의 (SA_OUT(218) 및 SA_OUTB(222)와 같은) 센스 증폭기 출력들을 논리 로우 상태에 있도록 유지하고, 이는 (삼상태 장치(224)와 같은) 연관된 삼상태 장치들을 비활성화상태가 되도록 한다).
일반적으로, 정상(normal) 동작 동안에, 메모리 뱅크(800)는 도 6과 관련하여 설명한 바와 같이 동작할 수 있다. 테스트 구조(810)는 비활성화될 수 있다, 왜냐하면 ATPG 인에이블 입력(812)이 논리 로우 레벨에서 유지되고, 출력 버스(OUTB; 130)에 대해 높은 임피던스를 나타내는 트랜지스터(816)를 비활성화하기 때문이다. 테스트 동작 모드 동안에, ATPG 인에이블 입력(812)은 논리 하이 전압 레벨에 있을 수 있으며, 트랜지스터(816)를 활성화한다. OUTB 뱅크 인에이블 입력(116)은 활성화될 수 있으며, 트랜지스터(710)를 비활성화한다. 데이터는 메모리 세트들(세트0, 세트1,...,세트(N-1))을 활성화하지 않고 출력 버스(OUTB; 130)에 테스트 데이터를 제공하기 위해 스캔가능한 플립 플롭(814)에 의해 OUTB BANK ENABLE(116)에 인가될 수 있다. 일반적으로, 테스트 구조(810)는 메모리 뱅크(802)의 메모리 출력 버스(OUTB; 130)를 802, 804, 및 806과 같은 메모리 뱅크 세트들을 활성화할 필요가 없이 테스트 되도록 한다. 또한, 테스트 구조(810)는 설계자가 출력 버스(OUTB; 130) 상에 자동 테스트 패턴 생성 데이터를 배치(place)하게 하도록 한다. 테스트 구조(810)는 일반 동작에서의 지연을 일으킴이 없이 테스트 삽입을 허용한다. 예를 들어, 일반 동작 동안에, ATPG 인에이블 입력(812)은 논리 로우 레벨에서 유지되고, 트랜지스터(816)를 비활성화하며, 이는 출력 버스(OUTB; 130)에 높은 임피던스를 나타낸다. 테스트 동작 모드에서, 트랜지스터(816)는 활성화 되어 OUTB BANK ENABLE(116) 신호로부터의 ATPG 데이터를 스캔가능한 플립-플롭(814)으로부터 트랜지스터(818)를 통해 출력 버스(OUTB; 130)에 배치하도록 한다.
일반적으로, 메모리 뱅크의 출력 버스(130)가 비활성화된 경우, 출력 버스(OUTB; 130)의 전압 레벨을 끌어올리는 트랜지스터(710)를 제공함으로써, 활성 메모리 뱅크의 출력 버스는 모든 출력에 대한 논리적 AND 연산을 수행함으로써 선택될 수 있다. 활성 출력 버스를 제외한 모든 출력 버스들이 논리 하이 전압 레벨로 유지되고 있기 때문에, AND 게이트는 도 1의 129, 132 및 136 과 같은 메모리 뱅크들의 출력 버스들 사이에서 선택하는데 사용될 수 있으며, AND 게이트의 출력은 활성 뱅크의 출력 버스로부터의 데이터를 반영할 수 있다.
도 9는 도 3의 센스 증폭기와 같은 센스 증폭기를 사용한 메모리 어레이의 두 개의 출력 버스들 중 하나를 선택적으로 구동하는 방법의 특정한 실시예의 플로 우 다이어그램이다. 900에서, 센스 증폭기의 제 1 출력 및 제 2 출력은 제 1 버스에 연결된 제 1 삼상태 장치에서 수신된다. 902에서, 센스 증폭기의 제 1 출력 및 제 2 출력은 제 2 버스에 연결된 제 2 삼상태 장치에서 수신된다. 904에서, 제 1 삼상태 장치 또는 제 2 삼상태 장치는 버스 선택 입력을 수신하는 것에 응답하여 제 1 버스 또는 제 2 버스를 구동하도록 선택적으로 활성화된다. 906에서, 제1 버스 및 제 2 버스 중 비-선택된(non-selected) 하나는 논리 하이 전압 레벨에서 유지된다.
특정한 실시예에서, 도 7 및 8의 트랜지스터(710)와 같은 트랜지스터는, 출력 버스(OUTB; 130)가 활성화되지 않는 경우에, 출력 버스(OUTB; 130)를 논리 하이 레벨로 유지하는데 사용될 수 있다. 비활성화된 출력 버스들을 논리 하이 레벨로 유지함으로써, 비활성화된 출력 버스들의 전압 레벨들이 알려지고, 출력들 사이에서 (멀티플렉서를 통하지 않고) 선택하기 위해 논리적 AND 연산에서 사용될 수 있다. 따라서, 타이밍 지연들은 감소할 수 있다. 특정한 실시예에서, 제 1 삼상태 장치(220) 및 제 2 삼상태 장치(224)는 세트 인에이블 입력(204) 및 제 1 버스 선택 입력(504) 및 제 2 버스 선택 입력(506)과 같은 연관된 버스 선택 입력에 의하여 활성화된다.
특정한 실시예에서, 이 방법은 또한 뱅크 인에이블 신호를 수신하는 단계, 메모리 어레이 인에이블 수신하는 단계 및 선택적으로 센스 증폭기를 활성화하기 위해 뱅크 인에이블 신호 및 메모리 어레이 신호로부터 센스 인에이블 입력을 유도하는(derive) 단계를 포함할 수 있다. 특정한 실시예에서, (도 3에 도시된 센스 인에이블(제어) 입력(308)과 같은) 센스 인에이블 입력은 도 2의 세트 인에이블 입력(204) 및 뱅크 인에이블 입력(116)과 같은 입력들에 기반하여 (도 7의 AND 게이트와 같은) 로직을 사용하여 유도될 수 있다. 특정한 실시예에서, 세트 인에이블 입력(204)은 도 7에 도시된 메모리 뱅크(700)와 같은 메모리 뱅크의 특정한 메모리 어레이를 선택할 수 있다. 특정한 실시예에서, 센스 인에이블 입력(308)은 뱅크 인에이블 신호(701) 및 메모리 어레이 (세트) 인에이블 신호(204) 상에서 논리적 AND 연산을 수행함으로써 유도된다. 또 다른 특정한 실시예에서, (삼상태 장치들(220 및 224)과 같은) 제 1 삼상태 장치 및 제 2 삼상태 장치는 (도 3에 도시된 워드 라인(302)과 같은) 제 1 워드 라인 및 (도 3에 도시된 워드 라인(304)과 같은) 제 2 워드라인으로부터 데이터를 판독하는 듀얼 판독 동작을 수행하기 위해 활성화될 수 있다.
당업자는 상술한 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 소자들, 블록, 모듈, 회로, 및 단계들이 그들의 기능적 관점에서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 인가될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (25)

  1. 제 1 버스에 연결된 제 1 삼상태(tri-state) 장치에서 센스 증폭기의 제 1 센스 출력 및 제 2 센스 출력을 수신하는 단계;
    제 2 버스에 연결된 제 2 삼상태(tri-state) 장치에서 상기 센스 증폭기의 상기 제 1 센스 출력 및 상기 제 2 센스 출력을 수신하는 단계; 및
    버스 선택 입력에 응답하여 상기 제 1 버스 및 상기 제 2 버스 중 적어도 하나를 구동(drive)하기 위해 상기 제 1 삼상태 장치 및 제 2 삼상태 장치중 적어도 하나를 선택적으로 활성화하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 제 1 버스 및 제 2 버스 중 비-선택된(non-selected) 버스를 논리 하이(high) 전압 레벨로 유지하는 단계를 더 포함하는, 방법.
  3. 제 1 항에 있어서,
    뱅크 인에이블 신호를 수신하는 단계;
    메모리 어레이 인에이블 신호를 수신하는 단계; 및
    상기 센스 증폭기를 선택적으로 활성화하기 위해 상기 뱅크 인에이블 신호 및 상기 메모리 어레이 인에이블 신호에 응답하여 센스 입력을 유도하는(derive) 단계를 더 포함하는, 방법.
  4. 제 3 항에 있어서,
    상기 센스 입력을 유도하는 단계는,
    상기 뱅크 인에이블 신호 및 상기 메모리 어레이 인에이블 신호 상의 논리 AND 연산을 수행하는 단계를 포함하는, 방법.
  5. 제 1 항에 있어서,
    듀얼 판독 동작을 수행하기 위해 상기 제 1 삼상태 장치 및 상기 제 2 삼상태 장치를 활성화하는 단계를 더 포함하는, 방법.
  6. 제 1 항에 있어서,
    상기 제 1 버스에서의 판독 동작 및 상기 제 2 버스에서의 판독 동작을 수행하기 위하여 상기 제 1 삼상태 장치 및 상기 제 2 삼상태 장치를 활성화하는 단계를 더 포함하는, 방법.
  7. 제 1 버스에 연결된 제 1 삼상태 장치;
    제 2 버스에 연결된 제 2 삼상태 장치;
    메모리 어레이의 제 1 비트 라인에 응답하고 상기 메모리 어레이의 제 2 비트 라인에 응답하는 센스 증폭기를 포함하며,
    여기서, 상기 센스 증폭기는,
    상기 제 1 삼상태 장치에 연결된 제 1 출력 및 상기 제 2 삼상태 장치에 연결된 제 2 출력을 포함하고, 상기 제 1 버스 및 제 2 버스 중 하나를 선택적으로 구동하는, 회로 장치.
  8. 제 7 항에 있어서,
    상기 제 1 버스 및 상기 제 2 버스 중 하나를 선택하기 위하여 상기 센스 증폭기에 연결된 버스 선택 입력을 더 포함하는, 회로 장치.
  9. 제 7 항에 있어서,
    상기 센스 증폭기를 선택적으로 활성화하기 위한 센스 입력을 더 포함하는, 회로 장치.
  10. 제 7 항에 있어서,
    상기 제 1 버스를 선택하기 위해 상기 제 1 삼상태 장치에 연결된 제 1 버스 선택 입력; 및
    상기 제 2 버스를 선택하기 위해 상기 제 2 삼상태 장치에 연결된 제 2 버스 선택 입력을 더 포함하는, 회로 장치.
  11. 제 7 항에 있어서,
    상기 센스 증폭기는,
    상기 제 1 비트 라인 및 상기 제 2 비트 라인의 전압 레벨과 관련된 출력을 결정하고, 상기 결정된 출력에 기반하여 상기 제 1 버스 및 상기 제 2 버스 중 하나를 선택적으로 구동하는, 회로 장치.
  12. 제 1 버스에 응답하는 제 1 삼상태 장치에서 센스 증폭기의 제 1 센스 출력을 수신하는 수단;
    제 2 버스에 응답하는 제 2 삼상태 장치에서 상기 센스 증폭기의 제 2 센스 출력을 수신하는 수단; 및
    버스 선택에 응답하여 상기 제 1 센스 출력 중 하나를 이용하여 상기 제 1 버스 및 상기 제 2 센스 출력을 이용하여 상기 제 2 버스를 선택적으로 구동하는 수단을 포함하는 회로 장치.
  13. 제 12 항에 있어서,
    상기 제 1 버스 및 상기 제 2 버스 중 비-선택된(non-selected) 하나를 논리 하이(high) 전압 레벨로 유지하는 수단을 더 포함하는, 회로 장치.
  14. 제 12 항에 있어서,
    상기 선택적으로 구동하는 수단을 활성화하기 위하여, 뱅크 인에이블 신호 및 메모리 어레이 인에이블 신호로부터 센스 입력을 유도하는 수단을 더 포함하는, 회로 장치.
  15. 제 14 항에 있어서,
    상기 뱅크 인에이블 신호 및 상기 메모리 어레이 인에이블 신호 상에 논리 AND 연산을 수행하는 수단을 더 포함하는, 회로 장치.
  16. 제 12 항에 있어서,
    듀얼 판독 동작을 수행하는 수단을 더 포함하는, 회로 장치.
  17. 메모리 어레이;
    상기 메모리 어레이에 응답하는 출력 버스; 및
    상기 메모리 어레이를 활성화하지 않고 상기 출력 버스를 테스트하기 위해 상기 출력 버스에 연결된 테스트 구조를 포함하고,
    상기 테스트 구조는,
    테스트 인에이블 입력;
    상기 출력 버스에 연결된 제 1 단자(terminal), 상기 테스트 인에이블 입력에 연결된 제 1 제어 단자 및 제 2 단자을 포함하는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터의 상기 제 2 단자에 연결되는 제 1 단자, 메모리 뱅크 인에이블 입력에 연결되는 제어 단자, 및 전력 공급 단자에 연결되는 전력 단자을 포함하는 제 2 트랜지스터를 포함하는, 시스템.
  18. 제 17 항에 있어서,
    상기 테스트 구조는
    상기 메모리 어레이를 활성화하지 않고 테스트 입력을 상기 출력 버스에 인가(apply)하기 위해 액세스될 수 있는, 시스템.
  19. 제 18 항에 있어서,
    상기 테스트 구조는,
    상기 회로 장치가 비-테스트 동작 모드인 경우에 비활성화되는, 시스템.
  20. 제 17 항에 있어서,
    상기 메모리 어레이는,
    제 1 출력 버스 및 제 2 출력 버스를 포함하는, 시스템.
  21. 제 20 항에 있어서,
    상기 제 1 출력 버스에 연결된 제 1 삼상태 장치; 및
    상기 제 2 출력 버스에 연결된 제 2 삼상태 장치를 더 포함하는, 시스템.
  22. 제 21 항에 있어서,
    제 1 삼상태 장치 및 제 2 삼상태 장치에 연결된 센스 증폭기 - 여기서, 상기 센스 증폭기는, 상기 제 1 삼상태 장치 및 제 2 삼상태 장치 중 하나를 선택적 으로 활성화 함 - 를 더 포함하는, 시스템.
  23. 복수의 메모리 버스들 - 여기서, 상기 복수의 메모리 버스들의 각각의 메모리 버스는 각각의 메모리 뱅크에 연결됨 -;
    데이터 버스; 및
    멀티플렉서를 사용하지 않고 상기 복수의 메모리 버스들 중 선택된 하나의 메모리 버스를 상기 데이터 버스에 선택적으로 연결하는 로직을 포함하는, 장치.
  24. 제 23 항에 있어서,
    상기 로직은,
    상기 복수의 메모리 버스들에 대응하는 복수의 입력들을 포함하고, NAND 출력을 포함하는 NAND 게이트; 및
    상기 NAND 출력에 연결된 입력을 포함하고, 상기 데이터 버스에 연결된 출력을 포함하는 인버터를 포함하는, 장치.
  25. 제 23 항에 있어서,
    상기 로직은,
    상기 복수의 메모리 버스들에 대응하는 복수의 입력을 수신하는 메모리 버스 출력을 제공하는 AND 게이트를 포함하는, 장치.
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