KR20090072792A - 캐패시터의 스토리지 노드 리닝 현상 개선 방법 - Google Patents

캐패시터의 스토리지 노드 리닝 현상 개선 방법 Download PDF

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Abstract

소정의 하부구조가 형성된 기판 상에 스토리지노드콘택을 포함하는 층간절연막을 형성하고, 층간절연막 상에 희생절연막을 형성한 후, 상기 희생절연막 상에 상기 기판의 외곽 영역을 선택적으로 노출시키는 마스크 패턴을 형성한다. 마스크 패턴을 이온주입 마스크로 사용하여 상기 외곽영역의 식각률이 높아지도록 상기 외곽 영역의 희생절연막에 이온주입을 수행한 후, 마스크 패턴을 제거한다. 스토리지노드콘택이 노출되게 부분적으로 이온주입된 희생절연막을 선택적으로 식각하고, 스토리지노드콘택을 선택적으로 노출된 희생절연막 내벽에 하부전극을 형성한 후, 희생절연막을 선택적으로 제거하는 캐패시터의 스토리지 노드 리닝 현상 개선 방법을 제시한다.
캐패시터, 식각률, 리닝 현상, 이온주입, 실린더 구조

Description

캐패시터의 스토리지 노드 리닝 현상 개선 방법{Method for improving storge node leaning in capacitor}
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 구체적으로 캐패시터의 스토리지 노드 리닝 현상 개선 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 소자가 차지하는 면적은 점점 감소하고 있다. 특히, 디램(DRAM)소자의 정보를 저장하는 캐패시터의 경우, 소자의 크기가 축소되면서, 제한된 면적 내에서 소자의 동작에 필요한 전하 예컨대, 충분한 정전용량을 확보하기가 어려워지고 있다. 이에 따라, 충분한 정전용량을 확보하면서, 캐패시터가 차지하는 면적을 줄이기 위한 다양한 방법이 시도되고 있다. 특히, 실린더 구조와 같은 형태로 캐패시터의 종횡비를 증가시켜 하부전극의 유효 면적을 증가시키는 방법이 제시되고 있다.
이 방법은, 스토리지노드콘택을 포함하는 반도체기판 상에 희생절연막을 형성한 후, 하부전극의 실린더 형상을 유도하는 형틀(mold)을 형성하기 위해, 희생절연막을 스토리지노드콘택이 선택적으로 노출되게 식각한다. 이어서, 선택적으로 식각된 희생절연막 내벽에 실린더 구조의 하부전극을 형성한 후, 희생절연막을 제거 하기 위한 습식 딥 아웃(wet dip out) 공정을 수행하는 과정으로 이루어진다.
그런데, 습식 딥 아웃 공정 과정에서 캐패시터간 표면장력에 의해 하부전극이 리닝(leaning)되어 브릿지(bridge)되는 결함이 발생되고 있다. 예컨대, 웨이퍼가 대 구경화가 되면서, 웨이퍼(WIW; With In Wafer)간에 식각률(etch rate) 차이가 발생하고 있다. 웨이퍼 외곽부(edge region)의 식각률이 낮아 웨이퍼 전체적으로 동일한 식각 타겟(etch target)을 유지하기가 어렵다. 따라서, 웨이퍼 중앙부(center region)에서의 식각 타겟을 맞추더라도, 웨이퍼 외곽부의 식각 타겟이 부족하여 실린더 구조의 하부전극 바닥(bottom) FICD(Final Inspection Critical Demension)가 작게 되어, 리닝 현상이 발생하게 된다.
본 발명에 따른 캐패시터의 스토리지 노드 리닝 현상 개선 방법은, 소정의 하부구조가 형성된 기판 상에 스토리지노드콘택을 포함하는 층간절연막을 형성하는 단계; 상기 층간절연막 상에 희생절연막을 형성하는 단계; 상기 희생절연막 상에 상기 기판의 외곽 영역을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이온주입 마스크로 사용하여 상기 외곽영역의 식각률이 높아지도록 상기 외곽 영역의 희생절연막에 이온주입을 수행하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 스토리지노드콘택이 노출되게 상기 이온주입된 희생절연막을 선택적으로 식각하는 단계; 및 상기 스토리지노드콘택을 선택적으로 노출된 희생절연막 내벽에 하부전극을 형성하는 단계를 포함한다.
상기 이온주입은 1.0E10 내지 5.0E15 eV의 이온주입 에너지에서 수행하는 것이 바람직하다.
상기 이온주입은 상기 기판의 중앙영역 및 외곽영역에서 스토리지노드콘택이 노출되는 바닥면이 동일한 선폭으로 노출되도록 이온주입량을 조절하여 수행하는 것이 바람직하다.
상기 하부전극을 형성하는 단계 이후에, 상기 희생절연막을 제거하는 단계를 더 포함할 수 있다.
상기 희생절연막을 제거하는 단계는 습식 딥 아웃 공정을 수행하여 제거하는 것이 바람직하다.
(실시예)
도 1을 참조하면, 반도체기판(100) 상에 층간절연막(110)을 형성한다. 층간절연막(110)은 산화막 예컨대, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, BPSG(Boron Phosphorus Silicate Glass)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막 등을 포함하여 형성할 수 있다.
도면에는 상세하게 나타나지 않았지만, 층간절연막(110)을 형성하기 이전에, 반도체기판(100)에는 STI(Shallow Trench Isolation)공정을 수행된 소자분리막에 의해 활성영역이 설정되고, 반도체기판의 활성영역에 불순물영역 및 게이트전극을 포함하는 트랜지스터가 형성된다. 트랜지스터를 형성한 이후에, 트렌지스터를 절연시키기 위한 절연막이 형성되고, 절연막을 관통하여 반도체기판(100)의 활성영역에 접속되는 비트라인콘택 및 비트라인이 형성된다.
층간절연막(100)을 관통하여 반도체기판(100) 전기적으로 접속하는 스토리지노드콘택(SNC;Storage Node Contact)(111)을 형성한다. 구체적으로, 층간절연막(110)을 선택적으로 식각하여 스토리지노드콘택홀(SNC hole)을 형성한 후, 스토리지노드콘택홀을 매립하는 콘택물질막을 형성한다. 콘택물질막은 폴리실리콘을 포함하는 도전막으로 형성할 수 있다. 여기서, 스토리지노드콘택(111)은 후속 캐피시터 하부전극과 반도체기판에 형성된 불순물영역과 전기적으로 접속시키는 역할을 한다.
스토리지노드콘택(111)이 형성된 층간절연막(110) 상에 희생절연막(120)을 형성한다. 희생절연막(120)은 산화막 예컨대, TEOS(PE-TEOS; Tetra Ethyl Ortho Silicate)막의 단일막 또는 PE-TEOS막 하부에 PSG(Phospho SIlicate Glass)막이 적층된 이중막 구조로 형성할 수 있다. 희생절연막(120)은 제한된 면적 내에서 캐패시터의 정전 용량을 확보할 수 있는 높이 정도로 형성할 수 있다.
도 2를 참조하면, 희생절연막(120) 상에 희생절연막(120)이 선택적으로 식각될 부분을 노출시키는 마스크 패턴(130)을 형성한다. 마스크 패턴(130)은 희생절연막(120)과 식각선택비를 갖는 물질막 예컨대, 질화막으로 형성할 수 있다. 여기서, 마스크 패턴(130)은 후속 캐패시터의 하부전극 길이를 증가하기 위한 형틀(mold)을 형성할 때, 희생절연막(120)을 식각하기 위한 식각마스크(etch mask) 역할을 한다.
마스크 패턴(130)을 이온주입 마스크로 이용하여 웨이퍼 전체적으로 동일한 식각 타겟(etch target)을 유지하도록 외곽 영역에만 선택적으로 노출된 희생절연막(120)에 이온주입을 수행한다.
구체적으로, 도 6에 제시된 바와 같이, 웨이퍼(200) 외곽영역(edge region)(220)의 식각률(etch rate)이 높아지도록 웨이퍼(200)의 외곽영역에만 이온주입을 수행하고, 웨이퍼(200) 중앙영역(210)에는 이온 주입을 실시하지 않아 희생절연막(120)이 웨이퍼(200) 내에서 동일한 식각률을 갖도록 한다. 이온주입은 1.0E10 내지 5.0E15 eV의 이온주입 에너지에서 수행할 수 있다.
, 반도체기판(100)의 중앙영역 및 외곽영역에서 희생절연막(120)이 식각되어 스토리지노드콘택(111)이 노출되는 바닥(bottom)면이 동일한 선폭(CD)으로 노출되도록 이온주입량을 조절할 수 있다.
예컨대, 웨이퍼가 대 구경화가 되면서, 웨이퍼(Wafer In Wafer)간 식각률 차 이가 발생하고 있다. 예컨대, 웨이퍼 외곽부(edge region)의 식각률(etch rate)이 낮아 웨이퍼 전체적으로 동일한 식각 타겟(etch target)을 유지하기가 어렵다. 따라서, 웨이퍼 전체적으로 식각 마진 부족으로 인해 하부전극 바닥(bottom) FICD(Final Inspection Critical Demension)가 작게 되어, 리닝 현상이 발생하게 된다.
따라서, 웨이퍼(200)에 선택적으로 이온주입하여 희생절연막(120) 표면을 약화시켜 후속 식각공정 시 식각률을 다르게 하여 웨이퍼 내에 식각률을 동등하게 맞출 수 있다. 이에 따라, 웨이퍼 전체적으로 후속 스토리지노드콘택(111)이 노출되는 바닥면이 동일한 선폭으로 노출되도록하여 스토리지노드 바닥면 CD 차이에 의해 스토리지 노드 리닝 현상을 발생하는 것을 방지할 수 있다.
한편, 희생절연막(120)의 식각마스크로 이용되는 마스크 패턴(130)을 이온주입마스크로 이용함으로써, 불필요한 부분의 희생절연막(120)에 이온주입되어 후속 실린더 하부전극의 외벽을 노출시키기 위한 습식 딥 아웃 공정에서 결함이 유발되는 것을 방지할 수 있다.
도 3을 참조하면, 선택적으로 이온주입된 희생절연막(120)을 마스크 패턴(130)을 식각마스크로 사용한 식각공정을 수행하여 스토리지노드콘택(111)을 노출시키는 스토리지노드홀을 형성한다. 스토리지노드홀이 형성됨에 따라, 캐패시터의 하부전극 길이를 증가시키기 위한 형틀(mold)이 형성된다.
이때, 선택적으로 이온주입된 희생절연막(120)에 의해 식각률이 증가되거나 저하되어, 웨이퍼 중앙영역 및 외곽영역 간에 동일한 식각 타겟(target)을 유지할 수 있다. 또한, 스토리지노드홀에 의해 스토리지노드콘택이 노출된 바닥면의 선폭은 웨이퍼 외곽영역의 선폭(d1)과 웨이퍼 중앙영역의 선폭(d2)을 동일하게 확보할 수 있다. 이에 따라, 웨이퍼 외곽영역에서 바닥면 타겟 선폭 부족으로 인해 발생되는 스토리지노드 리닝 현상을 개선할 수 있다.
도 4를 참조하면, 마스크 패턴(도 3의 130)을 제거한 후, 스토리지노드콘택(111)이 선택적으로 노출된 스토리지노드홀 내벽에 실린더 구조의 하부전극(140)을 형성한다.
구체적으로, 스토리지노드홀이 형성된 희생절연막(120) 상에 하부전극막을 형성한 후, 하부전극막을 노드분리 예컨대, 화학기계연마(CMP; Chemical Machanical Polishing)하여 희생산화막(120) 상부에 존재하는 하부전극막을 선택적으로 제거하여 실린더 구조의 하부전극을 형성한다 하부전극(140)은 티타늄 및 티타늄나이트라이드막을 포함하는 금속막으로 형성할 수 있다.
도 5를 참조하면, 습식 딥 아웃(wet dip out)) 공정을 수행하여 희생산화막(120)을 선택적으로 제거하여 실린더 구조의 하부전극 외벽을 노출시킨다. 습식딥 아웃 공정은 습식용액에 하부전극(140)이 형성된 반도체기판(100)을 담가 희생산화막(120)을 제거한다. 습식용액은 하부전극(140)으로 사용된 금속의 손상을 최소화하고, 희생산화막(120)을 선택적으로 제거할 수 있는 케미컬 예컨대, BOE(Buffered Oxide Etchant) 용액 또는 희석불산(DHF;Dilute HF)용액을 사용할 수 있다.
희생산화막(120)이 제거됨에 따라, 실린더형 하부전극(140)의 외벽이 노출된 다. 실런더형 하부전극(140)의 외벽이 노출되면서, 하부전극의 유효 표면적이 증가시켜 캐패시터의 정전용량을 보다 더 확보할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함이 당연하다.
도 1 내지 도 6은 본 발명에 따른 캐패시터의 스토리지 노드 리닝 현상 개선 방법을 설명하기 위해 나타내 보인 도면들이다.

Claims (5)

  1. 소정의 하부구조가 형성된 기판 상에 스토리지노드콘택을 포함하는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 희생절연막을 형성하는 단계;
    상기 희생절연막 상에 상기 기판의 외곽 영역을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이온주입 마스크로 사용하여 상기 외곽영역의 식각률이 높아지도록 상기 외곽 영역의 희생절연막에 이온주입을 수행하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 스토리지노드콘택이 노출되게 상기 이온주입된 희생절연막을 선택적으로 식각하는 단계; 및
    상기 스토리지노드콘택을 선택적으로 노출된 희생절연막 내벽에 하부전극을 형성하는 단계를 포함하는 캐패시터의 스토리지 노드 리닝 현상 개선 방법.
  2. 제1항에 있어서,
    상기 이온주입은 1.0E10 내지 5.0E15 eV의 이온주입 에너지에서 수행하는 캐패시터의 스토리지 노드 리닝 현상 개선 방법.
  3. 제1항에 있어서,
    상기 이온주입은 상기 기판의 중앙영역 및 외곽영역에서 스토리지노드콘택이 노출되는 바닥면이 동일한 선폭으로 노출되도록 이온주입량을 조절하여 수행하는 캐패시터의 스토리지 노드 리닝 현상 개선 방법.
  4. 제1항에 있어서,
    상기 하부전극을 형성하는 단계 이후에, 상기 희생절연막을 제거하는 단계를 더 포함하는 캐패시터의 스토리지 노드 리닝 현상 개선 방법.
  5. 제1항에 있어서,
    상기 희생절연막을 제거하는 단계는 습식 딥 아웃 공정을 수행하여 제거하는 캐패시터의 스토리지 노드 리닝 현상 개선 방법.
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