KR20090070537A - 반도체 메모리 소자의 형성 방법 - Google Patents

반도체 메모리 소자의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 기판 상에 불순물이 포함된 도전막을 형성하는 단계, 도전막의 표면을 따라 희생막을 형성하는 단계, 열처리 공정을 실시하는 단계, 희생막을 제거하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.
플로팅 게이트, N형, P, 인, 불순물, 확산, 열처리, 희생막

Description

반도체 메모리 소자의 형성 방법{Method of forming a semiconductor memory device}
본 발명은 반도체 메모리 소자의 형성 방법에 관한 것으로, 특히 플로팅 게이트의 불순물 함량 감소를 방지하여 전기적 특성을 억제할 수 있는 반도체 메모리 소자의 형성 방법에 관한 것이다.
반도체 메모리 소자 중에서 각광받고 있는 플래시 메모리 소자는 데이터가 저장되는 플로팅 게이트(floating gate)를 포함한다. 이에 대하여, 구체적으로 설명하면 다음과 같다.
플래시 메모리 소자에 포함되는 플로팅 게이트의 전기적 특성을 조절할 수 있는 변수들은 여러 가지가 있다. 예를 들면, 열처리 온도, 플로팅 게이트의 불순물 농도 및 플로팅 게이트의 그레인 사이즈(grain size)를 들 수 있다. 이 중에서, 특히 문턱전압 분포에 영향을 많이 주는 플로팅 게이트의 그레인 사이즈는 도핑(doping)되는 불순물의 농도가 높을수록 작아질 수 있으며, 그레인 사이즈가 작 아질수록 플로팅 게이트의 전기적 특성은 향상될 수 있다. 이를 위하여, 플로팅 게이트용 도프트 폴리실리콘의 형성 공정 시, 불순물의 농도를 높여서 형성할 수도 있다. 하지만, 일반적인 제조 공정은 폴리실리콘막이 노출된 상태에서 열처리 공정을 실시하기 때문에 도핑된 불순물이 폴리실리콘막의 외부로 빠져나가는 아웃-디퓨젼(out-diffusion) 현상이 발생하기 쉽다. 이에 따라, 최초 주입된 불순물의 농도에 비하여 그 농고(불순물의 농도)가 낮아지게 될 수 있으며, 이로 인해 플로팅 게이트의 전기적 특성이 열화될 수 있다.
본 발명이 해결하고자 하는 과제는, 플로팅 게이트용 도프트 폴리실리콘막을 형성한 후에 불순물의 농도저하를 방지하기 위한 희생막을 형성하고, 후속 열처리 공정을 실시함으로써 플로팅 게이트 내의 불순물 농도 저하를 방지할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 소자의 형성 방법은, 반도체 기판 상에 불순물이 포함된 도전막을 형성한다. 도전막의 표면을 따라 희생막을 형성한다. 열처리 공정을 실시한다. 희생막을 제거하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.
도전막을 형성하는 단계 이후에, 도전막의 상부에 불순물이 포함되지 않은 도전막을 형성하는 단계를 더 포함한다. 이때, 불순물은 N형 불순물이다.
본 발명의 다른 실시 예에 따른 반도체 메모리 소자의 형성 방법은, 소자 분리막을 포함하며, 활성영역 상에 터널 절연막 및 제1 도전막이 형성된 반도체 기판이 제공된다. 제1 도전막 및 소자 분리막의 상부에 희생막을 형성한다. 희생막을 포함한 반도체 기판에 열처리 공정을 실시한다. 희생막을 제거한다. 제1 도전막 및 소자 분리막의 상부에 유전체막 및 제2 도전막을 순차적으로 형성하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.
희생막은 산화막으로 형성하며, 희생막은 HDP(high density plasma)막으로 형성한다.
희생막은 제1 도전막 및 소자 분리막의 표면을 따라 형성하거나, 제1 도전막이 모두 덮이도록 형성한다.
제1 도전막은 도프트(doped) 폴리실리콘막으로 형성하거나, 도프트 폴리실리콘막 및 언도프트(undoped) 폴리실리콘막의 적층막으로 형성한다.
불순물로 N형의 불순물을 사용하는 경우, N형 불순물로 인(Phosphorus; P)을 사용한다. 희생막을 제거하는 단계는 습식 식각 공정으로 실시한다.
본 발명은, 플로팅 게이트용 도프트 폴리실리콘막을 형성한 후에 불순물의 농도저하를 방지하기 위한 희생막을 형성하고, 후속 열처리 공정을 실시함으로써 플로팅 게이트 내의 불순물 농도 저하를 방지할 수 있다. 이로 인해, 플래시 메모리 소자의 전기적 특성 열화를 억제할 수 있으며, 특히 문턱전압 분포의 저하를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되 는 것이다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 메모리 소자 중에서 플래시 메모리 소자를 예를 들어 설명하면 다음과 같다. 반도체 기판(100) 상에 FN 터널링(Fowler-Nordheim tunneling)용 터널 절연막(102) 및 플로팅 게이트(floating gate)용 제1 도전막(104)을 순차적으로 적층한다. 예를 들면, 터널 절연막(102)은 산화막으로 형성할 수 있으며, 제1 도전막(104)은 폴리실리콘막으로 형성할 수 있다. 특히, 제1 도전막(104)은 플로팅 게이트의 전기적 특성을 향상시키기 위하여 불순물이 주입된 도프트(doped) 폴리실리콘막으로 형성하는 것이 바람직하다. 이때, 불순물은 N형 불순물을 사용할 수 있으며, 예컨대 인(Phosphorus; P)을 사용할 수 있다. 또는, 제1 도전막(104)은 도프트 폴리실리콘막과 언도프트(un-doped) 폴리실리콘막을 적층하여 형성할 수도 있다.
도 1b를 참조하면, 제1 도전막(104)의 상부에 소자분리 마스크 패턴(106)을 형성한다. 소자분리 마스크 패턴(106)은 질화막(nitride)으로 형성할 수 있다. 소자분리 마스크 패턴(106)에 따라 식각 공정을 실시하여 제1 도전막(104) 및 터널 절연막(102)을 패터닝하고, 노출된 반도체 기판(100)의 일부를 제거하여 트렌치(107)를 형성한다. 도면에는 도시하지 않았으나, 트렌치(107)의 측벽 손상을 보호함과 동시에, 후속 형성할 막(또는, 물질)과의 접합 특성을 향상시키기 위하여 트렌치(107)의 표면을 따라 월 산화막(미도시) 및 라이너 산화막(미도시)을 형성할 수 있다.
도 1c를 참조하면, 트렌치(107)의 내부에 절연막을 채워 소자 분리막(108)을 형성한다. 구체적으로 설명하면 다음과 같다.
소자 분리막(108)은 산화막의 단일막으로 형성할 수도 있으나, 반도체 소자의 집적도 증가에 따라 갭필(gap-fill) 공정이 어려워지고 있으므로 다수의 절연막들을 적층하여 형성할 수도 있다. 예를 들면, 트렌치(107)의 저면을 유동성의 SOD(spin on dielectric)막으로 채우고, SOD막의 상부에 SOD막보다 치밀한 HDP(high density plasma)막을 형성하여 소자 분리막(108)을 형성할 수 있다. 이때, 트렌치(107)의 내부를 완전히 채우기 위하여 소자분리 마스크 패턴(도 1b의 106)의 상부가 모두 덮이도록 소자 분리막(108)용 절연막을 충분한 두께로 형성하는 것이 바람직하다. 이어서, 소자분리 마스크 패턴(106)이 노출되도록 평탄화 공정을 실시하는데, 이는 화학적기계적연마(chemical mechanical polishing; CMP) 공정으로 실시할 수 있다.
노출된 소자분리 마스크 패턴(106)을 제거하고, 식각 공정을 실시하여 소자 분리막(108)의 높이를 낮추어 EFH(effective field height)를 조절한다.
도 1d를 참조하면, 제1 도전막(104)을 포함한 전체구조의 표면을 따라 제1 도전막(104) 내의 불순물 농도 저하를 방지하기 위한 희생막(110)을 형성한다. 이때, 희생막(110)은 제1 도전막(104)의 사이를 완전히 채우도록 형성할 수도 있다. 희생막(110)은 산화막으로 형성하는 것이 바람직하며, 예컨대 HDP막으로 형성할 수 있다. 이어서, 제1 도전막(104)의 표면이 희생막(110)으로 덮인 상태에서 열처리 공정을 실시한다. 열처리 공정을 실시하면, 제1 도전막(104) 내의 불순물이 활성화되는데, 이때 제1 도전막(104)의 표면이 희생막(110)으로 둘러싸여 있기 때문에 불순물이 외부로 빠져나가지 못하고 제1 도전막(104) 내에서 유지될 수 있다. 이에 따라, 열처리 공정은 희생막(110)의 두께에 따라 온도를 조절하여 수행할 수 있으며, 바람직하게는 희생막(110)이 두꺼울수록 높은 온도에서 실시할 수 있다.
이와 같이, 희생막(110)을 사용하여 열처리 공정 시 제1 도전막(104) 내의 불순물 농도 저하를 방지함으로써, 제1 도전막(104)을 구성하는 도프트 폴리실리콘막의 그레인 사이즈(grain size)를 감소시킬 수 있다. 이에 따라, 각각의 플로팅 게이트용 제1 도전막(104)에 포함된 불순물의 농도가 균일하게 유지될 수 있으므로, 후속 플래시 메모리 소자의 문턱전압 분포 변화를 감소시킬 수 있다.
도 1e를 참조하면, 희생막(도 1d의 110)을 제거하여 제1 도전막(104) 및 소자 분리막(108)을 노출시킨다. 희생막(110)은 습식 식각 공정을 실시하여 제거하는 것이 바람직하다. 이때, 제1 도전막(104)에 비하여 희생막(110)의 식각 선택비가 높은 식각 공정으로 실시하는 것이 바람직하다.
도 1f를 참조하면, 제1 도전막(104) 및 소자 분리막(108)의 표면을 따라 유전체막(112)을 형성한다. 유전체막(112)은 산화막, 질화막 및 산화막의 적층형 구조로 형성할 수 있으며, 또는 고유전체막으로 형성할 수도 있다. 이어서, 유전체막(112)의 상부에 콘트를 게이트(control gate)용 제2 도전막(114)을 형성한다. 예를 들면, 제2 도전막(114)은 폴리실리콘막으로 형성할 수 있다.
도 2는 본 발명에 따른 반도체 메모리 소자의 불순물 농도를 설명하기 위한 그래프이다.
도 2를 참조하면, 상술한 제조 공정 중에서, 희생막(도 1d의 110)을 제거한 후(도 1e 참조)에 불순물의 농도(예를 들어, P의 농도)를 비교한 그래프이다. 불순물의 농도는 플토팅 게이트에서 터널 절연막 및 반도체 기판까지의 농도(%)를 측정하였다. 불순물의 농도는 터널 절연막 구간(B) 및 반도체 기판 구간(C)에서 유사하게 측정되었지만, 플로팅 게이트 구간(A)에서는 본 발명과 종래 기술에 따른 불순물 농도가 확연히 구별될 수 있다. 종래 기술에서는 터널 절연막 또는 반도체 기판 구간(B 또는 C)에 비하여도 낮은 농도를 유지하였다. 반면에, 본 발명에서는 이에 비하여 불순물 농도가 높다는 것을 알 수 있다. 즉, 플로팅 게이트 내에 포함된 불순물의 감소가 거의 없다는 것을 알 수 있으며, 이에 따라 전기적 특성이 향상되었음을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 2는 본 발명에 따른 반도체 메모리 소자의 불순물 농도를 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 106 : 소자분리 마스크 패턴
108 : 소자 분리막 110 : 희생막
112 : 유전체막 114 : 제2 도전막

Claims (10)

  1. 반도체 기판 상에 불순물이 포함된 도전막을 형성하는 단계;
    상기 도전막의 표면을 따라 희생막을 형성하는 단계;
    열처리 공정을 실시하는 단계; 및
    상기 희생막을 제거하는 단계를 포함하는 반도체 메모리 소자의 형성 방법.
  2. 제 1 항에 있어서, 상기 도전막을 형성하는 단계 이후에,
    상기 도전막의 상부에 불순물이 포함되지 않은 도전막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 불순물은 N형 불순물인 반도체 메모리 소자의 형성 방법.
  4. 소자 분리막을 포함하며, 활성영역 상에 터널 절연막 및 제1 도전막이 형성된 반도체 기판이 제공되는 단계;
    상기 제1 도전막 및 상기 소자 분리막의 상부에 희생막을 형성하는 단계;
    상기 희생막을 포함한 상기 반도체 기판에 열처리 공정을 실시하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 제1 도전막 및 상기 소자 분리막의 상부에 유전체막 및 제2 도전막을 순차적으로 형성하는 단계를 포함하는 반도체 메모리 소자의 형성 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 희생막은 산화막으로 형성하는 반도체 메모리 소자의 형성 방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 희생막은 HDP(high density plasma)막으로 형성하는 반도체 메모리 소자의 형성 방법.
  7. 제 4 항에 있어서,
    상기 희생막은 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 형성하거나, 상기 제1 도전막이 모두 덮이도록 형성하는 반도체 메모리 소자의 형성 방법.
  8. 제 4 항에 있어서,
    상기 제1 도전막은 도프트(doped) 폴리실리콘막으로 형성하거나, 도프트 폴리실리콘막 및 언도프트(undoped) 폴리실리콘막의 적층막으로 형성하는 반도체 메모리 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 불순물로 N형의 불순물을 사용하는 경우, 상기 N형 불순물로 인(Phosphorus; P)을 사용하는 반도체 메모리 소자의 형성 방법.
  10. 제 4 항에 있어서,
    상기 희생막을 제거하는 단계는 습식 식각 공정으로 실시하는 반도체 메모리 소자의 형성 방법.
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