KR20090065945A - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 다수의 워드 라인과 다수의 비트 라인에 의해 선택되는 다수의 메모리 셀을 포함하는 셀 어레이부, 선택된 메모리 셀에 저장된 데이터를 감지 및 증폭하는 비트 라인 센스앰프 및 비트 라인 센스앰프의 오프셋 전압 값과 동일한 데이터는 상기 메모리 셀에 저장하거나 상기 비트 라인 센스앰프에 의해 감지 및 증폭된 데이터를 출력하고, 상기 비트 라인 센스앰프의 오프셋 전압 값과 다른 데이터는 반전하여 상기 메모리 셀에 저장하거나 상기 비트 라인 센스앰프에 의해 감지 및 증폭된 데이터를 반전하여 출력하는 제어부를 포함하여, 데이터의 읽기 동작을 수행할 때 비트 라인 센스앰프가 가지는 오프셋 값에 대응하는 데이터만을 센싱하여 센싱 마진을 늘릴 수 있는 기술을 개시한다.

메모리 셀, 비트 라인 센스앰프, 오프셋 전압, 배타적 오아 게이트

Description

반도체 메모리 장치{Semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터의 읽기 동작을 수행할 때 비트 라인 센스앰프가 가지는 오프셋 값에 대응하는 데이터만을 센싱하여 센싱 마진을 늘릴 수 있는 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드(read)하기 위한 것으로서, 다수의 비트 라인(bit line) 및 다수의 워드 라인(word line), 그 비트 라인 및 워드 라인을 선택하는 회로, 및 다수의 센스앰프(sense amplifier) 등의 주변 회로를 포함한다.

특히, 다수의 센스 앰프 중 비트 라인 센스앰프는 비트 라인에 실린 데이터를 센싱 및 증폭하여 데이터 버스(data bus)에 출력하고, 데이터 버스 센스앰프는 비트 라인 센스앰프에 의해 증폭된 데이터를 다시 센싱 및 증폭하여 데이터 출력버퍼(output buffer)로 출력한다.

여기서, 비트 라인 센스앰프의 센싱 마진(sensing margin)은 반도체 메모리 장치의 특성을 결정짓는 중요한 요소 중의 하나이다. 이러한 센싱 마진은 여러 가지 요소에 의해 영향을 받으나 특히 센스앰프의 최저 가능 전압인 오프셋 전압(offset voltage)에 의해 영향을 받는다.

종래 기술에 따른 반도체 메모리 장치는 셀 어레이(cell array) 및 다수의 비트라인 센스앰프(bit line sense amplifier)를 포함한다.

셀 어레이는 다수의 워드 라인(word line)과 다수의 비트 라인(bit line)에 의해 선택되는 다수의 메모리 셀(memory cell)을 포함한다. 다수의 메모리 셀 각각은 셀 트랜지스터와 커패시터를 포함한다.

다수의 비트 라인 센스앰프는 대응하는 비트 라인에 실린 데이터를 센싱 및 증폭하여 입출력 라인(input output line)으로 출력한다.

여기서, 비트 라인 센스앰프는 크로스 커플드 연결된(cross coupled) PMOS 트랜지스터 및 NMOS 트랜지스터를 포함한다.

균등화 신호(equalization signal)가 디스에이블되어 프리차지 동작이 완료된 후, 액티브 명령(active command)에 의해 선택된 워드 라인에 고전압이 인가된다(word line enable). 그러면, 선택된 워드 라인에 연결된 메모리 셀에 저장된 데이터가 전하분배(Charge Sharing)에 의해 비트 라인에 실리고, 메모리 셀에 저장된 데이터가 하이 레벨 '1' 데이터인 경우 기준 전압을 갖는 비트 바 라인에 비하여 전압 레벨이 상승하여 전압차 ΔV가 발생한다. 즉, 하이 레벨 데이터 '1'인 경우 비트 라인의 전위가 비트 바 라인에 비해 전압차 ΔV 만큼 상승하고, 로우 레벨 데이터 '0'인 경우 비트 라인의 전위가 비트 바 라인에 비해 전압차 ΔV 만큼 하강한 다.

이러한 전압차 ΔV가 비트 라인 센스앰프의 오프셋 전압보다 커지면 비트 라인 센스앰프가 동작하여 센싱된 데이터가 하이 레벨 데이터인 경우 비트 라인을 코아 전압 레벨로 증폭시키고, 비트 바 라인을 접지전압 VSS 레벨로 증폭시킨다.

여기서, 전압차 ΔV는 비트 라인 센스앰프가 하이 레벨 데이터 또는 로우 레벨 데이터로 인식할 수 있는 최소한의 한계 값을 넘어야 데이터가 정상적으로 출력될 수 있다. 이때의 최소한의 한계 값을 각각 하이 레벨 오프셋 전압, 로우 레벨 오프셋 전압이라고 하고, 전압차 ΔV와 하이 레벨 오프셋 전압과 로우 레벨 오프셋 전압의 차이를 각각 하이 센싱 마진, 로우 센싱 마진이라고 한다.

이러한 하이 센싱 마진 및 로우 센싱 마진이 클수록, 즉 하이 레벨 오프셋 전압 및 로우 오프셋 전압이 작을수록 데이터의 감지 및 증폭 동작이 용이하며, 이상적인 경우의 비트 라인 센스앰프는 하이 센싱 마진이 로우 센싱 마진 보다 높은 특성을 갖는다.

그러나, 실제 센싱 마진 특성은 하나의 칩 내에서도 비트 라인 센스앰프마다 다른 값을 가진다. 여기서, 로우 센싱 마진이 하이 센싱 마진보다 큰 경우를 "0" 오프셋 전압 값을 가진다고 하고, 하이 센싱 마진이 로우 센싱 마진 보다 큰 경우를 "1" 오프셋 전압 값을 가진다고 한다.

즉. 비트 라인 센스앰프는 각각 하이 데이터 및 로우 데이터 중 어느 하나에 대한 센싱 감도가 더 좋으며, 이는 전하 분배에 의한 전압차 ΔV의 중심점이 특정 데이터 영역으로 치우쳐 있다는 것을 의미한다. 이 경우 센싱 감도가 좋지 않은 데 이터에 대해서는 정상적으로 증폭 동작이 이루어지지 못하게 된다. 결국, 메모리 셀의 데이터 저장능력 및 누설전류 특성과는 무관하게 비트 라인 센스앰프의 오프셋 전압 값에 의해 패일이 발생하는 문제점이 있다.

본 발명은 패일 데이터를 감소시켜 수율을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.

또한, 본 발명은 비트 라인 센스앰프의 센싱 마진을 증가시켜 리프레쉬 시간을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 메모리 장치는

다수의 워드 라인과 다수의 비트 라인에 의해 선택되는 다수의 메모리 셀을 포함하는 셀 어레이부;

상기 선택된 메모리 셀에 저장된 데이터를 감지 및 증폭하는 비트 라인 센스앰프; 및

상기 비트 라인 센스앰프의 오프셋 전압 값과 동일한 데이터는 상기 메모리 셀에 저장하거나 상기 비트 라인 센스앰프에 의해 감지 및 증폭된 데이터를 출력하고, 상기 비트 라인 센스앰프의 오프셋 전압 값과 다른 데이터는 반전하여 상기 메 모리 셀에 저장하거나 상기 비트 라인 센스앰프에 의해 감지 및 증폭된 데이터를 반전하여 출력하는 제어부를 포함한다.

또한, 저장 동작 시 상기 비트 라인 센스앰프의 오프셋 전압 값과 다른 데이터가 입력된 경우 플래그를 발생하고, 읽기 동작 시 상기 메모리 셀에 저장된 데이터가 상기 비트 라인 센스앰프의 오프셋 전압 값과 다른 경우 상기 플래그를 출력하는 저장부를 더 포함하고,

상기 저장부는

상기 플래그를 발생하는 플래그 발생수단; 및

상기 플래그를 저장하는 제 1 저장 수단을 포함하고,

상기 제어부는

상기 비트 라인 센스앰프의 오프셋 전압 값과 상기 데이터를 비교하는 비교수단; 및

상기 비교 수단의 출력에 따라 상기 데이터를 반전하는 반전수단을 포함하고,

상기 비교부는 배타적 오아 게이트(exclusive OR)를 포함하고,

상기 제어부는 상기 비트 라인 센스앰프의 오프셋 전압 값을 저장하는 제 1 저장 수단을 더 포함한다.

본 발명은 비트 라인 센스앰프의 오프셋 값에 대응하는 데이터를 비트 라인 센스앰프에 연결된 메모리 셀에 저장함으로써 패일 데이터를 감소시켜 수율을 향상시킬 수 있는 효과를 제공한다.

또한, 본 발명은 비트 라인 센스앰프의 오프셋 값에 대응하는 데이터만을 센싱하여 센싱 마진을 증가시켜 리프레쉬 시간을 감소시킬 수 있는 효과를 제공한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 1은 본 발명에 따른 반도체 메모리 장치를 도시한 회로도이다.

반도체 메모리 장치는 셀 어레이부(100), 비트 라인 센스앰프(200), 제어부(300) 및 저장부(400)를 포함한다.

셀 어레이부(100)는 다수의 워드 라인(word line; WL)과 워드 라인(WL)에 수직인 다수의 비트 라인(bit line; BL), 매트릭스 배열된 다수의 메모리 셀(110)을 포함한다. 여기서, 다수의 메모리 셀(110) 각각은 셀 트랜지스터와 캐패시터를 포함한다.

먼저, 저장 동작 시 고전압이 인가되어 활성화된 워드 라인(WL)에 연결된 메모리 셀(110)의 셀 트랜지스터가 턴 온 되면, 입력된 데이터가 비트 라인(BL)을 통해 캐패시터에 데이터가 저장된다.

한편, 읽기 동작 시 고전압이 인가되어 활성화된 워드 라인(WL)에 연결된 메모리 셀(110)의 셀 트랜지스터가 턴 온 되면, 캐패시터에 저장된 데이터가 전하 분 배(charge sharing)에 의해 비트 라인(BL)에 전송되고, 비트 라인 센스앰프(200)는 비트 라인 BL에 실린 데이터를 감지 및 증폭한다.

일반적으로 비트 라인 센스앰프(200)는 래치형 센스 증폭기로 구현되며, NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하기 때문에 오프셋 전압 값을 갖는다.

여기서, 비트 라인 센스앰프(200)의 오프셋 전압 값을 측정하는 방법은 최초 테스트 시에 데이터를 저장하지 않고 읽기 동작만 수행하면, '0' 오프셋 전압 값을 가지는 비트 라인 센스앰프(200)의 메모리 셀들(110)은 '0' 데이터를 출력하고, '1' 오프셋 전압 값을 가지는 비트 라인 센스앰프(200)의 메모리 셀들(110)은 '1' 데이터를 출력하기 때문에 용이하게 측정할 수 있다.

메모리 셀(110)에 저장할 수 있는 전압은 코어 전압(Vcore)과 접지전압(Vss) 밖에 없다. 그러나, 저장할 때와 읽을 때의 셀 플레이트 전압(Vcp)을 변경하면(bump) 메모리 셀(110)에 저장된 전압을 제어할 수 있기 때문에 비트 라인 센스앰프의 오프셋 전압 값을 측정할 수 있다. 이러한 테스트(VCP bump test)에 의해 센싱 전압(ΔV)이 오프셋 전압(ΔVoffset)보다 크면 패스(pass), 작으면 패일(fail)로 판정한다. 여기서, 읽기 동작을 수행하는 순간의 저장 노드(storage node) 전압(VSN(read))은 [수학식 1]과 같이 나타낼 수 있고, 비트 라인 센스앰프(200)의 센싱 전압(ΔV)은 [수학식 2]와 같이 나타낼 수 있다.

한편, 읽기 동작을 수행하는 순간의 저장 노드(storage node) 전압(VSN(read))이 특정 전압(VH)보다 크면 패스, 작으면 패일로 판정한다. 여기서, 특정 전압(VH)은 '1'로 패스(pass)될 수 있는 최소 저장 노드 전압(VSN)이며, [수학식 3]과 같이 나타낼 수 있다.

제어부(300)는 상기한 방법에 의해 검출된 오프셋 전압 값에 따라 비트 라인 센스앰프(200)의 감지 및 증폭 동작을 제어한다. 즉, 저장 동작 시 입력된 데이터 값이 오프셋 전압 값과 동일한 경우 메모리 셀(110)에 그대로 저장하지만, 입력된 데이터 값이 오프셋 전압 값과 다를 경우 이를 반전하여 메모리 셀(110)에 저장한다. 따라서, 리드 동작 시 비트 라인 센스앰프(200)는 오프셋 전압 값과 동일한 데이터만을 감지 및 증폭할 수 있기 때문에 센싱 마진이 늘어난다. 한편, 읽기 동작 시 저장된 데이터가 오프셋 전압 값과 동일할 때는 그 데이터를 그대로 출력하지만, 저장된 데이터가 오프셋 전압 값과 다를 때는 저장부(400)에 저장된 플래그를 이용하여 비트 라인 센스앰프(200)에 의해 증폭된 데이터를 반전하여 출력한다. 제어부(300)는 비트 라인 센스앰프(200)의 오프셋 전압 값과 데이터를 비교하는 비교수단(310), 비교 수단(310)의 출력에 따라 데이터를 반전하는 반전수단(320) 및 비트 라인 센스앰프(200)의 오프셋 전압 값을 저장하는 제 1 저장 수단(330)을 포함한다. 여기서, 비교수단(310)은 배타적 오아 게이트(exclusive OR)로 구현할 수 있다.

저장부(400)는 저장 동작 시 현재 입력된 데이터가 비트 라인 센스앰프(200)의 오프셋 전압 값과 다른 경우 플래그(Flag)를 발생하여 그 플래그(Flag)를 저장하고, 읽기 동작 시 저장된 데이터가 비트 라인 센스앰프(200)의 오프셋 전압과 다른 경우 저장된 플래그(Flag)를 출력한다. 저장부(400)는 제어부(300)의 비교수단(310)의 출력을 이용하여 플래그(Flag)를 발생하는 플래그 발생수단(410) 및 그 플래그(Flag)를 저장하는 제 2 저장 수단(420)을 포함한다.

상기한 바와 같은 본 발명의 실시예에서는 셀 어레이부(100)의 메모리 셀(110)에는 항상 비트 라인 센스 앰프(200)의 오프셋 전압 값과 동일한 데이터가 저장된다. 즉, '0' 오프셋 전압 값을 가지는 비트 라인 센스 앰프(200)에 연결된 메모리 셀(110)에는 항상 '0' 데이터만 저장되고, '1' 오프셋 전압 값을 가지는 비트 라인 센스 앰프(200)에 연결된 메모리 셀(110)에는 항상 '1' 데이터만 저장된다.

따라서, 본 발명은 데이터의 읽기 동작을 수행할 때 '0' 오프셋 전압 값을 가지는 비트 라인 센스앰프(200)는 항상 '0' 데이터만을 감지 및 증폭하고, '1' 오 프셋 전압 값을 가지는 비트 라인 센스앰프(200)는 항상 '1' 데이터만 감지 및 증폭함으로써 센싱 마진을 늘려 수율을 향상시킬 수 있다.

도 1은 본 발명에 따른 반도체 메모리 장치를 도시한 회로도이다.

<도면의 주요 부분에 대한 부호 설명>

100: 셀 어레이부 110: 메모리 셀

200: 비트 라인 센스앰프 300: 비교부

310: 배타적 오아 게이트 400: 저장부

WL: 워드 라인 BL: 비트 라인

IO: 입출력 라인 FI: 플래그 입력

Claims (6)

1. 다수의 워드 라인과 다수의 비트 라인에 의해 선택되는 다수의 메모리 셀을 포함하는 셀 어레이부;

   상기 선택된 메모리 셀에 저장된 데이터를 감지 및 증폭하는 비트 라인 센스앰프; 및

   상기 비트 라인 센스앰프의 오프셋 전압 값과 동일한 데이터는 상기 메모리 셀에 저장하거나 상기 비트 라인 센스앰프에 의해 감지 및 증폭된 데이터를 출력하고, 상기 비트 라인 센스앰프의 오프셋 전압 값과 다른 데이터는 반전하여 상기 메모리 셀에 저장하거나 상기 비트 라인 센스앰프에 의해 감지 및 증폭된 데이터를 반전하여 출력하는 제어부를 포함하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   저장 동작 시 상기 비트 라인 센스앰프의 오프셋 전압 값과 다른 데이터가 입력된 경우 플래그를 발생하고, 읽기 동작 시 상기 메모리 셀에 저장된 데이터가 상기 비트 라인 센스앰프의 오프셋 전압 값과 다른 경우 상기 플래그를 출력하는 저장부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 2 항에 있어서,

   상기 저장부는

   상기 플래그를 발생하는 플래그 발생수단; 및

   상기 플래그를 저장하는 제 1 저장 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
4. 제 1 항에 있어서,

   상기 제어부는

   상기 비트 라인 센스앰프의 오프셋 전압 값과 상기 데이터를 비교하는 비교수단; 및

   상기 비교 수단의 출력에 따라 상기 데이터를 반전하는 반전수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 비교부는 배타적 오아 게이트(exclusive OR)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
6. 제 1 항에 있어서,

   상기 제어부는 상기 비트 라인 센스앰프의 오프셋 전압 값을 저장하는 제 1 저장 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.

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