CN116935921A - 存储电路的控制方法 - Google Patents
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Abstract
本公开实施例涉及半导体技术领域，提供一种存储电路的控制方法，包括：提供存储电路，存储电路包括多个特定存储单元，特定存储单元的一端耦接于位线，另一端耦接于电荷泵，记与电荷泵耦接的一端为测试端；控制测试端处于第一电位；选择至少一个特定存储单元为目标存储单元，剩余特定存储单元为背景存储单元，并在测试端处于第一电位的条件下对背景存储单元进行第一写入操作；在进行第一写入操作后，控制测试端处于第二电位，对目标存储单元进行第二写入操作，第二电位与第一电位不同；在进行第二写入操作后，控制测试端处于第一电位。本公开实施例至少有利于在保证目标存储单元中存储的电荷量处于预期值时，不影响背景存储单元中存储的电荷量。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种存储电路的控制方法。
背景技术
动态随机存取存储器(DRAM，Dynamic Random Access Memory)通过在存储单元的单元电容器中存储电荷来进行写入数据的操作，以及将存储在存储单元中的电荷传送到位线来进行读取数据的操作。此外，通过感测放大器将传送到位线的电位放大，并基于放大后的电位所得到的数据顺序地经本地输入输出线传送到全局输入输出线，进而将数据输出到DRAM的外部。
然而，在DRAM的写入操作中，向目标存储单元中写入数据时，会对与目标存储单元相邻的其他存储单元造成影响，例如，改变与目标存储单元相邻的其他存储单元中存储的电荷量，使得与目标存储单元相邻的其他存储单元中存储的电荷量处于未知数值。
发明内容
本公开实施例提供一种存储电路的控制方法，至少有利于在保证目标存储单元中存储的电荷量处于预期值时，不影响背景存储单元中存储的电荷量。
根据本公开一些实施例，本公开实施例一方面提供一种存储电路的控制方法，包括：提供存储电路，所述存储电路包括多个特定存储单元、位线以及电荷泵，所述特定存储单元的一端耦接于所述位线，另一端耦接于所述电荷泵，记与所述电荷泵耦接的一端为测试端；控制所述测试端处于第一电位；选择至少一个所述特定存储单元作为目标存储单元，剩余所述特定存储单元作为背景存储单元，并在所述测试端处于所述第一电位的条件下对所述背景存储单元进行第一写入操作；在进行所述第一写入操作之后，控制所述测试端处于第二电位，并对所述目标存储单元进行第二写入操作，所述第二电位与所述第一电位不同；在进行所述第二写入操作之后，控制所述测试端处于所述第一电位。
在一些实施例中，所述背景存储单元中写入的数据与所述目标存储单元中写入的数据不同。
在一些实施例中，所述背景存储单元中写入的数据与所述目标存储单元中写入的数据相同。
在一些实施例中，所述存储电路还包括：感测放大器，所述感测放大器与所述位线耦接；所述控制方法还包括：获取所述目标存储单元的测试变量；基于所述测试变量控制所述测试端的电位从所述第二电位转变为所述第一电位，以改变所述目标存储单元中存储的电荷量；控制所述感测放大器读取并放大所述目标存储单元对应的所述位线的电位，并基于放大后的所述位线的电位，评估所述感测放大器的放大性能。
在一些实施例中，评估所述感测放大器的性能，包括：在进行所述第二写入操作之后，获取所述感测放大器在所述目标存储单元处于所述第二电位时的放大性能，并记为第一放大性能；在进行所述第二写入操作之后，获取所述感测放大器在所述目标存储单元处于所述第一电位时的放大性能，并记为第二放大性能；比较所述第一放大性能以及所述第二放大性能，以评估所述感测放大器的放大性能。
在一些实施例中，获取所述第一放大性能和所述第二放大性能，包括：获取所述感测放大器对所述目标存储单元对应的所述位线的电位的放大速度和/或放大结果，其中，所述放大速度为所述感测放大器放大所述目标存储单元对应的所述位线的电位至预设电位所需要的时间，所述放大结果为所述感测放大器是否能在预设时间内将所述目标存储单元对应的所述位线的电位放大至所述预设电位。
在一些实施例中，所述控制方法还包括：在进行所述第一写入操作和所述第二写入操作的过程中，控制所述感测放大器处于关闭状态。
在一些实施例中，所述第一电位为位线预充电电位的二分之一。
在一些实施例中，每一所述特定存储单元具有控制端、第一端以及所述测试端，所有所述特定存储单元的所述测试端与所述电荷泵耦接，所述第一端与所述位线耦接；所述存储电路还包括：字线，与所述控制端耦接；本地输入输出线或全局输入输出线，以及并联于所述本地输入输出线或所述全局输入输出线的引脚；所述控制方法还包括：使所述引脚与所述位线耦接；对所述目标存储单元进行所述第二写入操作，包括：通过所述引脚对所述目标存储单元进行所述第二写入操作。
在一些实施例中，遍历所有所述特定存储单元，以使每一所述特定存储单元均作为一次所述目标存储单元。
本公开实施例提供的技术方案至少具有以下优点：
分别对目标存储单元和背景存储单元的进行写入操作，在对背景存储单元进行第一写入操作时，控制电荷泵使得测试端处于第一电位；在对目标存储单元进行第二写入操作时，控制电荷泵使得测试端处于第二电位；并且，在完成第一写入操作和第二写入操作之后，控制电荷泵使得测试端重新处于第一电位，如此，有利于在通过第二写入操作将预期的数据写入目标存储单元中的同时，通过控制测试端的电位重新处于第一电位使得背景存储单元中存储的电荷量不会发生改变，即使得背景存储单元中最终存储的电荷量不受第二写入操作的影响，从而有利于在保证目标存储单元中存储的电荷量处于预期值时，不影响背景存储单元中存储的电荷量。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种存储电路的局部电路示意图；
图2为本公开实施例提供的存储电路的控制方法的一种流程图；
图3为本公开实施例提供的存储电路的一种局部电路示意图；
图4为图3中一目标存储单元与感测放大器耦接的局部电路示意图。
具体实施方式
由背景技术可知，向目标存储单元中写入数据时，会对与目标存储单元相邻的其他存储单元造成影响。
参考图1，存储电路包括多个特定存储单元10、多条位线BL、多条字线WL以及多个电荷泵11，特定存储单元10具有控制端、第一端以及第二端，特定存储单元10的控制端耦接于字线WL，特定存储单元10的第一端耦接于位线BL，特定存储单元10的第二端耦接于电荷泵11。
存储电路中包括至少一个存储阵列，一个存储阵列中包括多个特定存储单元10，且一个存储阵列中的多个特定存储单元10的第二端均与同一电荷泵11耦接。
目前，在对其中一个特定存储单元10进行写入操作时，将该特定存储单元10作为目标存储单元，将位于该特定存储单元10周围的其他特定存储单元10作为背景存储单元。在向目标存储单元中写入数据，即向目标存储单元中存储预期数值的电荷量时，会将电荷泵11提供的电压控制在预定数值上。此时，由于背景存储单元与目标存储单元的第二端均耦接于该电荷泵11，则背景存储单元第二端的电位发生改变，使得背景存储单元中的原本存储的电荷量发生改变，则后续利用感测放大器对背景存储单元中存储的电荷量进行放大时，可能会导致想要存储至背景存储单元中的数据与实际存储至背景存储单元中的数据不一样，使得操作人员对感测放大器的性能形成错误的评估。
在一个例子中，通过电荷泵11将目标存储单元第二端的电位以及背景存储单元第二端的电位控制在一个预定数值的电位，例如300mv，然后通过与第一端耦接的位线BL对目标存储单元和背景存储单元同时进行写入操作，例如，向目标存储单元中写入数据0，譬如使得目标存储单元第一端所处的电位为0；向背景存储单元中写入数据1，譬如使得背景存储单元第一端所处的电位为1200mv。
然后，控制电荷泵11将目标存储单元第二端的电位以及背景存储单元第二端的电位控制在位线预充电电位的一半，譬如600mv，此时由于耦合作用，使得目标存储单元第一端所处的电位上升300mv，即从0mv变为300mv，背景存储单元第一端所处的电位从1200mv变为1500mv，如此，会导致背景存储单元第一端所处的电位比我们实际想要背景存储单元第一端所处的电位要高，即导致背景存储单元中存储的电荷量比我们实际想要背景存储单元存储的电荷量高，会导致想要存储至背景存储单元中的数据与实际存储至背景存储单元中的数据不一样，即想要存储至背景存储单元中的数据与实际通过感测放大器从背景存储单元中读取的数据不一样。
同理，当对目标存储单元和背景存储单元同时进行写入操作时，电荷泵11提供给第二端的电位高于位线预充电电位的一半时，会导致背景存储单元第一端所处的电位比我们实际想要背景存储单元第一端所处的电位要低，即导致背景存储单元中存储的电荷量比我们实际想要背景存储单元存储的电荷量低，会导致想要存储至背景存储单元中的数据与实际存储至背景存储单元中的数据不一样，即想要存储至背景存储单元中的数据与实际通过感测放大器从背景存储单元中读取的数据不一样。
需要说明的是，实际应用中，在对目标存储单元和背景存储单元同时进行写入操作时，通过电荷泵11将目标存储单元第二端的电位以及背景存储单元第二端的电位控制在一个预定数值的电位，当后续控制电荷泵11将目标存储单元第二端的电位以及背景存储单元第二端的电位控制为高于该预定数值时，即会导致背景存储单元第一端所处的电位比我们实际想要背景存储单元第一端所处的电位要高；当后续控制电荷泵11将目标存储单元第二端的电位以及背景存储单元第二端的电位控制为低于该预定数值时，即会导致背景存储单元第一端所处的电位比我们实际想要背景存储单元第一端所处的电位要低。
本公开实施提供一种存储电路的控制方法，分别进行目标存储单元和背景存储单元的写入操作，在进行第一写入操作时，控制电荷泵使测试端处于第一电位；在进行第二写入操作时，控制电荷泵使测试端处于第二电位；并且，在完成第一写入操作和第二写入操作之后，控制电荷泵使测试端重新处于第一电位，如此，有利于通过控制测试端的电位重新处于第一电位使得背景存储单元中存储的电荷量与第一写入操作使得背景存储单元中存储的电荷量一致，即避免第二写入操作对背景存储单元中存储的电荷量造成影响，从而有利于保证背景存储单元中存储的电荷量处于预期值。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
本公开实施例提供一种存储电路的控制方法，以下将结合附图对本公开实施例提供的存储电路的控制方法进行详细说明。图2为本公开实施例提供的存储电路的控制方法的一种流程图；图3为本公开实施例提供的存储电路的一种局部电路示意图；图4为图3中一目标存储单元与感测放大器耦接的局部电路示意图。
参考图2和图3，存储电路的控制方法包括如下步骤：
S101：提供存储电路，存储电路包括多个特定存储单元100、位线BL以及电荷泵101，特定存储单元100的一端耦接于位线BL，另一端耦接于电荷泵101，记与电荷泵101耦接的一端为测试端。
在一些实施例中，存储电路包括至少一个存储阵列，一个存储阵列中包括多个特定存储单元100，且一个存储阵列中的多个特定存储单元100的测试端均与同一电荷泵101耦接，即一个存储阵列中的多个特定存储单元100的测试端的电位均由同一电荷泵101控制。其中，特定存储单元100包括单元晶体管130以及单元电容器140，单元晶体管130的控制端即为特定存储单元100的控制端，单元晶体管130的第一端与位线BL耦接，单元晶体管130的第二端与单元电容器140的第一端耦接，单元电容器140的第二端即为特定存储单元100的测试端，与电荷泵101耦接。
需要说明的是，图1中仅示意出了存储电路中的一个存储阵列，并以BL标示位线。
S102：控制测试端处于第一电位，便于后续使得背景存储单元在已知的第一电位的前提下进行第一写入操作，即，在对背景存储单元进行第一写入操作时，使得操作人员知晓此时背景存储单元的测试端所处的电位；进一步的，后续在对目标存储单元进行第二写入操作之后，便于操作人员控制背景存储单元的测试端重新处于已知的第一电位。
在一些实施例中，第一电位可以为位线预充电电位的二分之一。在一个例子中，位线预充电电位可以为1200mv，第一电位可以为600mv。
S103：选择至少一个特定存储单元100作为目标存储单元110，剩余特定存储单元100作为背景存储单元120，并在测试端处于第一电位的条件下对背景存储单元120进行第一写入操作。
在一些实施例中，在测试端处于第一电位的条件下对背景存储单元120进行第一写入操作的步骤包括：控制背景存储单元120的控制端的电位处于第一预设值，以使背景存储单元120中的单元晶体管130导通，并控制背景存储单元120的第一端处于第二预设值，其中，第二预设值由与背景存储单元120的第一端耦接的位线BL提供，以使得背景存储单元120中的单元电容器140实现充电操作或者放电操作，以改变背景存储单元120中的单元电容器140存储的电荷量，即实现对背景存储单元120的第一写入操作。
需要说明的是，本公开实施例对第一预设值和第二预设值不做限制，在实际应用中，第一预设值只需满足使得背景存储单元120中的单元晶体管130导通接即可，第二预设值根据操作人员希望存储至背景存储单元120中的单元电容器140中的电荷量来确定即可。
S104：在进行第一写入操作之后，控制测试端处于第二电位，并对目标存储单元110进行第二写入操作，第二电位与第一电位不同。
其中，由于目标存储单元110进行第二写入操作时测试端所处的电位与背景存储单元120进行第一写入操作时所处的电位不同，则后续通过控制测试端重新处于第一电位时，有利于在改变目标存储单元110中存储的电荷量的同时，使得背景存储单元120中最终存储的电荷量与进行第一写入操作时背景存储单元120中存储的电荷量一致。
在一些实施例中，在测试端处于第二电位的条件下对目标存储单元110进行第二写入操作的步骤包括：控制目标存储单元110的控制端的电位处于第三预设值，以使目标存储单元110中的单元晶体管130导通，并控制目标存储单元110的第一端处于第四预设值，其中，第四预设值由与目标存储单元110的第一端耦接的位线BL提供，以使得目标存储单元110中的单元电容器140实现充电操作或者放电操作，以改变目标存储单元110中的单元电容器140存储的电荷量，即实现对目标存储单元110的第二写入操作。
需要说明的是，本公开实施例对第三预设值和第四预设值不做限制，在实际应用中，第三预设值只需满足使得目标存储单元110中的单元晶体管130导通接即可，在一些实施例中，第三预设值可以与前述的第一预设值相等，第四预设值根据操作人员希望存储至目标存储单元110中的单元电容器140中的电荷量来确定即可。
S105：在进行第二写入操作之后，控制测试端处于第一电位。如此，有利于使得背景存储单元120中最终存储的电荷量与进行第一写入操作时背景存储单元120中存储的电荷量一致，即避免第二写入操作对背景存储单元中存储的电荷量造成影响，并使得目标存储单元110存储的电荷量和背景存储单元120中存储的电荷量均为已知数值。
以下通过一个具有的例子对本公开实施例提供的存储电路的控制方法进行详细说明。
在一个例子中，通过电荷泵101将目标存储单元110测试端的电位以及背景存储单元120测试端的电位控制在一个预定数值的电位，例如600mv，然后通过与背景存储单元120中的第一端耦接的位线BL对背景存储单元120同时进行第一写入操作，例如，向背景存储单元120中写入数据1，譬如使得背景存储单元120第一端所处的电位为1200mv；然后将测试端的电位由600mv转变为700mv，并通过与目标存储单元110中的第一端耦接的位线BL对目标存储单元110进行第二写入操作，例如，向目标存储单元110中写入数据1，譬如使得目标存储单元110第一端所处的电位为1200mv；然后控制测试端的电位由700mv重新转变为600mv，使得背景存储单元120第一端所处的电位仍然为1200mv，目标存储单元110第一端所处的电位为1100mv。如此，使得目标存储单元110中存储的电荷量和背景存储单元120中存储的电荷量均为已知数值，便于后续操作人员基于目标存储单元110中存储的电荷量的已知变化评估感测放大器的性能，且在评估感测放大器的性能的过程中，在改变目标存储单元110中存储的电荷量的同时，使得背景存储单元120中最终存储的电荷量与写入背景存储单元120中的电荷量相同。
在一些实施例中，背景存储单元120中写入的数据与目标存储单元110中写入的数据可以不同。例如，写入背景存储单元120中数据为0，写入目标存储单元110中的数据为1；或者，写入背景存储单元120中数据为1，写入目标存储单元110中的数据为0。
背景存储单元120中写入的数据与目标存储单元110中写入的数据不同时，若对目标存储单元110和背景存储单元120同时进行写入操作，在写入操作之后改变测试端的电位，目标存储单元110中存储的电荷量和背景存储单元120中存储的电荷量均发生改变，可能导致目标存储单元110和背景存储单元120中原本存储的数据无法被感测器正常放大，即感测放大器发生异常，导致无法正确从目标存储单元110和背景存储单元120中读取数据。
通过本公开实施例提供的存储电路的控制方法，分别对目标存储单元110和背景存储单元120进行写入操作，使得目标存储单元110中存储的电荷量和背景存储单元120中存储的电荷量均为已知数值，且在改变目标存储单元110中存储的电荷量的同时，不改变背景存储单元120中最终存储的电荷量，则操作人员只需控制目标存储单元110中存储的电荷量的改变，以测试感测放大器对不同电荷量对应的不同电位的放大性能，并与不发生电荷量变化的背景存储单元形成准确对照，保证对照分析结果的准确性，以及保证背景存储单元的数据准确性，避免存储在背景存储单元的非测试数据(存储器实际运行存入的数据)发生错误。
在另一些实施例中，背景存储单元中写入的数据与目标存储单元中写入的数据可以相同。例如，写入背景存储单元120中数据和写入目标存储单元110中的数据可以均为0或者1。
在一些实施例中，参考图4，存储电路还可以包括：感测放大器103，感测放大器103与位线BL耦接。控制方法还可以包括：获取目标存储单元110的测试变量；基于测试变量控制测试端的电位从第二电位转变为第一电位，以改变目标存储单元110中存储的电荷量；控制感测放大器103读取并放大目标存储单元110对应的位线BL的电位，并基于放大后的位线BL的电位，评估感测放大器103的放大性能。
其中，获取目标存储单元110的测试变量指的是：基于需要测试的感测放大器103的性能，设计目标存储单元110在测试端处于第二电位时存储的电荷量与目标存储单元110在测试端处于第一电位时存储的电荷量的差值，该差值即为目标存储单元110的测试变量。后续基于该测试变量控制测试端的电位从第二电位转变为第一电位，即使得第二电位与第一电位之间的差值与测试变量相同，以使得目标存储单元110中存储的电荷量的变化量为目标存储单元110的测试变量。如此，在通过将测试端的电位由第二电位转变为第一电位时，有利于在改变测试端的电位以使目标存储单元110中存储的电荷量发生变化的同时，使得背景存储单元120中最终存储的电荷量与通过第一写入操作写入背景存储单元120中的电荷量相同，以避免背景存储单元120中最终存储的电荷量受第二写入操作的影响，影响对感测放大器103的放大性能进行评估的准确性。其中，改变测试端的电位使得目标存储单元110中存储的电荷量发生变化，使得感测放大器可以基于目标存储单元110中存储的电荷量的变化展现不同的放大性能，以此对感测放大器103的放大性能进行评估。
其中，基于放大后的位线BL的电位，评估感测放大器103的放大性能，包括：基于放大后的位线BL的电位达到预设电位所经历的时间来评估感测放大器103的灵敏度，或者，基于在预设时间内，放大后的位线BL的电位是否能够被放大至预设电位来评估感测放大器103的放大能力。
在一些实施例中，评估感测放大器103的性能，包括：在进行第二写入操作之后，获取感测放大器103在目标存储单元110处于第二电位时的放大性能，并记为第一放大性能；在进行第二写入操作之后，获取感测放大器103在目标存储单元110处于第一电位时的放大性能，并记为第二放大性能；比较第一放大性能以及第二放大性能，以评估感测放大器103的放大性能。
在一个例子中，第二电位为700mv，第一电位为600mv，即测试端的电位会降低100mv，使得目标存储单元110中存储的电荷量降低，从而使得目标存储单元110第一端所处的电位降低100mv。
将测试端处于第二电位时，感测放大器103对目标存储单元110中存储的电荷量进行放大至预设数值所需花费的时间为第一时间；将测试端处于第一电位时，感测放大器103对目标存储单元110中存储的电荷量进行放大至预设数值所需花费的时间为第二时间；由于测试端电位由第二电位变为第一电位时，目标存储单元110第一端所处的电位降低100mv，则第一时间小于第二时间，可以评估第二时间是否在预设时间内，以评估此时感测放大器103的放大性能，即评估感测放大器对目标存储单元110中存储的电荷量的变化是否敏感，是否能及时弥补目标存储单元110中存储的电荷量的变化给读取数据造成的影响。其中，预设时间为感测放大器103将目标存储单元110中存储的电荷量放大至预设数值时的所允许耗费的最大时长，若感测放大器103在经历了预设时间时，仍然没有将目标存储单元110中存储的电荷量放大至预设数值，则可以判定为感测放大器103出现异常，无法正确读取写入目标存储单元110中的数据。
需要说明的是，本公开实施例对预设数值和预设时间不做限制，在实际应用中，可以基于存储电路的具体构造设计预设数值，以及基于感测放大器103的具体类型设计预设时间。
在一些实施例中，获取第一放大性能和第二放大性能，包括：获取感测放大器103对目标存储单元110对应的位线BL的电位的放大速度以及放大结果，其中，放大速度为感测放大器103放大目标存储单元110对应的位线BL的电位至预设电位所需要的时间，放大结果为感测放大器103是否能在预设时间内将目标存储单元110对应的位线BL的电位放大至预设电位。
在一些实施例中，获取第一放大性能的具体步骤包括：在进行第二写入操作之后，在测试端处于第二电位时，控制感测放大器103对目标存储单元110对应的位线BL的电位进行读取并放大，以获取感测放大器103将此时目标存储单元110对应的位线BL的电位放大至预设电位时所花费的时间，并记为第一放大速度，和/或，判断感测放大器103是否能在预设时间内将目标存储单元110对应的位线BL的电位放大至预设电位，若感测放大器103能够在预设时间内将目标存储单元110对应的位线BL的电位放大至预设电位，则可以记放大结果为感测放大器103无异常；若感测放大器103无法在预设时间内将目标存储单元110对应的位线BL的电位放大至预设电位，则可以记放大结果为感测放大器103异常。
在一些实施例中，获取第二放大性能的具体步骤包括：在进行第二写入操作之后，在测试端处于第一电位时，控制感测放大器103对目标存储单元110对应的位线BL的电位进行读取并放大，以获取感测放大器103将此时目标存储单元110对应的位线BL的电位放大至预设电位时所花费的时间，并记为第二放大速度，和/或，判断感测放大器103是否能在预设时间内将目标存储单元110对应的位线BL的电位放大至预设电位，若感测放大器103能够在预设时间内将目标存储单元110对应的位线BL的电位放大至预设电位，则可以记放大结果为感测放大器103无异常；若感测放大器103无法在预设时间内将目标存储单元110对应的位线BL的电位放大至预设电位，则可以记放大结果为感测放大器103异常。
如此，可以基于第一放大性能和第二放大性能评估感测放大器103的放大性能，例如，可以通过标记第一放大速度以及第二放大速度评估感测放大器103对目标存储单元110中存储的电荷量的变化是否敏感，是否能及时弥补目标存储单元110中存储的电荷量的变化给读取数据造成的影响，是否能及时对目标存储单元110对应的位线BL的电位进行放大。
在一些实施例中，控制方法还可以包括：在进行第一写入操作和第二写入操作的过程中，控制感测放大器103处于关闭状态。由于特定存储单元100中原本存储的数据与需要写入该特定存储单元100中的数据不同时，若此时感测放大器处于工作状态，感测放大器103对该特定存储单元100原本存储的数据的放大作用会对抗新数据的写入，需要消耗较多的功耗，因而在进行第一写入操作和第二写入操作的过程中，控制感测放大器103处于关闭状态，即避免感测放大器103从对该特定存储单元100原本存储的数据进行放大这一过程，有利于降低存储电路的功耗。
在一些实施例中，遍历所有特定存储单元100，以使每一特定存储单元100均作为一次目标存储单元110。如此，在读感测放大器103进行检测评估的同时，可以逐次对存储电路中的特定存储单元100进行排查，以对特定存储单元100存储电荷的性能进行评估。
在一些实施例中，结合参考图1和图4，每一特定存储单元100具有控制端、第一端以及测试端，所有特定存储单元100的第二端与测试端耦接，第一端与位线BL耦接；存储电路还可以包括：字线WL，与控制端耦接。
在一些实施例中，参考图4，存储电路还可以包括：全局输入输出线(图中未示出)，以及并联于全局输入输出线的引脚104；控制方法还可以包括：使引脚104与位线BL耦接；对目标存储单元110进行第二写入操作，包括：通过引脚104对目标存储单元110进行第二写入操作。如此，可以绕过全局输入输出线对应的端口而直接通过引脚104控制位线BL，以对目标存储单元110进行第二写入操作，有利于简化对目标存储单元110进行第二写入操作的过程。
在另一些实施例中，存储电路还可以包括：本地输入输出线LIO，以及并联于本地输入输出线LIO的引脚104；控制方法还可以包括：使引脚104与位线BL耦接；对目标存储单元110进行第二写入操作，包括：通过引脚104对目标存储单元110进行第二写入操作。如此，可以绕过本地输入输出线LIO对应的端口而直接通过引脚104控制位线BL，以对目标存储单元110进行第二写入操作，有利于简化对目标存储单元110进行第二写入操作的过程。
在一些实施例中，继续参考图4，存储电路还可以包括：第一写MOS管<11>，第一写MOS管<11>的控制端用于接收写使能信号WrEn，第一端与和第二段均与本地输入输出线LIO耦接；第二写MOS管<12>，第二写MOS管<12>的控制端用于接收写使能信号WrEn，第一端和第二端均与互补本地输入输出线LIO-耦接。需要说明的是，图4中仅示意出部分本地输入输出线LIO，与引脚104并联的部分本地输入输出线LIO在图4中未示意出，且引脚104与本地输入输出线LIO对应的端口并联，同理，图4中仅示意出部分互补本地输入输出线LIO-耦接，与引脚104并联的部分互补本地输入输出线LIO-在图4中未示意出，且引脚104与互补本地输入输出线LIO-对应的端口并联。其中，与本地输入输出线LIO并联的引脚104和与互补本地输入输出线LIO-并联的引脚104不同。
在一些实施例中，由于PMOS管比NMOS管的上拉能力强，第一写MOS管<11>和第二写MOS管<12>为PMOS管，在提供写使能信号WrEn后，能加速将本地输入输出线LIO或互补本地输入输出线LIO-上拉至高电平。在另一些实施例中，第一写MOS管<11>和第二写MOS管<12>也可以为NMOS管。
在一些实施例中，继续参考图4，存储电路还可以包括：第一控制NMOS管<21>，第一控制NMOS管<21>的控制端与本地输入输出线LIO耦接，第一端与引脚104耦接，第二端与第一读MOS管<31>耦接；第二控制NMOS管<22>，第二控制NMOS管<22>的控制端与互补本地输入输出线LIO-耦接，源第一端与引脚104耦接，第二端与第二读MOS管<32>耦接；第一读MOS管<31>，第一读MOS管<31>的控制端用于接收读使能信号RdEn，第一端与第一控制NMOS管<21>耦接，第二端用于接收第一预设电平；第二读MOS管<32>，第二读MOS管<32>的控制端用于接收读使能信号RdEn，第一端与第二控制NMOS管<22>耦接，第二端用于接收第一预设电平。其中，第一预设电平可以为接地电平。
其中，第一控制NMOS管<21>通过本地输入输出线LIO的电平控制，当本地输入输出线LIO为高电平时，第一控制NMOS管<21>导通，第一读MOS管<31>的第一端与引脚104耦接；当本地输入输出线LIO为低电平时，第一控制NMOS管<21>断开；第二控制NMOS管<22>通过互补本地输入输出线LIO-的电平控制，当互补本地输入输出线LIO-为高电平时，第二控制NMOS管<22>导通，第二读MOS管<32>的第一端与引脚104耦接；当互补本地输入输出线LIO-为低电平时，第二控制NMOS管<22>断开。
在一些实施例中，由于PMOS管比NMOS管的上拉能力强，NMOS管比PMOS管的下拉能力强，可以根据第一预设电平的大小灵活设置第一读MOS管<31>和第二读MOS管<32>的类型；例如，当第一预设电平为高电平，第一读MOS管<31>和第二读MOS管<32>为PMOS管，当第一预设电平V1为低电平，第一读MOS管<31>和第二读MOS管<32>为NMOS管。
在一些实施例中，继续参考图4，存储电路还可以包括：第一列选择晶体管<41>，第一列选择晶体管<41>的控制端用于接收列选择信号CSL，第一端与本地输入输出线LIO耦接，第二端与位线BL耦接；第二列选择晶体管<42>，第二列选择晶体管<42>的控制端用于接收列选择信号CSL，第一端与互补本地输入输出线LIO-耦接，第二端与互补位线BLB耦接。
在一些实施例中，由于PMOS管比NMOS管的上拉能力强，第一列选择晶体管<41>和第二列选择晶体管<42>为PMOS管，在提供列选择信号CSL后，能加速将本地输入输出线LIO或互补本地输入输出线LIO-上拉至高电平。在另一些实施例中，第一列选择晶体管<41>和第二列选择晶体管<42>也可以为NMOS管。
需要说明的是，上述实施例所提供的存储电路中所揭露的特征，在不冲突的情况下可以任意组合，以得到新的电路实施例。此外，图1和图4中以WL标示字线，图4中以Pin标示引脚104，以SA标示感测放大器103，以WrEn标示写使能信号，以LIO标示本地输入输出线，以LIO-标示互补本地输入输出线，以RdEn标示读使能信号，以CSL标示列选择信号，以BL标示位线，以BLB标示互补位线。
本公开实施例提供的存储电路的控制方法适用于易失性存储器和非易失性存储器。其中，易失性存储器和非易失性存储器包括但不局限于DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3 SDRAM、DDR4 SDRAM、LPDDR4 SDRAM、DDR5 SDRAM、LPDDR5SDRM、GDDR5SDRAM和GDDR6 SDRAM。
综上所述，在进行第一写入操作时，控制电荷泵101使测试端处于第一电位；在进行第二写入操作时，控制电荷泵101使测试端处于第二电位；并且，在完成第一写入操作和第二写入操作之后，控制电荷泵101使测试端重新处于第一电位，如此，有利于使得背景存储单元120中存储的电荷量与第一写入操作使得背景存储单元120中存储的电荷量相同，即避免第二写入操作对背景存储单元120中存储的电荷量造成影响，从而有利于保证背景存储单元120中存储的电荷量也处于预期值。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。
Claims (10)
1.一种存储电路的控制方法，其特征在于，包括：
提供存储电路，所述存储电路包括多个特定存储单元、位线以及电荷泵，所述特定存储单元的一端耦接于所述位线，另一端耦接于所述电荷泵，记与所述电荷泵耦接的一端为测试端；
控制所述测试端处于第一电位；
选择至少一个所述特定存储单元作为目标存储单元，剩余所述特定存储单元作为背景存储单元，并在所述测试端处于所述第一电位的条件下对所述背景存储单元进行第一写入操作；
在进行所述第一写入操作之后，控制所述测试端处于第二电位，并对所述目标存储单元进行第二写入操作，所述第二电位与所述第一电位不同；
在进行所述第二写入操作之后，控制所述测试端处于所述第一电位。
2.如权利要求1所述的控制方法，其特征在于，所述背景存储单元中写入的数据与所述目标存储单元中写入的数据不同。
3.如权利要求1所述的控制方法，其特征在于，所述背景存储单元中写入的数据与所述目标存储单元中写入的数据相同。
4.如权利要求1所述的控制方法，其特征在于，所述存储电路还包括：感测放大器，所述感测放大器与所述位线耦接；所述控制方法还包括：
获取所述目标存储单元的测试变量；
基于所述测试变量控制所述测试端的电位从所述第二电位转变为所述第一电位，以改变所述目标存储单元中存储的电荷量；
控制所述感测放大器读取并放大所述目标存储单元对应的所述位线的电位，并基于放大后的所述位线的电位，评估所述感测放大器的放大性能。
5.如权利要求4所述的控制方法，其特征在于，评估所述感测放大器的性能，包括：
在进行所述第二写入操作之后，获取所述感测放大器在所述目标存储单元处于所述第二电位时的放大性能，并记为第一放大性能；
在进行所述第二写入操作之后，获取所述感测放大器在所述目标存储单元处于所述第一电位时的放大性能，并记为第二放大性能；
比较所述第一放大性能以及所述第二放大性能，以评估所述感测放大器的放大性能。
6.如权利要求5所述的控制方法，其特征在于，获取所述第一放大性能和所述第二放大性能，包括：
获取所述感测放大器对所述目标存储单元对应的所述位线的电位的放大速度和/或放大结果，其中，所述放大速度为所述感测放大器放大所述目标存储单元对应的所述位线的电位至预设电位所需要的时间，所述放大结果为所述感测放大器是否能在预设时间内将所述目标存储单元对应的所述位线的电位放大至所述预设电位。
7.如权利要求4所述的控制方法，其特征在于，还包括：在进行所述第一写入操作和所述第二写入操作的过程中，控制所述感测放大器处于关闭状态。
8.如权利要求1所述的控制方法，其特征在于，所述第一电位为位线预充电电位的二分之一。
9.如权利要求1所述的控制方法，每一所述特定存储单元具有控制端、第一端以及所述测试端，所有所述特定存储单元的所述测试端与所述电荷泵耦接，所述第一端与所述位线耦接；所述存储电路还包括：
字线，与所述控制端耦接；本地输入输出线或全局输入输出线，以及并联于所述本地输入输出线或所述全局输入输出线的引脚；
所述控制方法还包括：
使所述引脚与所述位线耦接；
对所述目标存储单元进行所述第二写入操作，包括：
通过所述引脚对所述目标存储单元进行所述第二写入操作。
10.如权利要求1所述的控制方法，其特征在于，遍历所有所述特定存储单元，以使每一所述特定存储单元均作为一次所述目标存储单元。
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|---|---|---|---|
| CN202210348627.0A CN116935921A (zh) | 2022-04-01 | 2022-04-01 | 存储电路的控制方法 |
Applications Claiming Priority (1)
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2022
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