KR20090065066A - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로, 적어도 하나의 반도체칩; 상기 반도체칩이 솔더볼을 매개로 탑재되도록 상기 솔더볼이 올려지는 단자가 배치되는 실장영역이 상부면에 구비되고, 절연체로 이루어진 절연층과 내부회로가 배치되는 내부 배선층이 교대로 복수개 적층되어 구비되고, 상기 단자와 내부 선층이 도전성비아로 연결되는 기판; 및 상기 반도체칩과 기판 사이에 형성된 갭에 충진된 수지재;를 포함한다.
본 발명에 의하면, 수지재의 주입이 용이하고, 실장영역을 둘러싸는 벽면에 의해 수지재가 외부로 유출되지 않아 반도체칩을 감쌀 수 있어 보다 안정적으로 반도체칩이 실장될 수 있는 반도체 패키지를 제공할 수 있는 효과를 얻을 수 있다.
반도체 패키지, 플립칩, 수지재, 기판, 비아

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것이다. 더욱 상세하게는 반도체를 기판에 플립칩 실장시 언더필에 의한 보이드 발생을 최소화하는 기판구조를 갖는 반도체 패키지에 관한 것이다.
일반적으로 칩 패키지는 실장방법에 따라, DIP(Dual In-line Package), PGA(Pin Grid Array)와 같은 삽입방식과, QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Arrary), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grad Array)와 같은 표면실장(Surface Mount Technology, SMT)방식으로 구분된다.
특히, 표면실장형 패키지는 전자장치의 소형화에 유리하여 삽입형 패키지보다 널리 사용된다. 이러한 표면실장형 패키지에서 칩과 패키지기판의 접속방법으로는 반도체 칩의 고성능화에 의해 증가된 단자의 수를 제한된 패키지 본체면적에 수용하기 위해 주로 플립칩 본딩방법이 채용된다.
이러한 반도체 패키지 제조공정에서는, 일반적으로 반도체 칩과 패키지기판 사이 공간에 언더필(underfill)이제공된다. 상기 언더필은 기계적 충격 및 접합부의 부식과 같은 외부의 영향으로부터 패키지 구조를 보호하고, 칩과 기판의 열팽창 계수 차이로 인한 응력을 최소화함으로써 패키지 제품의 신뢰성을 향상시키는 역할을 한다.
일반적으로 공지된 플립칩 실장 기술은 반도체 칩을 패키징하지 않고 그대로 회로기판에 실장하여 반도체 칩 패키지를 제조하는 기술이다.
도 1과 도 2는 각각 일반적인 반도체 패키지를 도시한 단면도와 평면도이다.
일반적인 반도체 패키지는 도 1 및 도 2에 도시된 바와 같이 회로기판(20)의 상부면에는 신호선(22)을 구비하고, 상기 신호선(22)이 형성된 회로기판(20)의 상부면에는 솔더-레지스트(sloder-resistor)용 보호층(30)을 일정두께로 도포한다.
상기 보호층(30)은 상기 신호선(22)과 연결단자(23)만을 외부로 노출시키도록 도포된다.
상기 연결단자(23)에는 실장하고자 하는 반도체 칩(10)의 하부면에 형성된 전극단자(미도시)와 대응배치되는 솔더볼(solder ball)(12)을 올려놓고, 상기 반도체 칩(10)이 상기 솔더볼(12)을 매개로 하여 상기 회로기판(20)과 접속되는 것이다.
이와 같은 방법으로 상기 회로기판(20)에 반도체 칩(10)이 실장되면 반도체 칩(10)의 하면에 부착된 솔더볼(12)의 높이로 인해 상기 반도체 칩(10)과 회로기판(20) 사이에 갭(gap)이 발생되어 반도체 칩(10)의 지지력이 약화되고, 진동에 기인하는 스트레스(stress)에 의해서 상기 솔더볼(12)과의 접속부위가 파단될 수 있 다.
이에 따라, 상기 반도체 칩(10)과 회로기판(20) 사이에는 미도시된 디스펜서(dispenser)를 이용하여 절연성 수지로 이루어진 언더필재를 주입하고, 이를 경화시켜 반도체 칩을 지지하는 언더필층(40)을 형성하여 플립칩형 반도체 패키지를 제조완성하였다.
그러나 최근 제품의 소형화, 고밀도화에 따라 솔더볼(12)의 사이즈가 작아지고, 그 배열이 촘촘해져 반도체 칩(10)과 회로기판(20) 사이의 갭이 좁아 언더필재의 주입이 용이하지 않고, 회로기판(20)의 신호선(22)과 연결단자(23) 및 솔더볼(12)에 의해 언더필재의 확산속도 차이로 대기중의 공기를 포위하면서 공기가 갇히는 보이드(void)가 발생되었다.
상기 보이드가 언더필층(40)의 내부에 형성되면, 제조완성된 반도체 패키지의 신뢰성 시험, 품질 가혹 시험 또는 제조라인에서 상기 언더필층이 섭씨 200도 이상의 고온으로 가열하는 과정에서 보이드가 팽창되어 파열되고, 이로 인하여 제품불량을 초래함은 물론 제품 신뢰성을 저하시키는 주원인이 되었다.
또한 언더필재를 주입하는 과정에서, 반도체 칩(10)과 회로기판(20) 사이의 갭으로 주입되는 언더필재 중 일부는 상기 갭이 외측으로 개방되어 있어 언더필재가 회로기판(20)의 외측테두리까지 흐름이동되어 기판 외부로 넘치게 되는 주입불량이 발생되었다.
따라서, 제품이 열충격 또는 물리적 충격을 받을 경우 상기 반도체 칩을 안정적으로 지지하지 못하여 반도체 칩에 크랙을 유발할 수 있는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체가 기판에 플립칩(flip chip)방식으로 실장되는 반도체 패키지에 있어서, 언더필(underfill) 공정시 발생되는 보이드(void)를 최소화하여 제품 불량이 발생하는 것을 방지하고 반도체를 보다 안정적으로 지지하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명은 적어도 하나의 반도체칩; 상기 반도체칩이 솔더볼을 매개로 탑재되도록 상기 솔더볼이 올려지는 단자가 배치되는 실장영역이 상부면에 구비되고, 절연체로 이루어진 절연층과 내부회로가 배치되는 내부 배선층이 교대로 복수개 적층되어 구비되고, 상기 단자와 내부 배선층이 도전성비아로 연결되는 기판; 및 상기 반도체칩과 상기 기판 사이에 형성된 갭에 충진된 수지재;를 포함하는 반도체 패키지를 제공한다.
바람직하게 상기 기판의 상부면에는 상기 실장영역을 둘러싸는 단차부를 구비하고, 상기 단차부는 상기 기판의 상부면에 구비되는 표면 배선층과 이를 보호하는 보호층이 적층되어 이루어진다.
더욱 바람직하게 상기 단차부는 상기 반도체칩의 외측테두리보다 바깥쪽에 구비된다.
바람직하게 상기 수지재는 상기 반도체칩의 둘레 상단까지 둘러싸 구비된다.
바람직하게 상기 단자는 그 표면이 평편하게 구비된다.
상기와 같은 구성을 갖는 본 발명에 의하면, 기판과 여기에 플립칩 방식으로 실장되는 반도체칩 사이의 간극이 넓고, 단자를 제외한 배선이 기판 표면의 반도체칩과 대응되는 실장영역에 노출되어 있지 않아 수지재의 주입이 용이하고, 보이드 발생을 억제하며, 실장영역을 둘러싸는 벽면에 의해 수지재가 외부로 유출되지 않고, 반도체칩을 수지재로 측면 상단까지 감쌀 수 있어 보다 안정적으로 반도체칩이 실장될 수 있는 반도체 패키지를 제공할 수 있는 효과를 얻을 수 있다.
이하, 본 발명에 따른 바람직한 실시 예에 대하여 첨부된 도면을 참조하여 더욱 상세하게 설명한다.
도 3은 본 발명에 따른 반도체 패키지를 도시한 단면도이고, 도 4는 본 발명에 따른 반도체 패키지를 구성하는 기판을 도시한 평면도이다.
본 발명에 따른 반도체 패키지는 도 3에 도시된 바와 같이, 반도체칩(110), 기판(120) 및 수지재(140)를 포함하여 이루어진다.
상기 반도체칩(110)은 상기 기판(120)의 상부면에 솔더볼(112)을 매개로 하여 플립칩 본딩되는 적어도 하나의 능동 칩부품이다.
상기 기판(120)은 절연체로 이루어진 절연층(122)과 내부회로가 배치된 내부배선층(124)이 교대로 적층되어 구비되는 다층배선 기판부재이다.
이러한 기판(120)의 상부면에는 상기 반도체칩(110)이 탑재되는 실장영역(150)이 구비된다.
상기 실장영역(150)에는 상기 솔더볼(112)이 올려지는 단자(127)가 배치되고, 상기 단자(127)는 상기 내부 배선층(124)과 도전성비아(128)를 통해 전기적으로 연결되어 구비된다.
이때 상기 단자(127)는 상기 기판(120)의 상부면에 단자(127)를 위한 패드가 패턴인쇄된 후 상기 패드를 관통하여 도전성비아(128)를 위한 홀을 형성하고, 상기 홀을 금속물질로 충진하여 단자(127)의 표면을 평편하게 만드는 공법이 이용되어 구비되어질 수 있다.
이렇게 상기 단자(127)의 표면이 평편하게 구비되어짐으로써, 상기 수지재(140) 형성시 단자(127) 표면에 공극이 발생하는 것을 방지할 수 있게 된다.
상기 수지재(140)는 상기 반도체칩(110)과 기판(120) 사이에 형성된 갭에 충진되어 상기 기판(120)과 이에 탑재되는 반도체칩(110) 간의 틈새인 갭에 의해서 상기 반도체칩(110)의 지지력이 약화되는 것을 방지하고, 상기 솔더볼(112)과의 접속부위를 보강하는 지지부재이다.
상기 수지재(140)는 액상의 언더필용액을 미도시된 디스펜서(dispenser)를 이용해 상기 기판(120)에 플립칩 본딩된 상기 반도체칩(110)의 일측에서 상기 반도 체칩(110)과 기판(120) 사이로 솔더볼(112)에 의해 발생된 갭에 주입되고, 모세관 현상에 의해서 상기 언더필용액이 상기 반도체칩(110)과 기판(110)사이 갭에 충진되고, 이를 경화시켜 반도체칩(110)을 지지하게 된다.
이때 상기 수지재(140)를 위한 액상의 언더필용액을 주입시 상기 반도체칩(110)이 실장되는 기판(120)의 표면에는 단자(127)만이 형성되어 있고, 또한 기판(120)과 반도체칩(110) 사이의 간격이 종래에 비해 넓게 구비되어, 상기 액상의 언더필용액이 주입될 때 흐름을 방해하는 요소가 최소화되어 흐름이 원활하게 유지된다.
이에 따라 주입유속의 차이로 인해 발생되는 보이드(void)를 방지할 수 있게 된다.
한편, 상기 기판(120)의 상부면에는 상기 실장영역(150)을 둘러싸는 단차부(152)를 구비할 수 있다.
이러한 단차부(152)는 상기 기판(120)의 상부면에 일정형태의 패턴으로 구비되는 표면 배선층(126)과 도금이나 납땜시 상기 표면 배선층(126)과 기판(120)을 보호할 수 있도록 도포되어 적층되는 솔더 레지스트용 보호층(130)에 의해 이루어질 수 있다.
상기 단차부(152)는 상기 반도체칩(110)의 외측테두리보다 바깥쪽에 구비되어질 수 있다.
이에 따라 상기 수지재(130)는 상기 단차부(152)에 의해 상기 반도체칩(110) 바깥쪽으로 흐르는 것이 억제됨으로써 수지재(130)를 위한 언더필 용액의 주입량을 균일하게 유지할 수 있다.
또한 상기 반도체칩(110)의 둘레 상단까지 수지재(130)로 둘러싸도록 구비되어질 수 있어 기계적 또는 열 충격으로 인한 반도체칩(110)의 크랙을 방지할 수 있게 된다.
본 발명은 특정한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진자는 용이하게 알 수 있음을 밝혀두고자 한다.
도 1은 일반적인 반도체 패키지를 도시한 단면도이다.
도 2는 일반적인 반도체 패키지를 도시한 평면도이다.
도 3은 본 발명에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명에 따른 반도체 패키지를 도시한 평면도이다.
**도면의 주요부분에 대한 부호의 설명**
110 : 반도체칩 112 : 솔더볼
120 : 기판 122 : 절연층
124 : 내부배선층 126 : 표면배선층
127 : 단자 128 : 도전성비아
130 : 보호층 140 : 수지재
150 : 실장영역 152 : 단차부

Claims (5)

  1. 적어도 하나의 반도체칩;
    상기 반도체칩이 솔더볼을 매개로 탑재되도록 상기 솔더볼이 올려지는 단자가 배치되는 실장영역이 상부면에 구비되고, 절연체로 이루어진 절연층과 내부회로가 배치되는 내부 배선층이 교대로 복수개 적층되어 구비되고, 상기 단자와 내부 배선층이 도전성비아로 연결되는 기판; 및
    상기 반도체칩과 상기 기판 사이에 형성된 갭에 충진된 수지재;를 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 기판의 상부면에는 상기 실장영역을 둘러싸는 단차부를 구비하고, 상기 단차부는 상기 기판의 상부면에 구비되는 표면 배선층과 이를 보호하는 보호층이 적층되어 이루어지는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서, 상기 단차부는 상기 반도체칩의 외측테두리보다 바깥쪽에 구비되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 수지재는 상기 반도체칩의 둘레 상단까지 둘러싸 구비되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 단자는 그 표면이 평편하게 구비되는 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
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