KR20090053642A - 동적 전류 바이어스 회로 - Google Patents

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Abstract

입력 신호에 따라 바이어스 전류를 선택적으로 발생하는 동적 전류 바이어스 회로가 개시된다. 입력단의 레벨이 서로 동일한 경우, 동적 전류 바이어스 회로는 바이어스 전류를 생성하지 아니한다. 만일, 입력단이 서로 다른 레벨을 가지는 차동 입력이 인가되는 경우, 동적 전류 바이어스 회로는 동적 바이어스 전류를 생성한다. 동적 전류 바이어스 회로를 연산 증폭기에 적용하는 경우, 차동 입력단의 변화를 추종할 수 있는 능력의 지표인 슬루우 레이트는 크게 향상된다.
Figure P1020070120549
동적 바이어스, 연산 증폭기, 슬루우 레이트

Description

동적 전류 바이어스 회로{Dynamic Current Biasing Circuit}
본 발명은 전류 바이어스 회로 및 이를 이용한 연산 증폭기에 관한 것이다.
캐스코드(cascode) 구조는 공통 소스 회로와 공통 게이트 회로가 연결된 구조로 증폭기 회로의 근간을 이루고 있다. 특히, 레일투레일(rail-to-rail) 캐스코드 증폭기는 액정표시장치의 소스 드라이버로 사용된다.
도 1a 및 도 1b는 종래의 레일투레일 캐스코드 증폭기를 도시한 회로도들이다.
상기 도 1a 및 1b의 증폭기는 unity-gain을 가지는 버퍼로 동작하며, 완전차동구조를 가진다. 즉, 공통모드 입력전압의 범위는 Vss 내지 Vdd로 설정된다. 또한, 증폭기의 출력단 Vout은 음의 입력단자 V-에 연결된다. 따라서, 상기 회로는 가상단락작용에 의해 V+에 입력된 신호 레벨을 V-입력단이 추종하며, 이는 출력단 Vout에 반영된다.
먼저, 도 1a를 참조하면, 점선으로 처리된 부분으로 바이어스 전류가 형성된다. 양의 입력단자 V+에 rising step이 입력되면, 트랜지스터 M3는 턴온된다. 턴온된 트랜지스터 M3에는 Iss의 전류가 흐른다. 반면, 트랜지스터 M4는 턴오프된다. 따라서, 정전류원 Ibiasn을 흐르는 전류 Iss는 트랜지스터 M3로만 흐른다.
트랜지스터 M5, M6, M7 및 M8은 전류 미러를 형성한다. 따라서, 트랜지스터 M5 및 M6을 흐르는 전류 Ip는 서로 동일하다. 그러나, 트랜지스터 M5의 드레인 단자에서 트랜지스터 M3으로 전류 Iss가 흐르므로, 트랜지스터 M7에는 Ip-Iss의 전류가 흐른다. 또한, 트랜지스터 M8을 흐르는 전류도 Ip-Iss로 트랜지스터 M7을 흐르는 전류와 동일하여야한다. 이는 NMOS로 구성된 전류미러 M9, M10, M11 및 M12의 구성에 의해 명백하다. 따라서, 트랜지스터 M6의 드레인 단자로부터 커패시터 Cm1을 향해 흐르고, 출력단자 Vout에 연결된 로드를 충전시킨다. 따라서, 출력단자 Vout의 레벨은 상승하며, 이는 음의 입력단자 V-가 양의 입력단자 V+와 동일한 레벨을 가질 때까지 진행된다.
도 1b를 참조하면, 점선으로 처리된 부분으로 바이어스 전류가 형성된다. 양의 입력단자 V+에 falling step이 입력되면, 트랜지스터 M4는 턴온되고, 트랜지스터 M3는 턴오프된다. 따라서, 정전류원 Ibiasn을 흐르는 전류 Iss는 트랜지스터 M4로만 흐른다. 즉, 턴온된 트랜지스터 M4에는 Iss의 전류가 흐른다.
트랜지스터 M5, M6, M7 및 M8은 전류 미러를 형성한다. 따라서, 트랜지스터 M5 및 M6을 흐르는 전류 Ip는 서로 동일하다. 또한, 트랜지스터 M5 및 M6을 흐르는 전류 Ip는 트랜지스터 M7 및 M8에 흐른다. 트랜지스터 M4를 흐르는 전류 Iss는 커패시터 Cm1을 통해 전달된다. 따라서, 출력단 Vout로부터 이에 연결된 로드를 방전하면서, 전류 Iss가 트랜지스터 M4를 흐른다. 따라서, Vout의 레벨은 음의 입력단자 V-의 레벨이 양의 입력단자 V+의 레벨과 동일하게 감소할 때까지, 지속적으로 감소하게 된다.
상술한 증폭기의 구조에서 출력 신호가 입력 신호의 변화를 따라갈 수 있는 능력의 지표인 슬루우 레이트(slew rate)는 커패시터 Cm1과 입력 바이어스 전류인 Iss의 비인 Iss/Cm1이 된다.
예컨대, 상술한 회로를 액정표시장치의 패널을 구동하기 위한 드라이버로 사용하는 경우, 액정표시장치가 가지는 패널의 배선 길이, 저항성 부하 및 용량성 부하로 인해 고속 구동이 곤란해지는 문제가 발생된다. 즉, 증폭기의 동작의 안정성을 확보하기 위해, 커패시터 Cm1 및 Cm2의 용량을 크게 하여야하는데, 이는 슬루우 레이트의 감소를 가져온다. 즉, 입력의 변화에 출력이 빠른 속도로 추종하지 못하는 문제가 발생된다. 이를 개선하기 위해 바이어스 전류 Iss를 증가시키는 방법이 있는데, 바이어스 전류 Iss는 공통모드에서도 회로 내에서 흐르게 되므로, 소모 전력의 과도한 증가를 가져오는 문제가 있다.
상술한 문제점을 해결하기 위해 본 발명의 목적은 입력신호에 따라 선택적으로 바이어스 전류를 생성할 수 있는 동적 전류 바이어스 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 제1 전원 전압과 제2 전원 전압 사이에 연결된 바이어스 전류 생성부; 상기 바이어스 전류 생성부로부터 생성된 바이어스 전류에 의해 바이어싱되고, 차동 입력신호를 수신하는 차동 입력부; 상기 차동 입력신호의 변화를 감지하고, 상기 차동 입력부의 출력 레벨을 설정하는 차동신호 감지부; 및 상기 차동 입력부의 출력 레벨에 따라 동적 바이어스 전류를 선택적으로 발생하기 위한 전압제어 전류원을 포함하는 동적 전류 바이어스 회로를 제공한다.
본 발명에 따르면, 동적 전류 바이어스 회로는 차동 입력단의 레벨의 변화에 따라 동적 바이어스 전류를 생성한다. 즉, 차동 입력단이 공통모드 동작을 수행하여, 양 입력단에 레벨의 차이가 없는 경우, 바이어스 전류를 생성하지 아니하며, 양 입력단에 레벨의 차이가 있는 경우, 바이어스 전류를 생성하는 선택적인 동작을 수행한다.
따라서, 본 발명의 동적 전류 바이어스 회로를 연산 증폭기에 사용하는 경우, 입력의 변화를 출력이 빠르게 추종할 수 있으며, 소모 전력을 추가적인 증가 를 최소화할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 바람직한 실시예에 따른 동적 전류 바이어스 회로를 도시한 회로도이다.
도 2을 참조하면, 동적 전류 바이어스 회로는 차동 입력부(120), 차동신호 감지부(140), 바이어스 전류 생성부(160) 및 전압제어 전류원(180)을 가진다.
상기 차동 입력부(120)는 양의 입력단자 V+ 및 음의 입력단자 V-를 통해 차동 신호를 수신하고, 제1 전원전압과 제2 전원전압 사이에 연결된 바이어스 전류 생성부(160)에 의해 바이어스 된다.
또한, 차동신호 감지부(140)는 제1 전원전압에 연결되고, 바이어스 전류 생성부(160)에 의해 생성된 바이어스 전압에 따라, 트랜지스터들이 턴온되는 구조를 취한다. 또한, 상기 차동신호 감지부(140)는 차동 신호를 감지하고, 상기 차동 입력부(120)의 출력단의 레벨을 결정한다.
결정된 차동 입력부(120)의 출력 신호는 전압제어 전류원(180)으로 전달되며, 전압제어 전류원(180)은 수신되는 차동 입력부(120)의 출력신호에 따라 동적 바이어스 전류 Iadd를 발생한다. 상기 전압제어 전류원(180)은 제1 전원전압(10)에 연결된다.
또한, 상기 바이어스 전류 생성부(160)는 차동신호 감지부(140)의 바이어스 전압을 설정하며, 차동 입력부(120)의 바이어스 전류를 생성한다.
상기 차동 입력부(120)는 트랜지스터 M1 및 M2로 구성된다. 상기 트랜지스터 M1 및 M2의 소스 단자는 서로 공통 연결되며, 출력노드 N1 및 N2는 상기 전압제어 전류원(180)에 연결된다. 또한, 상기 차동 입력부(120)의 출력노드 N1 및 N2는 차동신호 감지부(140)에 연결된다.
상기 차동신호 감지부(140)는 제1 전원 전압(10)과 차동 입력부(120) 사이에 연결된다. 상기 도 2에서는 제1 전원 전압(10)은 양의 전원 전압 Vdd이다. 상기 차동신호 감지부(140)는 2개의 트랜지스터 M3 및 M4로 구성된다. 상기 차동신호 감지 부(140)는 차동신호에 따라 동작모드를 변경한다. 차동신호 감지부(140)의 동작모드에 따라 차동 입력단(120)의 출력전압의 레벨은 결정된다. 차동신호 감지부(140)의 동작모드에 따라 결정되는 차동 입력단(120)의 출력전압은 전압제어 전류원(180)을 제어한다.
상기 전압제어 전류원(180)은 차동 입력단(120)의 출력신호를 수신하고, 온/오프 동작을 통해 선택적으로 동적 바이어스 전류 Iadd를 생성한다. 상기 전압제어 전류원(180)은 트랜지스터 M6 및 M7로 구성되며, 상기 트랜지스터들 M6 및 M7의 소스 단자는 제1 전원 전압(10)인 양의 전원 전압 Vdd에 연결된다. 또한, 상기 트랜지스터들 M6 및 M7은 드레인 단자들이 서로 연결되며, 드레인 단자를 통해 동적 바이어스 전류 Iadd를 출력한다.
바이어스 전류생성부(160)는 제1 전원 전압(10)과 제2 전원 전압(20) 사이에 배치된다. 상기 도 2에서 제1 전원 전압(10)은 양의 전원 전압 Vdd이며, 제2 전원 전압(20)은 음의 전원 전압 Vss이다. 또한, 바이어스 전류생성부(160)는 트랜지스터 M5, M8 및 M9와 정전류원 Ibias로 구성된다. 특히, 바이어스 전류생성부(160)는 차동신호 감지부(140)에 바이어스 전압을 공급하는데, 구체적으로는 차동신호 감지부(140)를 구성하는 트랜지스터들에 게이트 전압을 생성하며, 차동 입력부(120)에 바이어스 전류인 Ibias를 공급한다.
먼저, 트랜지스터 M8은 전류 미러의 구성을 가지며, 트랜지스터들 M5 및 M9도 전류 미러의 구성을 가진다. 즉, 정전류원 Ibias에 의해 트랜지스터 M8의 게이트 및 드레인 단자의 전압은 결정된다. 이는 트랜지스터 M8이 포화영역에서 동작할 때의 전류가 Ibias이며, 이는 트랜지스터 M8의 소스-게이트간의 전압에 따르는 것에 기인한다.
또한, 전류 미러를 구성하는 트랜지스터 M5 및 M9를 통해 Ibias는 차동 입력부(120)의 공통 소스단에 미러링된다. 상기 트랜지스터 M5 및 M9의 전류비는 1:1로 설정됨이 바람직하다. 따라서, 트랜지스터 M9를 흐르는 바이어스 전류 Ibias는 트랜지스터 M5로 미러링되고, 미러링된 바이어스 전류 Ibias는 차동 입력부(120)로부터 싱크(sink)된다.
도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따라 상기 도 2의 동적 전류 바이어스 회로의 동작을 설명하기 위한 회로도들이다.
먼저, 도 3a를 참조하면, 차동입력이 정적 상태(steady-state)인 경우의 회로의 동작이 개시된다. 즉, 양의 입력단자 V+와 음의 입력단자 V-가 전압차를 가지지 아니하는 공통 모드 입력신호가 인가된다.
따라서 차동 입력단(120)의 2개의 트랜지스터 M1 및 M2를 흐르는 전류는 Ibias/2로 설정된다. 이때, 바이어스 전류 생성부(160)의 트랜지스터 M8은 포화영역에서 동작하며, 차동신호 감지부(120)의 트랜지스터들 M3 및 M4는 트라이오드 영역(triode region)에서 동작한다. 트라이오드 영역에서 동작하는 차동신호 감지부(140)의 트랜지스터들로 인해 차동 입력단(120)의 출력노드 N1 및 N2는 하이 레벨이 된다.
하이 레벨을 가지는 차동 입력단(120)의 출력노드 전압으로 인해 전압제어 전류원(180)의 트랜지스터들 M6 및 M7은 오프된다.
트라이오드 영역에서 동작하는 차동신호 감지부(140)의 각각의 트랜지스터들 M3 및 M4를 흐르는 전류는 Ibias/2 이며, 이는 하기의 수학식 1로 표현된다.
[수학식 1]
Figure 112007084568529-PAT00001
상기 수학식 1에서 μp는 홀의 이동도(mobility), Cox는 트랜지스터 산화막의 진성 커패시턴스(intrinsic capacitance), (W/L)3,4는 트랜지스터 M3 또는 M4의 채널길이 대비 채널폭을 나타내며, ｜Vgs3,4｜는 트랜지스터 M3 또는 M4의 게이트-소스간 전압차의 절대치, ｜Vthp｜는 PMOS인 트랜지스터 M3 또는 M4의 문턱전압의 절대치, ｜Vds3,4｜는 트랜지스터 M3 또는 M4의 드레인-소스간 전압차의 절대치를 나타낸다.
또한, 포화영역에서 동작하는 트랜지스터 M8의 전류 Ibias는 하기의 수학식 2에 따른다.
[수학식 2]
Figure 112007084568529-PAT00002
상기 수학식 2에서 μp 및 Cox는 수학식 1에 설명된 바와 동일하다. 또한, (W/L)8은 트랜지스터 M8의 채널길이 대비 채널폭을 나타내며, ｜Vgs8｜은 트랜지스 터 M8의 게이트-소스간 전압차의 절대치, ｜Vthp｜는 PMOS인 트랜지스터 M8의 문턱전압의 절대치를 나타낸다.
만일, 상수 K를 (W/L)3,4/(W/L)8로 정의하면, 상기 수학식 1과 상기 수학식 2를 연산하여 하기의 수학식 3을 얻을 수 있다.
[수학식 3]
Figure 112007084568529-PAT00003
상기 수학식 3에서 전압제어 전류원(180)의 트랜지스터들 M6 및 M7이 오프 상태가 되기 위해서는 트랜지스터 M3 또는 M4의 드레인-소스 간의 전압차의 절대치 ｜Vds3,4｜가 충분히 작은 값을 유지하여야 한다. 따라서, 상기 K는 0.5 이상이 되어야 한다. 바람직하게는 상기 K는 0.5 내지 0.7이다. 만일 K가 0.5 미만인 경우, 트랜지스터 M3 및 M4가 트라이오드 영역에서 각각 바이어스 전류 Ibias/2를 충분히 공급하지 못하는 문제가 발생한다. 또한, 상기 K가 0.7을 상회하는 경우, ｜Vds3,4｜가 커져서, 전압제어 전류원의 트랜지스터들 M6 및 M7을 오프시키지 못하는 문제가 발생한다.
도 3b를 참조하면, 양의 입력단자 V+에 양의 스텝 신호가 입력된다. 따라서, 차동 입력부(120)의 트랜지스터 M2를 통해 바이어스 전류 Ibias가 흐르며, 트랜지스터 M1을 통해서는 실질적인 전류가 흐르지 않게 된다. 또한, 차동 입력부(120)의 트랜지스터 M2에 바이어스 전류 Ibias를 공급하기 위해 차동신호 감지부(140)의 트 랜지스터 M4는 활성 영역에서 동작하여야 한다. 즉, 트랜지스터 M4의 드레인단의 전압인 제2 출력노드 N2의 전압은 로우 레벨로 하강한다. 이어서, 트랜지스터 M1을 통해 흐르는 전류는 없거나, 미미하므로, 차동신호 감지부(140)의 트랜지스터 M3은 트라이오드 영역에서 동작하며, 제1 출력노드 N1의 전압은 하이 레벨이 된다.
제1 출력노드 N1에서의 하이 레벨의 출력에 의해 전압제어 전류원(180)의 트랜지스터 M6은 오프된다. 또한, 제2 출력노드 N2에서의 로우 레벨로 인해 전압제어 전류원(180)의 트랜지스터 M7은 턴온된다. 따라서, 턴온된 트랜지스터 M7을 통해 동적 바이어스 전류 Iadd가 형성된다.
상술한 동적 전류 바이어스 회로는 차동 입력단(120)의 차동 신호의 상태를 차동신호 감지부(140)를 통해 감지한다. 또한, 감지된 차동 신호에 의해 차동 입력단(120)은 소정의 레벨로 출력 신호를 양산하며, 형성된 출력 신호는 전압제어 전류원(180)에 입력된다. 따라서, 전압제어 전류원(180)은 차동 입력의 상태에 따라 동적 바이어스 전류 Iadd를 형성한다. 상술한 회로의 동작에서 차동 입력단(120)의 입력신호가 공통모드로서 동일 레벨의 신호가 인가되는 경우, 전압제어 전류원(180)은 동적 바이어스 전류 Iadd를 형성하지 아니한다. 그러나, 입력이 스텝(step)으로 변하는 경우, 전압제어 전류원(180)을 구성하는 적어도 하나의 트랜지스터는 턴온되고, 동적 바이어스 전류 Iadd를 형성한다.
도 4는 본 발명의 바람직한 실시예에 따른 동적 전류 바이어스 회로를 도시한 다른 회로도이다.
상기 도 4에 개시된 동적 전류 바이어스 회로는 상기 도 2에 도시된 회로와 동일한 동작양상을 가진다. 다만, 상기 도 2에서의 제1 전원전압은 음의 전원 전압 Vss에 해당하고, 제2 전원전압은 양의 전원 전압 Vdd에 해당하는 것으로 회로를 구성하고, 동적 바이어스 전류를 음의 전원 전압 Vss를 향해 싱크시키는 구성을 취하면, 상기 도 4의 회로가 얻어진다. 따라서, 차동입력의 변화에 따라 생성되는 동적 바이어스 전류 Isub는 전압제어 전류원(280)으로 싱크된다.
만일, 차동 입력부(220)에 공통모드 전압이 인가되어 양의 입력단자 V+와 음의 입력단자 V- 사이에 전압차가 없는 경우, 차동 입력부(220)의 트랜지스터들 Q1 및 Q2에는 Ibias/2의 전류가 흐른다. 이때, 차동신호 감지부(220)의 트랜지스터들 Q3 및 Q4는 트라이오드 영역에서 동작한다. 트랜지스터 Q8과 차동신호 감지부(240)의 트랜지스터들 사이의 (W/L)의 비는 상기 수학식 3을 통해 용이하게 추론될 수 있음은 당업자에게 자명한다.
트라이오드 영역에서 동작하는 차동신호 감지부(240)의 트랜지스터들 Q3 및 Q4로 인해, 상기 차동 입력부(220)의 출력은 로우 레벨로 셋팅된다. 따라서, 전압제어 전류원(280)의 트랜지스터 Q6 및 Q7은 오프 상태가 된다.
만일, 양의 입력단자 V+에 로우레벨로 천이되는 스텝 신호가 인가되면, 차동 입력부(220)의 트랜지스터 Q1에는 Ibias의 전류가 흐르고, 트랜지스터 Q2를 통해서는 실질적으로 전류가 흐르지 않게된다. 따라서, 차동신호 감지부(240)의 트랜지스터 Q4는 트라이오드 영역에서 동작하며, 트랜지스터 Q3은 포화 영역에서 동작한다. 트라이오드 영역에서 동작하는 트랜지스터 Q4에 의해 제2 출력노드 D2는 로우 레벨이 되며, 포화영역에서 동작하는 트랜지스터 Q3에 의해 제1 출력노드 D1은 하이 레 벨이 된다.
하이 레벨인 제1 출력노드 D1의 전압에 의해 전압제어 전류원(220)의 트랜지스터 Q7은 턴온되어 동적 바이어스 전류 Isub를 생성한다. 또한, 로우 레벨인 제2 출력노드 D2의 전압에 의해 상기 전압제어 전류원(220)의 트랜지스터 Q6은 오프 상태가 된다.
상술한 도 4의 동적 바이어스 회로의 동작은 상기 도 2에 도시된 회로와는 상보적으로 동작한다. 즉, 차동입력단의 공통모드 입력에 따라, 상기 도 2에 도시된 회로만이 활성화되거나, 도 4에 도시된 회로만이 활성화되거나, 도 2 및 도 4의 회로가 동시에 활성화될 수 있다.
본 발명에 따른 도 2 및 도 4의 회로를 상기 도 1a 및 도 1b에 도시된 회로에 연결할 경우, 도 1a 및 도 1b의 커패시터 Cm1 및 Cm2를 통한 충반전 동작은 빠르게 수행될 수 있다. 즉, 상기 도 1a 및 도 1b에 도시된 회로는 부궤환 회로로 구성되어 unity gain을 실현하도록 구성되었으나, 상기 도 2 및 도 4에 연결되는 증폭기 회로는 부궤환이 없는 전향 경로를 실현하도록 구성될 수도 있다.
또한, 상기 도 2 및 도 4에 도시된 동적 바이어스 회로는 커패시터의 충방전에 의해 입력 단자들 사이의 가상 단락을 구현하는 모든 증폭기에 적용될 수 있다. 예컨대 도 5는 부궤환없는 증폭기에 본 발명의 동적 바이어스 회로를 적용한 것이다.
상기 도 5에 도시된 연산 증폭기는 도 2에 도시된 동적 바이어스 회로 및 도 4에 도시된 동적 바이어스 회로가 채용된 것이다. 상기 도 5에서 제1 동적 바이어 스 회로(100)는 도 2에 도시된 동적 바이어스 회로이며, 제2 동적 바이어스 회로(200)는 도 4에 도시된 동적 바이어스 회로이다. 따라서, 제1 동적 바이어스 회로(100)의 출력은 정전류원 Ibiasp의 일측단에 연결되며, 제2 동적 바이어스 회로(200)의 출력은 정전류원 Ibiasn의 일측단에 연결된다.
또한, 상기 도 5에 도시된 증폭기(300)는 기본적으로 상기 도 1a 및 도 1b에 도시된 동일한 회로 구조를 취한다. 다만, 출력신호를 음의 입력단자에 연결하는 부궤환 회로가 아닌 것이 다른 점이다. 따라서, 도 5에 도시된 증폭기(300)는 전향 경로만을 구현한다.
예컨대, 커패시터 Cm1을 통하는 전류가 증폭기의 출력단 Vout로부터 증폭기(300) 내부로 흐르는 경우, 정전류원 Ibiasn만으로는 입력의 변화를 출력이 빠르게 추종할 수 없다. 이러한 경우, 상기 도 2에 도시된 동적 바이어스 전류 Iadd는 커패시터 Cm1을 통과하는 전류의 양을 증가시키고, 출력단 Vout에 연결된 로드를 빠르게 방전시켜서 출력단이 입력단을 빠르게 추종하게 한다.
또한, 커패시터 Cm2을 통하는 전류가 증폭기(300) 내부로부터 출력단 Vout으로 흐르는 경우, 정전류원 Ibiasp만으로는 입력의 변화를 출력이 빠르게 추종할 수 없다. 이러한 경우, 상기 제2 동적 전류 바이어스 회로(200)의 전류 Isub는 커패시터 Cm2를 통과하는 전류의 양을 증가시키고, 출력단에 연결된 로드에 전하를 빠르게 충전시켜서 출력단이 입력단을 빠르게 추종하게 한다.
다만, 도 5는 본 발명의 동적 바이어스 회로를 적용하는 한 예시에 불과하다. 본 발명의 동적 바이어스 회로는 차동 입력 신호에 따라 동적 바이어스 전류를 선택적으로 생성시킨다. 이러한 회로를 연산 증폭기에 적용하는 경우, 슬루우 레이트를 상승시킬 수 있으며, 고속 동작에 요구되는 소모 전력의 증가를 방지할 수 있다.
즉, 차동 입력단자에 변화가 발생하는 경우에만, 본 발명의 동적 바이어스 회로는 동적 바이어스 전류를 발생하여, 연산 증폭기의 출력단이 입력의 변화를 빠르게 추종하게 한다. 그러나, 차동 입력단에 변화가 없는 경우, 동적 바이어스 회로는 동적 바이어스 전류를 발생하지 아니하므로, 소모 전력을 절감할 수 있다.
도 1a 및 도 1b는 종래의 레일투레일 캐스코드 증폭기를 도시한 회로도들이다.
도 2는 본 발명의 바람직한 실시예에 따른 동적 전류 바이어스 회로를 도시한 회로도이다.
도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따라 상기 도 2의 동적 전류 바이어스 회로의 동작을 설명하기 위한 회로도들이다.
도 4는 본 발명의 바람직한 실시예에 따른 동적 전류 바이어스 회로를 도시한 다른 회로도이다.
도 5는 본 발명의 도 2 및 도 4에 도시된 동적 전류 바이어스 회로를 적용한 연산 증폭기를 도시한 회로도이다.

Claims (7)

  1. 제1 전원 전압과 제2 전원 전압 사이에 연결된 바이어스 전류 생성부;
    상기 바이어스 전류 생성부로부터 생성된 바이어스 전류에 의해 바이어싱되고, 차동 입력신호를 수신하는 차동 입력부;
    상기 차동 입력신호의 변화를 감지하고, 상기 차동 입력부의 출력 레벨을 설정하는 차동신호 감지부; 및
    상기 차동 입력부의 출력 레벨에 따라 동적 바이어스 전류를 선택적으로 발생하기 위한 전압제어 전류원을 포함하는 동적 전류 바이어스 회로.
  2. 제1항에 있어서, 상기 차동신호 감지부는 상기 제1 전원 전압과 상기 차동 입력부 사이에 연결되고, 상기 바이어스 전류 생성부에서 설정된 전압에 의해 턴온되는 것을 특징으로 하는 동적 전류 바이어스 회로.
  3. 제2항에 있어서, 상기 전압제어 전류원은 제1 전원 전압에 연결되어, 상기 차동 입력이 공통모드인 경우, 상기 동적 바이어스 전류를 발생하지 아니하며, 상기 차동 입력이 차동모드로서 입력단의 일측에 변화가 발생하는 경우, 동적 바이어스 전류를 발생하는 것을 특징으로 하는 동적 전류 바이어스 회로.
  4. 제3항에 있어서, 상기 제1 전원 전압은 양의 전원 전압이며, 상기 제2 전원 전압은 음의 전원 전압이고, 상기 차동신호 감지부는 게이트 단자가 서로 공통으로 연결되고, 상기 게이트 단자에는 상기 바이어스 전류 생성부에서 생성된 바이어스 전압이 인가되는 것을 특징으로 하는 동적 전류 바이어스 회로.
  5. 제4항에 있어서, 상기 전압제어 전류원은 드레인단이 공통으로 연결된 적어도 2개의 트랜지스터들로 구성되며, 상기 트랜지스터들의 게이트단에는 상기 차동 입력부의 출력전압이 인가되는 것을 특징으로 하는 동적 전류 바이어스 회로.
  6. 제3항에 있어서, 상기 차동신호 감지부를 구성하는 트랜지스터의 (W/L)은 상기 차동신호 감지부의 게이트 단자에 바이어스 전압을 인가하는 바이어스 전류 생성부의 트랜지스터의 (W/L)에 대해 0.5 내지 0.7 배의 크기를 가지는 것을 특징으로 하는 동적 전류 바이어스 회로.
  7. 제2항에 있어서, 상기 상기 제1 전원 전압은 음의 전원 전압이며, 상기 제2 전원 전압은 양의 전원 전압이고, 상기 전압제어 전류원은 상기 음의 전원 전압을 향해 동적 바이어스 전류를 싱크하는 것을 특징으로 하는 동적 전류 바이어스 회로.
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