KR20090051929A - 웨이퍼 정렬 방법 및 플립칩 제조 방법 - Google Patents

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KR20090051929A
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Abstract

웨이퍼 정렬 방법 및 플립칩 제조 방법이 개시된다. 웨이퍼 정렬 방법에 있어서, 제1 얼라인 마크가 형성된 웨이퍼를 마련한다. 또한, 불투명한 재질로 이루어지고, 제1 얼라인 마크의 위치와 대응되는 위치에 형성된 관통홀을 포함하며, 관통홀의 중심과 제1 거리만큼 이격된 위치에 제2 얼라인 마크가 형성된 템플릿을 마련한다. 이어서, 웨이퍼와 템플릿을 서로 인접시키며, 관통홀을 통하여 촬영한 제1 얼라인 마크와 템플릿에 형성된 상기 제2 얼라인 마크 사이의 제2 거리를 측정한다. 제1 거리와 상기 제2 거리가 일치하는지 여부를 판단하며, 판단 결과, 제1 거리와 제2 거리가 불일치하는 경우, 웨이퍼 및 템플릿 중 적어도 하나를 이동시켜 제1 거리와 제2 거리를 일치시킨다. 따라서, 템플릿이 불투명한 재질로 이루어지는 경우, 템플릿에 형성된 관통홀을 통하여 웨이퍼와 템플릿을 정확하게 정렬시킬 수 있다.

Description

웨이퍼 정렬 방법 및 플립칩 제조 방법{METHOD OF ALIGNING A WAFER AND METHOD OF MANUFACTURING A FLIP CHIP USING THE SAME}
본 발명은 웨이퍼 정렬 방법 및 플립칩 제조 방법에 관한 것으로, 보다 상세하게는 웨이퍼를 불투명한 재질로 이루어진 템플릿에 정확하게 면접시키기 위한 웨이퍼 정렬 방법 및 플립칩 제조 방법에 관한 것이다.
최근 마이크로 전자 패키징(microelectronic packaging) 기술은 접속 방법에서 와이어 본딩으로부터 솔더 범프로 변화하고 있다. 솔더 범프를 이용하는 기술은 다양하게 알려져 있다. 예를 들면, 전기 도금, 솔더 페이스트 프린팅, 증발 탈수법, 솔더볼의 직접 부착 등이 알려져 있다.
특히, IBM에 의해 제안된 C4NP(controlled collapse chip connection new process) 기술은 낮은 비용으로 미세 피치를 구현할 수 있으며 반도체 장치의 신뢰도를 향상시킬 수 있다는 장점으로 인해 크게 주목받고 있다. 상기 C4NP 기술의 예는 미합중국 등록특허 제5,607,099호, 제5,775,569호, 제6,025,258호, 등에 개시되어 있다.
상기 C4NP 기술에 의하면, 구형의 솔더 범프들은 템플릿의 캐버티들 내에서 형성되며 상기 솔더 범프들은 웨이퍼 상에 형성된 범프 패드들 상에 열압착된다. 이에 캐버티들 내에 형성된 솔더 범프들을 범프 패드들에 부착하기 위하여 템플릿과 웨이퍼를 정확하게 정렬시킬 필요가 있다.
이 때, 종전의 템플릿은 유리 등의 투명한 재질로 이루어져 상기 템플릿과 웨이퍼를 정렬하는데 크게 어려움이 없었다. 그러나, 유리 등의 투명한 재질로 이루어진 템플릿이 외부의 충격에 쉽게 손상되거나 수명이 짧아지는 문제점이 발생한다. 이에 상기 템플릿이 불투명한 재질로 이루어진 경우, 상기 템플릿과 상기 웨이퍼를 정렬하는데 어려움이 발생하여, 상기 솔더 범프들이 상기 범프 패드들에 정확하게 부착되지 못하는 문제점이 발생한다.
본 발명의 일 목적은 웨이퍼를 불투명한 재질로 이루어진 템플릿에 정확하고 효율적으로 정렬시키기 위한 웨이퍼 정렬 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 언급한 웨이퍼 정렬 방법을 이용하여 플립칩을 제조하기 위한 플립칩 제조 방법을 제공하는데 있다.
상술할 본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 웨이퍼 정렬 방법에 있어서, 제1 얼라인 마크가 형성된 웨이퍼를 마련한다. 그리고, 불투명한 재질로 이루어지고, 상기 제1 얼라인 마크의 위치와 대응되는 위치에 형성된 관통홀을 포함하며, 상기 관통홀의 중심과 제1 거리만큼 이격된 위치에 제2 얼라인 마크가 형성된 템플릿을 마련한다. 상기 웨이퍼와 상기 템플릿을 서로 인접시키고, 상기 관통홀을 통하여 촬영한 상기 제1 얼라인 마크와 상기 템플릿에 성된 상기 제2 얼라인 마크 사이의 제2 거리를 측정한다. 상기 제1 거리와 상기 제2 거리가 일치하는지 여부를 판단하며, 상기 판단 결과, 상기 제1 거리와 상기 제2 거리가 불일치하는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 거리와 상기 제2 거리를 일치시킨다.
본 발명의 실시예들에 있어서, 상기 템플릿은 금속 재질로 이루어질 수 있다. 또한, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크는 크기, 모양, 명도 및 채도 중에서 적어도 하나가 서로 다를 수 있다.
본 발명의 실시예들에 있어서, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크 사이의 제2 거리를 측정하는 단계에서, 상기 템플릿의 하부에 배치된 제1 촬영부를 이용하여 상기 관통홀을 통하여 상기 제1 얼라인 마크의 위치를 촬영하며, 상기 제1 촬영부와 인접하게 배치된 제2 촬영부를 이용하여 상기 제2 얼라인 마크의 위치를 촬영한다. 그리고, 상기 제1 촬영부에 의하여 촬영된 제1 얼라인 마크의 중심과 상기 제2 촬영부에 의하여 촬영된 제2 얼라인 마크의 중심 사이의 거리를 측정한다. 예를 들어, 상기 제1 거리는 상기 제1 촬영부의 중심과 상기 제2 촬영부의 중심간의 거리가 될 수 있다.
본 발명의 실시예들에 있어서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 거리와 상기 제2 거리를 일치시키는 단계에서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 일정 각도만큼 회전시키는 동작 및 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 전후좌우 방향으로 이동시키는 동작을 연속적 또는 선택적으로 수행하여 상기 제1 거리와 상기 제2 거리를 일치시킨다.
본 발명의 실시예들에 있어서, 상기 제1 얼라인 마크 및 상기 제2 얼라인 마크 중 하나는 사각 형상으로 이루어지고, 상기 제1 얼라인 마크 및 상기 제2 얼라인 마크 중 다른 하나는 십자 형상으로 이루어진다.
상술할 본 발명의 다른 목적을 달성하기 위하여 본 발명의 실시예들에 따른 플립칩 제조 방법에 있어서, 복수개의 범프 패드들을 구비하며, 제1 얼라인 마크가 형성된 웨이퍼를 마련한다. 그리고, 불투명한 재질로 이루어지며, 그 표면에 상기 범프 패드들의 위치와 대응하는 캐버티들을 구비하고, 상기 제1 얼라인 마크의 위 치와 대응되는 위치에 형성된 관통홀 및 상기 관통홀의 중심과 제1 거리만큼 이격되어 형성된 제2 얼라인 마크를 포함하는 템플릿을 마련한다. 상기 캐버티들에 솔더 물질을 충진하며, 상기 솔더 물질을 가열하여 상기 캐버티들 내에서 구형의 솔더 범프들을 형성한다. 그리고, 상기 웨이퍼와 상기 템플릿를 서로 인접시키며, 상기 웨이퍼와 상기 템플릿이 사전에 설정된 위치로 인접되지 않은 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 웨이퍼와 상기 템플릿이 상기 설정된 위치에 서로 인접하도록 보정한다. 그리고, 상기 보정에 의해 상기 웨이퍼와 상기 템플릿이 사전에 설정된 위치로 인접되는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 솔더 범프들을 상기 범프 패드들에 밀착시킨다.
본 발명의 실시예들에 있어서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 템플릿의 상부의 상기 설정된 위치에 인접하도록 보정하는 단계에서, 상기 관통홀을 통하여 촬영한 상기 제1 얼라인 마크와 상기 템플릿에 성된 상기 제2 얼라인 마크 사이의 제2 거리를 측정하며, 상기 측정 결과 상기 제1 거리와 상기 제2 거리가 일치하는지 여부를 판단한다. 상기 판단 결과, 상기 제1 거리와 상기 제2 거리가 불일치하는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 거리와 상기 제2 거리를 일치시킨다. 예를 들어, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크 사이의 제2 거리를 측정하는 단계에서, 상기 템플릿의 하부에 배치된 제1 촬영부를 이용하여 상기 관통홀을 통하여 상기 제1 얼라인 마크의 위치를 촬영하며, 상기 제1 촬영부와 인접하게 배치된 제2 촬영부를 이용하여 상기 제2 얼라인 마크의 위치를 촬영한다. 상기 제1 촬영부에 의하여 촬영된 제1 얼라인 마크의 중심과 상기 제2 촬영부에 의하여 촬영된 제2 얼라인 마크의 중심 사이의 거리를 측정할 수 있다. 또한, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 거리와 상기 제2 거리를 서로 일치시키는 단계에서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 일정 각도만큼 회전시키는 동작 및 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 전후좌우 방향으로 이동시키는 동작을 연속적 또는 선택적으로 수행하여 상기 제1 거리와 상기 제2 거리를 일치시킬 수 있다.
상술한 바와 같은 본 발명에 따르면, 템플릿이 불투명한 재질로 이루어진 경우에, 템플릿에 관통홀을 통하여 웨이퍼와 템플릿을 정확하게 정렬할 수 있다. 따라서, 템플릿의 재질 변경과 상관없이 웨이퍼를 템플릿에 정확하고 효율적으로 정렬함으로써, 전체적인 플립칩 제조 공정의 효율을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 유사한 구성 요소에 대해 사용하였 다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 웨이퍼 정렬 방법을 수행하기 위한 웨이퍼와 템플릿 및 촬영부를 개략적으로 도시한 구성도이고, 도 2는 도 1의 "A" 부분을 확대하여 도시한 확대도이다.
도 1을 참조하면, 웨이퍼(100)는 그 표면 등에 형성된 제1 얼라인 마크(102)를 포함한다. 예를 들어, 제1 얼라인 마크(102)는 웨이퍼(100)의 가장 자리에 형성된다. 또한, 제1 얼라인 마크(100)는 웨이퍼(100)의 외주면에 복수개가 배치될 수 있다. 본 발명의 실시예들에 있어서, 제1 얼라인 마크(102)는 웨이퍼(100)의 외주면에 일정 거리만큼 서로 이격되어 네 개가 형성된다. 예를 들어, 제1 얼라인 마크(102)는 양각 패턴, 음각 패턴 또는 텐션용 얼라인 마크 등이 될 수 있다.
템플릿(200)이 웨이퍼(100)와 대응되어 배치된다. 템플릿(200)의 크기는 웨이퍼(100)보다 상대적으로 크게 형성될 수 있다. 본 발명의 실시예들에 있어서, 템플릿(200)은 불투명한 재질로 이루어진다. 예를 들어, 템플릿(200)은 금속 등의 재질로 이루어질 수 있다. 또한, 템플릿(200)은 수명이 상대적으로 길고 외부의 충격에 쉽게 파손되지 않는 다양한 불투명 재질로 이루어질 수 있다. 따라서, 본 발명의 템플릿(200)이 유리와 같은 투명한 재질로 이루어진 템플릿보다 훌륭한 내구성을 가지나, 불투명하므로 웨이퍼를 템플릿(200)에 정렬하는데 어려움이 발생할 수 있다.
이에 템플릿(200)은 웨이퍼(100)의 제1 얼라인 마크(102)의 위치와 대응되는 위치에 형성된 관통홀(202)을 포함한다. 본 발명의 실시예들에 있어서, 제1 얼라인 마크(102)는 웨이퍼(100)의 외주면에 일정 거리만큼 서로 이격되어 네 개가 형성된 경우, 관통홀(202)도 제1 얼라인 마크(102)와 대응하여 네 개가 형성된다.
한편, 템플릿(200)은 웨이퍼(100)의 제1 얼라인 마크(102)의 위치와 대응되는 위치에 형성된 투명창(도시되지 않음)을 포함할 수 있다. 관통홀(202)과 마찬가지로 상기 투명창도 제1 얼라인 마크(102)와 대응되도록 템플릿(200)에 복수개가 형성될 수 있다. 이 때, 상기 투명창은 유리와 같은 투명한 재질로 이루어질 수 있다.
제2 얼라인 마크(204)가 템플릿(200)에 형성된다. 본 발명의 실시예들에 있어서, 제2 얼라인 마크(204)는 관통홀(202)의 중심과 일정 거리 이격되도록 형성된다. 도 2를 참조하면, 제2 얼라인 마크(204)는 관통홀(202)의 중심과 제1 거리(d1)만큼 이격된 위치에 형성된다. 한편, 제2 얼라인 마크(204)는 관통홀(202)의 외부 영역 또는 내부 영역에 관통홀(202)과 제1 거리(d1)만큼 이격되도록 복수개가 형성될 수 있다. 예를 들어, 제2 얼라인 마크(204)는 제1 얼라인 마크(102)와 마찬가지로, 양각 패턴, 음각 패턴 또는 텐션용 얼라인 마크 등이 될 수 있다. 예를 들어, 제1 얼라인 마크(102)와 제2 얼라인 마크(204)는 크기, 모양, 명도 및 채도 중에서 적어도 하나가 서로 다르게 형성될 수 있다. 이와 달리, 제1 얼라인 마크(102)와 제2 얼라인 마크(204)는 동일한 크기, 모양, 명도 및 채도를 가질 수 있다.
제1 촬영부(300)가 템플릿(200)의 하부에 배치된다. 예를 들어, 제1 촬영부(300)는 템플릿(200)에 형성된 관통홀(202)의 하부에 배치된다. 본 발명의 실시예들에 있어서, 제1 촬영부(300)는 비젼 카메라(vision camera) 등이 될 수 있다. 예를 들어, 제1 촬영부(300)는 템플릿(200)의 하부에서 관통홀(202)을 통하여 제1 얼라인 마크(102)의 위치를 촬영한다.
제2 촬영부(400)가 제1 촬영부(300)와 인접하게 배치된다. 예를 들어, 제2 촬영부(400)는 템플릿(200)에 형성된 제2 얼라인 마크(204)의 하부에 배치된다. 즉, 제2 촬영부(400)는 관통홀(202)과 제1 거리(d1)만큼 이격된 위치에 배치될 수 있다. 따라서, 제2 촬영부(400)와 제1 촬영부(300) 사이의 거리는 관통홀(202)와 제2 얼라인 마크(204) 사이의 거리와 동일한 제1 거리(d1)이 된다. 예를 들어, 제2 촬영부(400)는 비젼 카메라(vision camera)가 될 수 있다. 제2 촬영부(400)는 템플릿(200)에 형성된 제2 얼라인 마크(204)의 위치를 촬영한다.
한편, 상부 스테이지(도시되지 않음)가 웨이퍼(100)를 지지하고, 하부 스테이지(도시되지 않음)가 템플릿(200)을 지지할 수 있다. 상기 상부 스테이지 및 하부 스테이지는 웨이퍼(100) 및 템플릿(200)을 고정하여 지지할 뿐만 아니라, 웨이퍼(100) 및 템플릿(200)을 상하 좌우의 직선 방향으로 구동할 수 있으며, 일정 각도만큼 회전시킬 수 있다. 따라서, 웨이퍼(100)와 템플릿(200)이 정확하게 정렬되지 않아 그 위치를 보정하여야 할 경우, 상기 상부 및 하부 스테이지가 웨이퍼(100) 및 템플릿(200) 중 적어도 하나를 이동시켜 상기 보정을 수행할 수 있다.
또한, 제어부(도시되지 않음)가 제1 촬영부(300) 및 제2 촬영부(400)가 촬영한 제1 얼라인 마크(102) 및 제2 얼라인 마크(204)의 위치 정보 등을 이용하여 상기 상부 및/또는 하부 스테이지의 구동을 제어할 수 있다.
이와 같이, 템플릿(200)이 불투명한 재질로 이루어진 경우, 웨이퍼(100)와 템플릿(200)을 정렬하고 보정하기 위하여 템플릿(200)에 관통홀(202)을 형성한다. 따라서, 관통홀(202)을 통하여 촬영한 제1 얼라인 마크(102)와 템플릿(200)에 형성된 제2 얼라인 마크(204)의 위치 및 거리 정보 등을 이용하여, 웨이퍼(100)와 템플릿(200)을 정확하게 정렬할 수 있다.
도 3은 본 발명의 실시예들에 따른 웨이퍼 정렬 방법을 설명하기 위한 순서도이다. 도 4 내지 도 8은 도 3의 웨이퍼 정렬 방법을 설명하기 위한 개략도들이다.
도 1 및 도 3을 참조하면, 본 발명의 실시예들에 따른 웨이퍼 정렬 방법에 따르면, 웨이퍼를 마련하고(S100), 템플릿을 마련하며(S200), 상기 웨이퍼와 상기 템플릿을 인접시킨다(S300). 그리고, 상기 웨이퍼와 템플릿의 인접 위치를 센싱하며(S400), 상기 센싱한 결과 웨이퍼와 템플릿이 설정된 위치로 인접하지 않는 경우, 상기 웨이퍼와 템플릿의 위치를 보정한다(S500).
구체적으로 살펴보면, 제1 얼라인 마크(102)가 형성된 웨이퍼(100)를 마련한다. 그리고, 제1 얼라인 마크(102)의 위치와 대응되는 위치에 관통홀(202)이 형성된 템플릿(200)을 마련하고, 제2 얼라인 마크(204)가 관통홀(202)의 중심과 제1 거리(d1)만큼 이격된 위치에 형성된다. 본 발명의 실시예들에 있어서, 템플릿(200)은 금속 등의 불투명한 재질로 이루어진다.
웨이퍼(100)와 템플릿(200)을 서로 인접시킨다. 예를 들어, 상부 스테이지(도시되지 않음)가 웨이퍼(100)를 아래 방향으로 이동시켜 웨이퍼(100)를 템플릿(200)의 상부 일 영역에 템플릿(200)과 인접하도록 위치시킬 수 있다. 이와 달리, 하부 스테이지(도시되지 않음)가 템플릿(200)을 위 방향으로 이동시켜 웨이 퍼(100)와 인접시킬 수 있다. 또한, 웨이퍼(100)가 하부에 배치되고, 템플릿(200)이 상부에 배치되어 상기 상부 스테이지 및/또는 하부 스테이지가 웨이퍼(100) 및/또는 템플릿(200)을 구동시킬 수 있다.
제1 얼라인 마크(102)와 제2 얼라인 마크(204) 사이의 거리를 측정한다. 구체적으로, 제1 촬영부(300)가 제1 얼라인 마크(102)를 촬영한다. 예를 들어, 제1 촬영부(300)는 템플릿(200)의 관통홀(202)을 통하여 제1 얼라인 마크(102)의 위치를 촬영한다. 또한, 제2 촬영부(400)가 제2 얼라인 마크(204)를 촬영한다. 예를 들어, 제2 촬영부(400)는 관통홀(202)의 중심과 제1 거리(d1)만큼 이격되어 위치한 제2 얼라인 마크(204)를 촬영한다. 또한, 제2 촬영부(400)는 제2 얼라인 마크(204)의 위치, 정렬 등에 대한 정보를 취득할 수 있다. 한편, 제1 촬영부(300)와 제2 촬영부(400)는 동시에 촬영 동작을 수행할 수 있으며, 이와 달리 연속적으로 촬영 동작을 수행할 수도 있다. 계속해서, 제1 얼라인 마크(102)의 중심과 와 제2 얼라인 마크(204)의 중심 사이의 거리인 제2 거리(d2)를 측정한다. 여기서, 상기 제2 거리(d2)는 제1 촬영부(300)의 중심과 제2 촬영부(400)의 중심간의 거리가 될 수 있다.
제1 거리(d1)와 제2 거리(d2)의 일치 여부를 판단한다. 이 때, 제1 촬영부(300) 및 제2 촬영부(400)와 연결된 별도의 제어부(도시되지 않음)가 제1 거리(d1)와 제2 거리(d2)의 일치 여부를 판단할 수 있다.
제1 거리(d1)와 제2 거리(d2)가 불일치 하는 경우, 웨이퍼(100) 및 템플릿(200) 중 적어도 하나를 이동시켜 제1 거리(d1)와 제2 거리(d2)를 일치시킨다. 예를 들어, 웨이퍼(100) 및 템플릿(200) 중 적어도 하나를 전후좌우 방향으로 이동시켜 제1 거리(d1)와 제2 거리(d2)를 일치시킬 수 있다. 이와 달리, 제1 거리(d1)와 제2 거리(d2)가 일치하는 경우에도 제대로 정렬되지 않은 경우, 즉 측정된 제1 얼라인 마크(102)이 오정렬된 경우, 웨이퍼(100) 및 템플릿(200) 중 적어도 하나를 일정 각도만큼 회전시켜 제1 얼라인 마크(102)를 정확하게 배치시킬 수 있다. 나아가, 웨이퍼(100) 및 템플릿(200) 중 적어도 하나를 회전시키는 동작 및 전후좌우 방향으로 이동시키는 동작을 연속적 또는 선택적으로 수행하여 제1 거리(d1)와 제2 거리(d2)를 일치시킬 수 있다.
도 4를 참조하면, 제1 얼라인 마크(102)가 제1 촬영부(300)가 촬영한 제1 촬영 화면(302a)에 표시된다. 예를 들어, 제1 촬영 화면(302a)은 템플릿(200)의 관통홀(202)의 크기 및 모양 등에 대응될 수 있다. 본 발명의 실시예들에 있어서, 제1 촬영 화면(302a)은 관통홀(202)과 실질적으로 동일한 크기 및 모양을 가질 수 있다. 제2 얼라인 마크(204)가 제2 촬영부(400)가 촬영한 제2 촬영 화면(402a)에 표시된다.
본 발명의 실시예들에 있어서, 제1 촬영 화면(302a)의 중심과 제2 얼라인 마크(204)의 중심간의 거리가 제1 거리(d1)이며, 제1 촬영 화면(302a)에 표시된 제1 얼라인 마크(102)의 중심과 제2 얼라인 마크(204)의 중심간의 거리가 제2 거리(d2)가 된다. 이 때, 제1 거리(d1)와 제2 거리(d2)는 불일치한다. 그리고, 제1 얼라인 마크(102)는 그 배치된 방향이 설정된 방향과 다르다. 여기서, 상기 설정된 방향은 십자 형상의 제1 얼라인 마크(102)의 좌우 축이 수평/수직하게 배치된 방향이다.
도 5를 참조하면, 웨이퍼(100)와 템플릿(200) 중 적어도 하나를 일정 각도만큼 회전시킨다. 이에 제1 촬영부(300)가 촬영한 촬영 화면(302b)에서 제1 얼라인 마크(102)는 상기 설정된 방향과 동일하다. 그러나, 제1 거리(d1)와 제2 거리(d2)는 여전히 불일치한 상태이다.
도 6을 참조하면, 웨이퍼(100)와 템플릿(200) 중 적어도 하나를 제1 방향으로 이동시킨다. 이에 제1 촬영부(300)가 촬영한 촬영 화면(302c)에서 제1 얼라인 마크(102)와 제2 얼라인 마크(204)는 상기 제1 이동 방향과 수직한 방향으로 동일한 선에 배치된 상태이다. 그러나, 제1 거리(d1)와 제2 거리(d2)는 여전히 불일치한 상태이다.
도 7을 참조하면, 웨이퍼(100)와 템플릿(200) 중 적어도 하나를 상기 제1 방향과 수직한 제2 방향으로 이동시킨다. 이에 제1 거리(d1)와 제2 거리(d2)는 서로 일치한다.
한편, 도 8을 참조하면, 본 발명의 다른 예에 따른 제1 얼라인 마크(102)는 십자 형상으로 이루어지고, 제2 얼라인 마크(205)는 사각 형상으로 이루어진다. 이에 웨이퍼(100)와 템플릿(200) 중 적어도 하나를 상기 제1 방향과 수직한 제2 방향으로 이동시키는 경우, 제1 거리(d1)와 십자 형상의 제1 얼라인 마크(102)의 중심과 사각 형상의 제2 얼라인 마크(205)의 중심간의 거리인 제2 거리(d5)는 서로 일치한다.
한편, 제1 얼라인 마크가 사각 형상으로 이루어지고, 제2 얼라인 마크가 십자 형상으로 이루어질 수 있다. 즉, 제1 얼라인 마크 및 제2 얼라인 마크 중 어느 하나가 사각 형상으로 이루어 질 경우, 다른 하나는 십자 형상으로 이루어질 수 있다. 나아가, 제1 얼라인 마크와 제2 얼라인 마크는 웨이퍼(100)와 템플릿(200)을 정렬하기 위한 다양한 형상으로 이루어질 수 있다. 따라서, 본 발명의 실시예들에 따른 제1 얼라인 마크(102) 및 제2 얼라인 마크(204, 205)의 형상에 한정되지 않을 것이다.
이와 같이, 불투명한 재질로 이루어진 템플릿(200)에 형성된 관통홀(302)을 통하여 제1 얼라인 마크(102)의 위치를 촬영하고, 이에 제1 얼라인 마크(102)와 제2 얼라인 마크(204) 사이의 거리를 설정된 거리와 비교할 수 있다. 또한, 웨이퍼(100)와 템플릿(200) 중 적어도 하나를 회전시키거나 이동시켜 제1 거리(d1)와 제2 거리(d2)를 서로 일치시킬 수 있다. 따라서, 템플릿(200)이 불투명한 재질로 이루어진 경우에도 웨이퍼(100)와 템플릿(200)을 정확하게 정렬할 수 있다.
도 9 내지 도 17은 본 발명의 실시예들에 따른 플립칩 제조 방법을 설명하기 위한 개략도들이다.
도 9 및 도 10을 참조하면, 웨이퍼(100) 상에는 다수의 반도체 칩들(104)이 형성되어 있으며, 각각의 반도체 칩들(104)에는 범프 패드(106)들이 형성되어 있다. 예를 들어, 웨이퍼(100) 상에는 범프 패드(106)들을 노출시키기 위한 보호막(108)이 형성될 수 있으며, 범프 패드(106)들은 알루미늄 또는 구리 등으로 이루어질 수 있다. 또한, 범프 패드(106)들의 상부에는 유비엠(110, under bump metallurgy: UBM)들이 형성된다. 예를 들어, 유비엠(110)들은 후술할 솔더 범프들과 결합하여 범프 패드(106)들과 상기 솔더 범프를 전기적으로 연결시킬 수 있다. 또한, 유비엠(110)들은 접합층, 확산 방지층, 젖음층 등으로 이루어진 다층금속층으로 이루어 질 수 있다.
도 11 및 도 12을 참조하면, 템플릿(200)은 솔더 범프들을 형성하기 위하여 제공될 수 있다. 상기 템플릿(200)의 표면에는 다수의 캐버티들(206; cavities)이 형성될 수 있으며, 캐버티들(206)은 웨이퍼(100) 상에 형성된 범프 패드(106)들의 위치와 대응되도록 형성될 수 있다. 한편, 캐버티(206)들은 각각 반구 형상을 가질 수 있다. 그러나, 캐버티(206)들의 형상이 본 발명의 범위를 한정하지는 않을 것이다.
도 13을 참조하면, 솔더 물질(208)을 캐버티(206)들 내에 충진한다. 솔더 물질(208)의 충진 방법은 용융된 솔더 물질을 인젝션 노즐을 이용하여 충진하는 방법, 솔더 페이스트와 스텐실(stencil) 마스크를 이용하는 방법, 등이 사용될 수 있다. 솔더 물질(208)로는 금(Au), 은(Ag), 주석(Sn), 구리(Cu) 또는 이들의 조합이 사용될 수 있으며, 경우에 따라서는 납(Pb)이 포함될 수도 있다.
도 14를 참조하면, 캐버티(206)들 내에 충진된 솔더 물질(208)을 가열하여 캐버티(206)들 내에서 구형의 솔더 범프(210, 또는 솔더 볼들)들을 형성한다. 예를 들면, 솔더 범프(210)들은 솔더 물질(208)의 용융점 이상의 온도로 솔더 물질(208)을 가열함으로써 형성될 수 있다.
구형의 솔더 범프(210)들은 캐버티(206)들의 중앙 지점에 위치될 수 있으며, 상온 또는 상기 용융점보다 낮은 온도에서 경화될 수 있다.
도 15 및 도 16을 참조하면, 웨이퍼(100)와 템플릿(200)을 서로 마주보도록 수직 방향으로 배치시킨다. 예를 들어, 웨이퍼(100)의 유비엠(110)들과 캐버티(206)들 내의 솔더 범프(210)들이 서로 마주보도록 수직 방향으로 배치시킨다. 예를 들어, 유비엠(110)들이 아래를 향하도록 웨이퍼(100)가 템플릿(200)의 상부에 배치될 수 있다. 이어서, 웨이퍼(100)를 하부로 이동시켜 유비엠(110)들에 솔더 범프(210)들을 부착시킨다. 이 때, 솔더 범프(210)들은 유비엠(110)들의 접착력에 의해 부착될 수 있다. 계속해서, 유비엠(110)들에 솔더 범프(210)들을 부착된 상태로 웨이퍼(100)를 상부로 이동시킨다. 이에 솔더 범프(210)들의 웨이퍼(100)로 전달이 완료된다.
이와 달리, 웨이퍼(100)가 템플릿(200)의 상부에 배치된 경우, 템플릿(200)이 이동하여 솔더 범프(210)들을 웨이퍼(100)의 유비엠(110)들에 전달할 수 있다.
또한, 템플릿(200)이 웨이퍼(100)의 상부에 배치되고, 템플릿(200) 또는 웨이퍼(100)가 하방 또는 상방으로 이동하여 솔더 범프(210)들을 웨이퍼(100)의 유비엠(110)들에 전달할 수 있다. 이는 솔더 범프(210)들의 자중을 이용하여 솔더 범프(210)들을 유비엠(110)들에 용이하게 부착시키고, 솔더 범프(210)들을 템플릿(200)으로부터 용이하게 제거하게 하기 위함이다.
이와 같이, 솔더 범프(210)들을 웨이퍼(100)의 유비엠(110)들에 전달하기 위한 방법은 다양하게 변경될 수 있다.
한편, 솔더 범프(110)들이 전달된 웨이퍼(100)에 대하여 다이싱(dicing) 공정을 수행하여 웨이퍼(100)로부터 반도체 칩(104)들을 개별화시킨다. 솔더 범프(210)들을 웨이퍼(100)에 전달하는 방법에 대한 설명은 상술한 바와 동일하므로 생략한다.
도 17을 참조하면, 개별화된 반도체 칩(102)을 기판(400)에 열압착시켜 솔더 범프(210)들을 기판(400)의 전극들과 접속시킴으로써 플립칩을 제조한다. 또한, 상기 열압착에 의해 솔더 범프(210)들은 반도체 칩(104)의 유비엠(110)들과 접속될 수 있다. 즉, 반도체 칩(104)과 기판(400)은 상기 솔더 범프(210)들을 통해 전기적으로 연결될 수 있다.
이 때, 반도체 칩(104)과 기판(400)은 약 80 내지 200℃ 정도의 온도에서 압착될 수 있다. 상기 열압착 공정의 온도는 솔더 범프(210)들의 용융점 등에 의해 결정될 수 있다. 예를 들면, 상기 열압착 공정은 약 150 내지 180℃ 정도의 온도에서 수행될 수 있다.
이와 같이 본 발명에 따르면, 웨이퍼(100)와 불투명한 재질로 이루어진 템플릿(200)을 정확하게 배열시킴으로써 전체적인 플립칩 제조 공정의 효율성을 향상시킬 수 있다. 이에 플립칩의 생산성 및 수율이 향상될 수 있다.
본 발명에 따른 웨이퍼 정렬 방법 및 플립칩 제조 방법에 있어서, 템플릿이 불투명한 재질로 이루어진 경우, 템플릿에 형성된 관통홀을 통하여 템플릿과 웨이퍼의 정렬 여부를 센싱하고 제어할 수 있다. 따라서, 템플릿과 웨이퍼를 정확하게 정렬시킴으로써 후속되는 솔더 범프를 부착하여 플립칩을 제조하기 위한 공정 등이 효율적으로 수행될 수 있다. 따라서, 전체적인 공정 효율이 크게 향상되어, 제품의 생산성 및 수율이 향상된다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 웨이퍼 정렬 방법을 수행하기 위한 웨이퍼와 템플릿 및 촬영부를 개략적으로 도시한 구성도이다.
도 2는 도 1의 "A" 부분을 확대하여 도시한 확대도이다.
도 3은 본 발명의 실시예들에 따른 웨이퍼 정렬 방법을 설명하기 위한 순서도이다.
도 4 내지 도 8은 도 3의 웨이퍼 정렬 방법을 설명하기 위한 개략도들이다.
도 9 내지 도 17은 본 발명의 실시예들에 따른 플립칩 제조 방법을 설명하기 위한 개략도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 웨이퍼 102 : 제1 얼라인 마크
200 : 템플릿 202 : 관통홀
204, 205 : 제2 얼라인 마크 300 : 제1 촬영부
302a, 302b, 302c, 302d : 제1 촬영 화면
400 : 제2 촬영부
402a, 402b, 402c, 402d : 제2 촬영 화면
500 : 기판

Claims (11)

  1. 제1 얼라인 마크가 형성된 웨이퍼를 마련하는 단계;
    불투명한 재질로 이루어지고, 상기 제1 얼라인 마크의 위치와 대응되는 위치에 형성된 관통홀을 포함하며, 상기 관통홀의 중심과 제1 거리만큼 이격된 위치에 제2 얼라인 마크가 형성된 템플릿을 마련하는 단계;
    상기 웨이퍼와 상기 템플릿을 서로 인접시키는 단계;
    상기 관통홀을 통하여 촬영한 상기 제1 얼라인 마크와 상기 템플릿에 형성된 상기 제2 얼라인 마크 사이의 제2 거리를 측정하는 단계;
    상기 제1 거리와 상기 제2 거리가 일치하는지 여부를 판단하는 단계; 및
    상기 판단 결과, 상기 제1 거리와 상기 제2 거리가 불일치하는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 거리와 상기 제2 거리를 일치시키는 단계를 포함하는 웨이퍼 정렬 방법.
  2. 제1항에 있어서, 상기 템플릿은 금속 재질로 이루어진 것을 특징으로 하는 웨이퍼 정렬 방법.
  3. 제1항에 있어서, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크는 크기, 모양, 명도 및 채도 중에서 적어도 하나가 서로 다른 것을 특징으로 하는 웨이퍼 정렬 방법.
  4. 제1항에 있어서, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크 사이의 제2 거리를 측정하는 단계는
    상기 템플릿의 하부에 배치된 제1 촬영부를 이용하여 상기 관통홀을 통하여 상기 제1 얼라인 마크의 위치를 촬영하는 단계;
    상기 제1 촬영부와 인접하게 배치된 제2 촬영부를 이용하여 상기 제2 얼라인 마크의 위치를 촬영하는 단계; 및
    상기 제1 촬영부에 의하여 촬영된 제1 얼라인 마크의 중심과 상기 제2 촬영부에 의하여 촬영된 제2 얼라인 마크의 중심 사이의 거리를 측정하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 정렬 방법.
  5. 제4항에 있어서, 상기 제1 거리는 상기 제1 촬영부의 중심과 상기 제2 촬영부의 중심간의 거리인 것을 특징으로 하는 웨이퍼 정렬 방법.
  6. 제1항에 있어서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 거리와 상기 제2 거리를 일치시키는 단계는
    상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 일정 각도만큼 회전시키는 동작 및 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 전후좌우 방향으로 이동시키는 동작을 연속적 또는 선택적으로 수행하여 상기 제1 거리와 상기 제2 거리를 일치시키는 것을 특징으로 하는 웨이퍼 정렬 방법.
  7. 제1항에 있어서, 상기 제1 얼라인 마크 및 상기 제2 얼라인 마크 중 하나는 사각 형상으로 이루어지고, 상기 제1 얼라인 마크 및 상기 제2 얼라인 마크 중 다른 하나는 십자 형상으로 이루어진 것을 특징으로 하는 웨이퍼 정렬 방법.
  8. 복수개의 범프 패드들을 구비하며, 제1 얼라인 마크가 형성된 웨이퍼를 마련하는 단계;
    불투명한 재질로 이루어지며, 그 표면에 상기 범프 패드들의 위치와 대응하는 캐버티들을 구비하고, 상기 제1 얼라인 마크의 위치와 대응되는 위치에 형성된 관통홀 및 상기 관통홀의 중심과 제1 거리만큼 이격되어 형성된 제2 얼라인 마크를 포함하는 템플릿을 마련하는 단계;
    상기 템플릿의 캐버티들에 솔더 물질을 충진하는 단계;
    상기 솔더 물질을 가열하여 상기 템플릿의 캐버티들 내에 구형의 솔더 범프들을 형성하는 단계;
    상기 웨이퍼와 상기 템플릿을 서로 인접시키는 단계;
    상기 웨이퍼와 상기 템플릿이 사전에 설정된 위치로 인접되지 않은 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 웨이퍼와 상기 템플릿이 상기 설정된 위치에 서로 인접하도록 보정하는 단계; 및
    상기 보정에 의해 상기 웨이퍼와 상기 템플릿이 사전에 설정된 위치로 인접되는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 상부 또는 하부로 이동 시켜 상기 솔더 범프들을 상기 범프 패드들에 밀착시키는 단계를 포함하는 플립칩 제조 방법.
  9. 제8항에 있어서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 템플릿의 상부의 상기 설정된 위치에 인접하도록 보정하는 단계는
    상기 관통홀을 통하여 촬영한 상기 제1 얼라인 마크와 상기 템플릿에 형성된 상기 제2 얼라인 마크 사이의 제2 거리를 측정하는 단계;
    상기 제1 거리와 상기 제2 거리가 일치하는지 여부를 판단하는 단계; 및
    상기 판단 결과, 상기 제1 거리와 상기 제2 거리가 불일치하는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 거리와 상기 제2 거리를 일치시키는 단계를 포함하는 것을 특징으로 하는 플립칩 제조 방법.
  10. 제9항에 있어서, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크 사이의 제2 거리를 측정하는 단계는
    상기 템플릿의 하부에 배치된 제1 촬영부를 이용하여 상기 관통홀을 통하여 상기 제1 얼라인 마크의 위치를 촬영하는 단계;
    상기 제1 촬영부와 인접하게 배치된 제2 촬영부를 이용하여 상기 제2 얼라인 마크의 위치를 촬영하는 단계; 및
    상기 제1 촬영부에 의하여 촬영된 제1 얼라인 마크의 중심과 상기 제2 촬영부에 의하여 촬영된 제2 얼라인 마크의 중심 사이의 거리를 측정하는 단계를 포함 하는 것을 특징으로 하는 플립칩 제조 방법.
  11. 제9항에 있어서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 거리와 상기 제2 거리를 일치시키는 단계는
    상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 일정 각도만큼 회전시키는 동작 및 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 전후좌우 방향으로 이동시키는 동작을 연속적 또는 선택적으로 수행하여 상기 제1 거리와 상기 제2 거리를 일치시키는 것을 특징으로 하는 웨이퍼 정렬 방법.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100981097B1 (ko) * 2008-04-24 2010-09-09 엘아이지에이디피 주식회사 불투명 레이어 코팅을 갖는 템플릿 및 그 제조 방법
WO2011139061A2 (ko) * 2010-05-04 2011-11-10 한미반도체 주식회사 반도체 자재 정렬방법
KR101275697B1 (ko) * 2010-05-25 2013-06-14 한미반도체 주식회사 반도체 자재 정렬방법
KR101510815B1 (ko) * 2013-12-26 2015-04-10 세광테크 주식회사 촬상 장치 및 촬상 방법
KR20160089020A (ko) * 2015-01-16 2016-07-27 삼성디스플레이 주식회사 패널 얼라인 장치 및 이를 이용한 패널 얼라인 방법
WO2017159938A1 (ko) * 2016-03-17 2017-09-21 (주)이오테크닉스 촬영 방법 및 촬영 방법을 이용한 대상물 정렬 방법
US10937756B2 (en) 2018-10-11 2021-03-02 Samsung Electronics Co., Ltd. Method of aligning wafers, method of bonding wafers using the same, and apparatus for performing the same
CN115295534A (zh) * 2022-10-08 2022-11-04 合肥本源量子计算科技有限责任公司 一种倒装芯片和对准方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103198035B (zh) * 2013-02-28 2016-07-20 北京优纳科技有限公司 对位方法及对位系统
JP2016076543A (ja) * 2014-10-03 2016-05-12 株式会社東芝 固体撮像装置の製造方法
US9748128B1 (en) * 2016-06-01 2017-08-29 Micron Technology, Inc. Systems and methods for wafer alignment
CN114628299B (zh) * 2022-03-16 2023-03-24 江苏京创先进电子科技有限公司 晶圆对中确认方法及太鼓环切割方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100307630B1 (ko) * 1998-12-30 2001-09-28 윤종용 정렬 마크, 이를 사용하는 정렬 시스템 및 이를 이용한 정렬방법
KR20030092914A (ko) * 2002-05-31 2003-12-06 삼성전자주식회사 플립 칩 폰더 및 그 정렬방법
US6946322B2 (en) * 2002-07-25 2005-09-20 Hrl Laboratories, Llc Large area printing method for integrating device and circuit components

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100981097B1 (ko) * 2008-04-24 2010-09-09 엘아이지에이디피 주식회사 불투명 레이어 코팅을 갖는 템플릿 및 그 제조 방법
WO2011139061A2 (ko) * 2010-05-04 2011-11-10 한미반도체 주식회사 반도체 자재 정렬방법
WO2011139061A3 (ko) * 2010-05-04 2012-04-19 한미반도체 주식회사 반도체 자재 정렬방법
KR101275697B1 (ko) * 2010-05-25 2013-06-14 한미반도체 주식회사 반도체 자재 정렬방법
KR101510815B1 (ko) * 2013-12-26 2015-04-10 세광테크 주식회사 촬상 장치 및 촬상 방법
KR20160089020A (ko) * 2015-01-16 2016-07-27 삼성디스플레이 주식회사 패널 얼라인 장치 및 이를 이용한 패널 얼라인 방법
WO2017159938A1 (ko) * 2016-03-17 2017-09-21 (주)이오테크닉스 촬영 방법 및 촬영 방법을 이용한 대상물 정렬 방법
US10937756B2 (en) 2018-10-11 2021-03-02 Samsung Electronics Co., Ltd. Method of aligning wafers, method of bonding wafers using the same, and apparatus for performing the same
CN115295534A (zh) * 2022-10-08 2022-11-04 合肥本源量子计算科技有限责任公司 一种倒装芯片和对准方法
CN115295534B (zh) * 2022-10-08 2023-02-03 合肥本源量子计算科技有限责任公司 一种倒装芯片和对准方法

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