KR20090050403A - 반도체 모듈 - Google Patents

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Abstract

반도체 모듈은 회로 기판, 회로 기판 상에 적층되고, 회로 기판과 제1 데이터 입출력 신호를 송수신하고 제1 주변부에 형성된 제1 데이터 입출력 패드 및 회로 기판과 컨트롤/어드레스 신호를 송수신하고 제1 주변부와 다른 제3 주변부에 형성된 제1 컨트롤/어드레스 패드들을 구비하는 제1 다이 및 제1 다이 상에 적층되고, 회로 기판과 제2 데이터 입출력 신호를 송수신하고 제1 주변부와 비중첩(non-overlapping)되는 제2 주변부에 형성된 제2 데이터 입출력 패드 및 회로 기판과 컨트롤/어드레스 신호를 송수신하고 제3 주변부와 중첩(overlapping)되는 제4 주변부에 형성된 제2 컨트롤/어드레스 패드를 구비하는 제2 다이를 포함한다. 회로 기판 상에 복수의 다이를 수직으로 적층하여 반도체 모듈의 소형화가 구현될 수 있다.

Description

반도체 모듈{SEMICONDUCTOR MODULE}
본 발명은 반도체 모듈에 관한 것이다. 보다 상세하게는, 본 발명은 수직으로 적층된 복수의 반도체 다이들을 갖는 반도체 모듈 및 상기 반도체 모듈의 제조 방법에 관한 것이다.
일반적으로, 반도체 제품(semiconductor device)은 실리콘 기판(silicon substrate) 상에 집적 회로(integrated circuit)를 갖는 반도체칩(semiconductor chip)을 제조하기 위한 반도체칩 제조 공정, 반도체칩을 전기적으로 검사하여 소팅(sorting)하기 위한 EDS(electrically die sorting) 공정 및 반도체칩을 보호하기 위한 패키지 공정에 의하여 제조된다.
최근에는 전자 제품이 소형화됨에 따라, 상기 전자 제품은 개선된 집적도를 갖는 반도체 모듈을 채용할 필요가 있다.
도 1은 종래의 반도체 모듈을 설명하기 위한 단면도이다.
도 1을 참조하면, 종래의 반도체 모듈(10)은 모듈용 기판(15), 복수의 반도체 칩들(11,12,13,14)을 포함한다. 반도체 모듈(10)은 접속 소켓이 형성된 메인보드(미도시)에 체결된다. 상기 접속 소켓에 반도체 모듈(10)은 일반적으로 슬롯 방 식으로 체결된다.
모듈용 기판(15)은 상기 메인보드에 전기적으로 접속하기 위하여 주변부에 형성된 접속 단자들(17)을 갖는다. 상기 접속 단자들(17)은 메인보드에 형성된 상기 접속 소켓에 체결된다. 종래의 반도체 모듈(10)이 복수의 반도체 칩들(11,12,13,14)을 포함하기 때문에 모듈용 기판(15)에는 많은 수의 접속 단자들(17)이 형성된다. 따라서 많은 접속 단자들(17)을 형성하기 위한 영역을 확보하기 위하여 모듈용 기판(15)의 길이가 증가한다. 결과적으로 반도체 모듈(10)을 상기 메인보드 상에 체결하기 위한 상기 메인보드의 설계가 어려워진다. 또한 모듈용 기판(15)이 상기 메인보드에 형성된 접속 소켓에 슬롯 방식으로 실장될 경우 메인보드로부터 반도체 모듈(15)의 최상단까지의 높이(이하 "실장 높이"라 한다)가 상대적으로 높다. 따라서 종래의 반도체 모듈을 휴대 전화와 같은 얇은 두께를 갖는 전자 제품에 채용할 경우 종래의 반도체 모듈을 전자 제품에 채용하는 것이 어려운 문제가 있다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명의 목적은 소형화를 구현할 수 있는 반도체 모듈을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 모듈은 회로 기판, 상기 회로 기판 상에 적층되고, 상기 회로 기판과 제1 데이터 입출력 신호를 송수신하고 제1 주변부에 형성된 제1 데이터 입출력 패드 및 상기 회로 기판과 컨트롤/어드레스 신호를 송수신하고 상기 제1 주변부와 다른 제3 주변부에 형성된 제1 컨트롤/어드레스 패드들을 구비하는 제1 다이 및 상기 제1 다이 상에 적층되고, 상기 회로 기판과 제2 데이터 입출력 신호를 송수신하고 상기 제1 주변부와 비중첩(non-overlapping)되는 제2 주변부에 형성된 제2 데이터 입출력 패드 및 상기 회로 기판과 상기 컨트롤/어드레스 신호를 송수신하고 상기 제3 주변부와 중첩(overlapping)되는 제4 주변부에 형성된 제2 컨트롤/어드레스 패드를 구비하는 제2 다이를 포함한다. 여기서, 상기 제1 데이터 입출력 패드는 복수로 형성되고 고 상기 제2 데이터 입출력 패드는 복수로 형성되고, 상기 제1 데이터 입출력 패드들은 제1 열로 배열되고, 상기 제2 데이터 입출력 패드들은 제2 열로 배열될 수 있다. 또한, 상기 제2 열은 상기 회로 기판을 평면으로 볼 경우 상기 제1 열과 마주볼 수 있다. 그리고, 상기 제1 및 제2 데이터 입출력 패드들은 각각 "L"자 형상으로 배열될 수 있다. 이와 다르게, 상기 제1 및 제2 다이들은 각각 사각 플레 이트 형상을 가지고, 상기 제1 열 및 상기 제2 열은 상기 회로 기판을 평면으로 볼 경우 상호 수직할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 다이는 제1 중심부들에 형성된 제1 중심 패드 및 상기 제1 중심 패드를 재배열하기 위하여 상기 제1 중심 패드를 상호 대응되는 상기 제1 데이터 입출력 패드에 전기적으로 연결하는 제1 재배선을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 다이는 제2 중심부들에 형성된 제2 중심 패드 및 상기 제2 중심 패드를 재배열하기 위하여, 상기 제2 중심 패드를 상호 대응되는 상기 제2 데이터 입출력 패드와 전기적으로 연결하는 제2 재배선을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 다이는 제3 중심부에 형성된 제3 중심 패드 및 상기 제3 중심 패드를 재배열하기 위하여, 상기 제3 중심 패드를 상호 대응되는 상기 제1 컨트롤/어드레스 패드와 전기적으로 연결하는 제3 재배선들을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 다이는 제4 중심부에 형성된 제4 중심 패드 및 상기 제4 중심 패드를 재배열하기 위하여, 상기 제4 중심 패드를 상호 대응되는 상기 제2 컨트롤/어드레스 패드와 전기적으로 연결하는 제4 재배선들을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 회로 기판은 그 일면에 상기 제1 및 제2 데이터 입출력 패드들과 인접하도록 배치되고 상기 제1 및 제2 데이터 입출력 신 호를 상기 제1 및 제2 다이들에 전달하기 위한 복수의 제1 접속 패드들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 데이터 입출력 패드들과 상기 제1 접속 패드들을 개별적으로 연결하는 복수의 제1 와이어들을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 회로 기판은 일면에 상기 제1 및 제2 컨트롤/어드레스 패드들과 인접하도록 배치되고 상기 제1 및 제2 컨트롤/어드레스 신호들을 상기 제1 및 제2 다이들에 전달하기 위한 제2 접속 패드를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 모듈은 상기 제1 및 제2 컨트롤/어드레스 패드들과 상기 제1 및 제2 컨트롤/어드레스 패드들과 공통적으로 대응되는 상기 제2 접속 패드를 전기적으로 연결하는 복수의 제2 와이어들을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 모듈은 상기 회로 기판의 타면에 형성되고, 솔더볼, 금속 핀, 금속 랜드로 이루는 군에서 선택된 어느 하나를 갖는 접속 부재를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 다이들은 한 쌍의 다이 그룹을 이루고, 상기 한 쌍의 다이 그룹이 복수로 적층될 수 있다.
본 발명의 일 실시예에 있어서, 상기 다이들이 M개로 상기 회로 기판 상에 적층되고 상기 다이들은 N개의 데이터 입출력 패드를 각각 가질 경우, 상기 회로 기판에는 데이터 입출력 신호를 상기 다이들에 각각 전달하기 위한 제1 접속 패드 가 M×N개 형성될 수 있다. (여기서, M과 N은 2이상의 정수).
본 발명의 일 실시예에 있어서, 상기 회로 기판 또는 제2 다이 상에 배치된 전자 소자를 더 포함할 수 있다. 여기서, 상기 전자 소자는 커패시터, 저항, 에스피디 칩 중 어느 하나 이상을 포함할 수 있다. 또한, 상기 전자 소자는 비휘발성 소자를 포함할 수 있다. 그리고, 상기 전자 소자는 레지스터 칩 또는 에이엠비 칩을 포함할 수 있다.
이러한 본 발명에 따르면, 중심 패드를 데이터 입출력 패드로 재배열할 때 제1 다이에 형성된 제1 데이터 입출력 패드와 제2 다이에 형성된 제2 데이터 입출력 패드가 상호 중첩되지 않도록 함으로써 회로 기판에 상기 제1 및 제2 데이터 입출력 패드와 연결되는 입출력 패드들을 형성하기 위한 공간을 확보할 수 있다. 따라서 수직으로 적층된 복수의 다이들을 갖는 반도체 모듈은 작은 사이즈를 갖도록 구현할 수 있다. 또한, 반도체 모듈을 접속 부재를 이용하여 메인보드에 체결함으로써 실장 높이가 상대적으로 낮아질 수 있다. 나아가 컨트롤/어드레스 신호가 각 다이의 컨트롤/어드레스 패드에 개별적으로 연결됨으로써 회로 기판과 각 다이들 간에 컨트롤/어드레스 신호가 분기에 따른 반사의 영향이 적어서 각 다이들에 연결되는 신호 지연이 동일하게 나타난다. 따라서 반도체 모듈이 개선된 전기적 특성을 가진다.
첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 모듈에 대해 상세 히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나, 개략적인 구성을 이해하기 위하여 실제보다 축소하여 도시한 것이다.
또한, 제1 및 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
한편, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 2a는 본 발명의 일 실시예에 따른 반도체 모듈을 설명하기 위한 정면도이 다. 도 2b는 도 2a의 반도체 모듈을 설명하기 위한 측면도이다. 도 3a 및 도 3b는 도 2a에 도시된 제1 다이 및 제2 다이를 설명하기 위한 평면도들이다
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 모듈(100)은 회로 기판(101), 제1 다이(110) 및 제2 다이(160)를 포함한다.
회로 기판(101)은 상대적으로 얇은 두께를 갖는 합성 수지 기판을 포함한다. 본 실시예에서, 회로 기판(101)은 직육면체 플레이트 형상을 갖는다. 직육면체 형상을 갖는 회로 기판(101)은 제1 면 및 제1 면에 대향하는 제2 면을 갖는다.
본 발명의 일 실시예에 있어서, 회로 기판(101)에는 전기 신호를 입출력하는 접속 패드가 형성된다. 접속 패드는 복수로 형성될 수 있다. 접속 패드들은 제1 및 제2 다이들(110, 160)과 중첩되지 않도록 회로 기판(101)의 주변부에 형성될 수 있다. 접속 패드들은 데이터 입출력 신호를 전달하는 제1 접속 패드(106)와 컨트롤/어드레스 신호를 전달하는 제2 접속 패드(107)를 포함한다. 상기 컨트롤/어드레스 신호는 커맨드(command) 신호 또는 어드레스(address) 신호와 같이 제1 및 제2 다이들(110, 160)에 공통적으로 인가되는 신호를 포함한다. 상기 제1 및 제2 접속 패드들(106, 107)은 와이어 본딩 방식으로 제1 및 제2 다이들(110, 160)에 형성된 제1 및 제2 데이터 입출력 패드들(121, 161)에 각 연결될 수 있다.
예를 들면, 각 다이가 N(N은 2이상의 정수)개의 데이터 입출력 패드들을 가지고 M(M은 2이상의 정수)개의 다이들이 회로기판(101) 상에 배치될 경우, 제1 접속 패드(106)들은 M×N 개로 회로 기판(101) 상에 형성될 수 있다. 또한, 각 다이가 L(L은 2이상의 정수)개의 컨트롤/어드레스 패드들을 가지고 M(M은 2이상의 정 수)개의 다이들이 회로기판(101) 상에 배치될 경우, 제2 접속 패드(107)들은 L개로 회로 기판(101) 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 회로 기판(101)의 제2 면에는 접속 부재(145)가 형성된다. 접속 부재(145)는 예를 들면 솔더 볼, 금속 핀, 금속 랜드를 포함한다. 접속 부재(145)를 통하여 회로 기판(101)은 회로 기판(101)이 체결되는 메인 보드(main board; 미도시)와 전기적 신호를 송수신한다. 따라서, 회로 기판(101)이 상기 메인보드에 슬롯 형식으로 체결될 때와 비교할 때 메인보드를 기준으로 반도체 모듈(100)의 상면까지의 실장 높이가 상대적으로 낮다. 결과적으로 본 발명의 일 실시예에 따른 반도체 모듈(101)은 상대적으로 얇은 두께를 요구하는 전자 제품에 용이하게 적용될 수 있다.
도 3a를 참조하면, 제1 다이(110)는 회로 기판(101)의 제1 면에 적층된다. 제1 다이(110)는 제1 주변부(11)에 형성된 제1 데이터 입출력 패드(121)를 포함한다. 제1 데이터 입출력 패드(121)를 통하여 제1 다이(110)는 회로 기판(101)과 상호 제1 데이터 입출력 신호를 송수신한다.
예를 들면, 제1 다이(110)는 복수의 제1 데이터 입출력 패드들(121)을 포함한다. 복수의 제1 데이터 입출력 패드들(121)은 제1 주변부(111)에 제1 열로 배열될 수 있다. 제1 다이(110)가 사각형 플레이트 형상을 가질 경우, 복수의 제1 데이터 입출력 패드들(121)은 제1 다이(110)의 제1 변을 따라 제1 열로 배열될 수 있다.
본 발명의 일 실시예에 있어서, 제1 다이(110)는 후술하는 제2 다이(160)와 동일하게 인가되는 신호, 즉 컨트롤/어드레스 신호를 회로 기판(101)과 송수신하기 위한 제1 컨트롤/어드레스 패드(125)를 더 포함할 수 있다. 제1 다이(110) 및 제2 다이(160)는 상기 컨트롤/어드레스 신호를 회로 기판(101)과 독립적으로 송수신하지 않고 하나의 컨트롤/어드레스 신호는 제1 및 제2 다이들(110, 160)에 공통적으로 인가될 수 있다.
제1 컨트롤/어드레스 패드(125)는 제1 주변부(111)와 다른 제3 주변부(115)에 형성될 수 있다. 예를 들면, 제1 다이(110)가 사각형 플레이트 형상을 가지고, 제1 데이터 입출력 패드들(121)이 제1 변을 따라 제1 주변부(111)에 형성되는 경우, 제1 컨트롤/어드레스 패드들(125)은 상기 제1 변과 수직한 제2 변을 따라 제3 주변부(115)에 배열될 수 있다. 이와 다르게 제1 컨트롤/어드레스 패드들(125)은 상기 제1 변과 평행한 제3 변을 따라 배열할 수 있다.
한편, 본 발명의 일 실시예에 있어서, 제1 다이(110)는 제1 중심부(113)에 형성된 제1 중심 패드(123) 및 제1 중심 패드(123)와 제1 데이터 입출력 패드(121)를 상호 전기적으로 연결시키는 제1 재배선(131)를 더 포함할 수 있다.
제1 중심 패드(123)는 제1 다이(110)의 내부에 형성된 메모리 셀(미도시)로부터 데이터 입출력 신호를 출력하거나, 외부로부터 데이터 입출력 신호를 상기 메모리 셀로 전달한다. 상기 제1 중심 패드(123)는 상기 메모리 셀에 입력 또는 상기 메모리 셀로부터 출력되는 다수의 데이터 입출력 신호들을 외부로 전달하기 위하여 복수로 형성될 수 있다.
제1 재배선(131)은 제1 중심 패드(123)와 제1 데이터 입출력 패드(121) 사이 에 형성된다. 제1 중심 패드(123)와 제1 데이터 입출력 패드(121)가 복수로 형성될 경우, 상기 제1 재배선(131)은 상호 대응되는 제1 중심 패드(123)들과 제1 데이터 입출력 패드(121)들 각각을 상호 연결시키도록 복수 개가 형성된다. 따라서 제1 중심부(113)에 형성된 제1 중심 패드(123)들은 제1 재배선(131)들 및 제1 데이터 입출력 패드(121)들에 의하여 제1 주변부(111)로 재배열된다.
본 발명의 일 실시예에 있어서, 제1 다이(110)는 제3 중심부(117)에 형성된 제3 중심 패드(127) 및 상기 제3 중심 패드(127)와 제1 컨트롤/어드레스 패드(125)를 전기적으로 연결하는 제3 재배선(133)을 더 포함할 수 있다.
제3 중심 패드(127)는 제1 다이(110)의 메모리 셀로부터 컨트롤/어드레스 신호를 출력하거나, 외부로부터 컨트롤/어드레스 신호를 상기 메모리 셀로 전달한다. 상기 제3 중심 패드(127)는 상기 메모리 셀들에 입력 또는 출력되는 다수의 컨트롤/어드레스 신호들을 다수의 메모리 셀들에 전달하기 위하여 복수로 형성될 수 있다. 예를 들면, 제1 중심 패드(113)들와 제3 중심 패드(117)들은 일렬로 배열될 수 있다. 이와 다르게 제1 중심 패드(113)와 제3 중심 패드(117)는 이렬로 배열될 수 있다.
제3 재배선(133)은 제3 중심 패드(127)와 제1 컨트롤/어드레스 패드(125) 사이에 형성된다. 복수의 제3 중심 패드(127)들과 복수의 제1 컨트롤/어드레스 패드(125)들이 형성될 경우, 상기 제3 재배선(133)은 상호 대응되는 제3 중심 패드(127)들과 제1 컨트롤/어드레스 패드(125)들 각각을 상호 연결시키도록 복수 개가 형성된다. 따라서 제3 중심부(117)에 형성된 제3 중심 패드(127)들은 제3 재배 선(133)들 및 제1 컨트롤/어드레스 패드(125)들에 의하여 제3 주변부(115)로 재배열된다.
도 3b를 참조하면, 제2 다이(160)는 제1 다이(110) 상에 적층된다. 제2 다이(160)는 제1 데이터 입출력 패드(121)가 형성된 제1 다이(110)의 제1 주변부(111)와 비중첩(non-overlapping)된 제2 주변부(161)에 형성된 제2 데이터 입출력 패드(171)를 포함한다.
제2 데이터 입출력 패드(171)를 통하여 제2 다이(160)는 회로 기판(101)과 상호 제2 데이터 입출력 신호를 송수신한다. 제2 다이(160)에 입출력하는 상기 제2 데이터 입출력 신호 및 제1 다이(110)에 입출력하는 상기 제1 데이터 입출력 신호는 상호 독립적이므로, 제2 다이(160)는 상기 제2 데이터 입출력 신호를 회로 기판(101)에 출력하거나 또는 회로 기판(101)으로부터 수신한다.
예를 들면, 제2 다이(160)는 복수의 제2 데이터 입출력 패드(171)들을 포함한다. 복수의 제2 데이터 입출력 패드(171)들은 제2 주변부(161)에 제2 열로 배열될 수 있다. 제2 다이(160)가 사각형 플레이트 형상을 가질 경우, 복수의 제2 데이터 입출력 패드(171)들은 제2 다이(160)의 제1 변을 따라 제2 열로 배열될 수 있다. 이때 제1 데이터 입출력 패드(121)들이 제1 열로 배열되는 반면에 제2 데이터 입출력 패드(171)들은 상기 회로 기판(101)을 평면적으로 볼 경우 상기 제1 열과 마주보는 제2 열로 배열될 수 있다.
제1 주변부(111) 및 제2 주변부(161)가 상호 중첩되지 않도록 상기 제1 열 및 제2 열에 각각 배열됨에 제1 접속 패드(106)가 제1 및 제2 주변부들(111, 161) 에 제1 및 제2 데이터 입출력 패드들(121, 171)의 개수만큼 회로 기판(101) 상에 배치된다. 즉, 제1 접속 패드(106)들이 상호 비중첩되는 제1 및 제2 주변부들(111, 161)과 인접하여 배치됨으로써 회로 기판(101)의 주변을 제1 접속 패드(106)의 형성 영역으로 효율적으로 활용할 수 있다. 따라서 회로 기판 상에 복수의 다이들이 적층되어 상대적으로 많은 개수의 제1 접속 패드들이 요구될 경우, 회로 기판의 설계의 자유도가 개선된다.
본 발명의 일 실시예에 있어서, 제2 다이(160)는 제1 다이(110)에 형성된 제1 컨트롤/어드레스 패드(125)와 컨트롤/어드레스 신호를 회로 기판(101)으로부터 송수신하기 위한 제2 컨트롤/어드레스 패드(175)를 더 포함할 수 있다. 제1 다이(110) 및 제2 다이(160)는 상기 컨트롤/어드레스 신호를 회로 기판(101)과 독립적으로 송수신하지 않고 하나의 컨트롤/어드레스 신호는 제1 및 제2 다이들(110, 160)에 공통적으로 인가될 수 있다.
제2 컨트롤/어드레스 패드(175)는 제1 다이(110)의 제3 주변부(115)에 중첩되는 제4 주변부(165)에 형성된다. 예를 들면, 제1 및 제2 다이들(110, 160)이 사각형 플레이트 형상을 가지고, 제1 다이(110)에 형성된 제1 컨트롤/어드레스 패드(125)가 제1 다이(110)의 제1 변을 따라 형성될 경우, 제2 컨트롤/어드레스 패드(175)들은 상기 제1 변과 중첩되는 제2 다이(160)의 제1 변을 따라 배열될 수 있다.
제1 및 제2 컨트롤/어드레스 패드들(125, 175)은 회로 기판(101)에 형성된 입출력 패드 중 컨트롤/어드레스 신호가 인가되는 제2 접속 패드(107)와 인접하여 배치된다. 각각의 제1 및 제2 컨트롤/어드레스 패드들(125, 175)은 제2 접속 패드(107)와 직접 전기적으로 연결될 수 있다. 결과적으로 제1 및 제2 컨트롤/어드레스 패드들(125, 175)이 제2 접속 패드(107)와 병렬로 연결될 경우와 비교할 때 상대적으로 개선된 전기적 특성을 가진다. 다시 말하면, 각각의 제1 및 제2 컨트롤/어드레스 패드들(125, 175)은 제2 접속 패드(107)와 직접 전기적으로 연결되기 때문에 제1 및 제2 다이들(110, 160)에 인가되는 컨트롤/어드레스 신호의 전달 속도가 상대적으로 빠르고 분기에 따른 반사의 영향을 감소시켜서 각 다이들마다 전송되는 신호 지연이 동일하게 나타난다. 따라서 반도체 모듈은 양호한 전기적 특성을 가진다.
한편, 본 발명의 일 실시예에 있어서, 제2 다이(160)는 제2 중심부(163)에 형성된 제2 중심 패드(173) 및 제2 중심 패드(173)와 제2 데이터 입출력 패드(171)를 상호 전기적으로 연결시키는 제2 재배선(181)을 더 포함할 수 있다.
제2 중심 패드(173)는 제2 다이(160)의 내부에 형성된 메모리 셀(미도시)로부터 데이터 입출력 신호를 출력하거나, 외부로부터 데이터 입출력 신호를 상기 메모리 셀로 전달한다. 상기 제2 중심 패드(173)는 상기 메모리 셀에 입력 또는 출력되는 다수의 데이터 입출력 신호들을 외부에 전달하기 위하여 복수로 형성될 수 있다.
제2 재배선(181)은 제2 중심 패드(173)와 제2 데이터 입출력 패드(171) 사이에 형성된다. 복수의 제2 중심 패드(173)들과 복수의 제2 데이터 입출력 패드(171)들이 형성될 경우, 상기 제2 재배선(181)은 상호 대응되는 제2 중심 패드(173)들과 제2 데이터 입출력 패드(171)들을 서로 전기적 연결시키도록 복수로 형성된다. 따라서 제2 중심부(163)에 형성된 제2 중심 패드(173)들은 제2 재배선(181)들 및 제2 데이터 입출력 패드(171)들에 의하여 제2 주변부(161)로 재배열된다.
본 발명의 일 실시예에 있어서, 제2 다이(160)는 제4 중심부(167)에 형성된 제4 중심 패드(177) 및 상기 제4 중심 패드(177)와 제2 컨트롤/어드레스 패드(175)를 전기적으로 연결하는 제4 재배선(183)을 더 포함할 수 있다.
제4 중심 패드(177)는 제2 다이(160)의 메모리 셀로부터 컨트롤/어드레스 신호를 출력하거나, 외부로부터 컨트롤/어드레스 신호를 상기 메모리 셀로 전달한다. 상기 제4 중심 패드(177)는 상기 메모리 셀에 입력 또는 출력되는 다수의 컨트롤/어드레스 신호들을 다수의 메모리 셀들에게 전달하기 위하여 복수로 형성될 수 있다. 예를 들면, 제2 중심 패드(173)들와 제4 중심 패드(177)들은 일렬로 배열될 수 있다. 이와 다르게 제2 중심 패드(173)와 제4 중심 패드(177)는 이렬로 배열될 수 있다.
제4 재배선(183)은 제4 중심 패드(177)와 제2 컨트롤/어드레스 패드(175) 사이에 형성된다. 복수의 제4 중심 패드(177)들과 복수의 제2 컨트롤/어드레스 패드(175)들이 형성될 경우, 상기 제4 재배선(183)은 대응되는 제4 중심 패드(177)들과 제2 컨트롤/어드레스 패드(175)들 각각을 상호 연결시키도록 복수로 형성된다. 따라서 제4 중심부(167)에 형성된 제4 중심 패드(177)들은 제4 재배선(183)들 및 제2 컨트롤/어드레스 패드(1775)들에 의하여 제4 주변부(165)로 재배열된다.
도면에 도시되지 않았지만, 반도체 모듈(100)은 상기 제1 및 제2 다이 들(110, 160)을 전기적으로 절연시키는 동시에 외부의 충격으로부터 보호하기 위하여 제1 및 제2 다이들(110, 160)을 봉지하는 봉지 부재(미도시)를 더 포함할 수 있다. 상기 봉지 부재는 우수한 절연성을 갖는 절연 물질을 포함한다. 예를 들면, 절연 물질은 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 모듈(100)은 제1 및 제2 다이들(110, 160) 사이에 개재되는 접착 부재(미도시)를 더 포함할 수 있다. 상기 접착 부재는 절연성 물질을 포함하고 상기 제1 및 제2 다이들(110, 160)을 상호 접착시킨다.
본 발명의 일 실시예에 따른 반도체 모듈(100)은 회로 기판(101) 상에 수직으로 스택된 복수의 다이들을 포함하고 하나의 상기 봉지 부재를 이용하여 복수의 다이들을 실링할 수 있다.
한편, 반도체 모듈(100)은 다른 추가적인 전자 소자(미도시)를 더 포함할 수 있다. 상기 전자 소자는 회로 기판(101) 상에 배치될 수 있다. 이와 다르게 상기 전자 소자는 제2 다이(160) 상에 배치될 수 있다. 상기 전자 소자는 예를 들면, 저항, 커패시터, 레지스터 등과 같은 수동 소자를 포함할 수 있다. 이와 다르게, 상기 전자 소자는 이이피롬(electrically erasable and programmable read only memory; EEPOM)과 같은 비휘발성 소자를 포함할 수 있다. 또한, 상기 전자 소자는 에이엠비(Advanced Memory Buffer; AMB) 칩을 포함할 수 있다. 상기 에이엠비 칩은 커맨드 신호/데이터 입출력 신호를 포함하는 패킷 형태의 신호를 제공받아 각 다이로 제공하거나, 각 다이로부터 출력된 데이터들을 패킷화한다. 또한, 상기 전자 소자는 메모리 장착 및 구동에 필용한 바이오스 설정값 등의 정보를 기억하는 에스피 디(serial presence detect; SPD) 칩을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 모듈을 설명하기 위한 정면도이다. 도 4에 도시된 반도체 모듈은 적층된 다이의 개수를 제외하고 도 2a 내지 도 3b를 참조로 상술한 반도체 모듈과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 모듈(200)은 회로 기판(201) 및 회로 기판(201) 상에 순차적으로 적층된 제1 다이 내지 제4 다이(210, 220, 230, 240)를 포함한다.
제1 및 제2 다이들(210, 220)이 한 쌍을 이루고, 제3 및 제4 다이들(230, 240)이 한 쌍을 이룬다. 제3 다이(230)는 제1 다이(210)와 실질적으로 동일한 배선 패턴을 갖고, 제4 다이(240)는 제2 다이(220)와 실질적으로 동일한 회로 패턴들을 갖는다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 다이들(210, 220, 230, 240)이 회로 기판(201)에 적층될 수 있다. 본 발명의 다른 실시예에 있어서, 네 개를 초과하는 복수의 다이들이 회로 기판(201) 상에 적층될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 제1 및 제2 다이들을 설명하기 위한 평면도들이다. 도 5a 및 도 5b에 도시된 반도체 모듈은 제1 및 제2 데이터 입출력 패드의 배열 상태를 제외하고 도 3a 내지 도 3b를 참조로 상술한 반도체 모듈과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
도 5a 및 도 5b를 참조하면, 본 발명의 일 실시예에 따른 반도체 모듈(300) 은 회로 기판, 제1 다이(310) 및 제2 다이(360)를 포함한다.
제1 다이(310)는 제1 주변부(311)에 형성된 제1 데이터 입출력 패드(321)를 포함한다. 제1 다이(310)가 사각형 플레이트 형상을 가지고 제1 데이터 입출력 패드(321)가 복수로 형성될 경우, 제1 데이터 입출력 패드(321)들은 사각형 플레이트의 가장 자리를 따라 L 자 형상을 가질 수 있다.
제2 다이(360)는 제1 주변부(311)와 비중첩되도록 제2 주변부(361)에 형성된 제2 데이터 입출력 패드(371)를 포함한다. 제2 다이(360)가 사각형 플레이트 형상을 가지고 제2 데이터 입출력 패드(371)가 복수로 형성될 경우, 제2 데이터 입출력 패드(371)들은 사각형 플레이트의 가장 자리를 따라 L 자 형상을 가질 수 있다. 또한, 제2 데이터 입출력 패드(371)들의 배열 형태는 제1 데이터 입출력 패드(321)들과 회로 기판(301)을 평면적으로 볼 경우 마주볼 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 제1 및 제2 다이들을 설명하기 위한 평면도이다. 도 6a 및 도 6b에 도시된 반도체 모듈은 제1 및 제2 데이터 입출력 패드의 배열 상태를 제외하고 도 3a 내지 도 3b를 참조로 상술한 반도체 모듈과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
도 6a 및 도 6b를 참조하면, 본 발명의 일 실시예에 따른 반도체 모듈은 회로 기판(401), 제1 다이(410) 및 제2 다이(460)를 포함한다.
제1 다이(410)는 제1 주변부(411)에 형성된 제1 데이터 입출력 패드(421)를 포함한다. 제1 다이(410)가 사각형 플레이트 형상을 가지고 제1 데이터 입출력 패드(421)가 복수로 형성될 경우, 제1 데이터 입출력 패드(421)들은 사각형 플레이트 의 가장 자리를 따라 제1 열로 배열할 수 있다.
제2 다이(460)는 제1 주변부(411)와 비중첩되도록 제2 주변부(461)에 형성된 제2 데이터 입출력 패드(471)를 포함한다. 제2 다이(460)가 사각형 플레이트 형상을 가지고 제2 데이터 입출력 패드(471)가 복수로 형성될 경우, 제2 데이터 입출력 패드(471)들은 사각형 플레이트의 가장 자리를 따라 상기 제1 열과 수직한 제2 열로 배열할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이와 같은 본 발명의 반도체 모듈에 따르면, 중심 패드를 데이터 입출력 패드로 재배열할 때 제1 다이에 형성된 제1 데이터 입출력 패드와 제2 다이에 형성된 제2 데이터 입출력 패드가 상호 중첩되지 않도록 함으로써 회로 기판에 상기 제1 및 제2 데이터 입출력 패드와 연결되는 입출력 패드들을 형성하기 위한 스페이서를 확보할 수 있다. 따라서 수직으로 적층된 복수의 다이들을 갖는 반도체 모듈은 작은 사이즈를 갖도록 구현할 수 있다.
도 1은 종래의 반도체 모듈을 설명하기 위한 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 모듈을 설명하기 위한 정면도이다.
도 2b는 도 2a의 반도체 모듈을 설명하기 위한 측면도이다.
도 3a 및 도 3b는 도 2a에 도시된 제1 다이 및 제2 다이를 설명하기 위한 평면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 모듈을 설명하기 위한 정면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 제1 및 제2 다이들을 설명하기 위한 평면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 제1 및 제2 다이들을 설명하기 위한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 반도체 모듈 101, 201: 회로 기판
106: 제1 접속 패드 107: 제2 접속 패드
110, 210, 310, 410: 제1 다이 111, 211, 311, 411: 제1 주변부
113, 213, 313, 413: 제1 중심부 115, 215, 315, 415: 제3 주변부
117, 217, 317, 417:제3 중심부
225, 325, 425:제1 컨트롤/어드레스 패드
160, 220, 360, 460: 제2 다이 161, 261, 361, 461: 제2 주변부
119, 219, 319, 419:제4 중심부
275, 375, 475:제2 컨트롤/어드레스 패드

Claims (20)

  1. 회로 기판;
    상기 회로 기판 상에 적층되고, 상기 회로 기판과 제1 데이터 입출력 신호를 송수신하고 제1 주변부에 형성된 제1 데이터 입출력 패드 및 상기 회로 기판과 컨트롤/어드레스 신호를 송수신하고 상기 제1 주변부와 다른 제3 주변부에 형성된 제1 컨트롤/어드레스 패드를 구비하는 제1 다이; 및
    상기 제1 다이 상에 적층되고, 상기 회로 기판과 제2 데이터 입출력 신호를 송수신하고 상기 제1 주변부와 비중첩(non-overlapping)되는 제2 주변부에 형성된 제2 데이터 입출력 패드 및 상기 회로 기판과 상기 컨트롤/어드레스 신호를 송수신하고 상기 제3 주변부와 중첩(overlapping)되는 제4 주변부에 형성된 제2 컨트롤/어드레스 패드를 구비하는 제2 다이를 포함하는 반도체 모듈.
  2. 제 1 항에 있어서, 상기 제1 데이터 입출력 패드는 복수로 형성되고 고 상기 제2 데이터 입출력 패드는 복수로 형성되고, 상기 제1 데이터 입출력 패드들은 제1 열로 배열되고, 상기 제2 데이터 입출력 패드들은 제2 열로 배열되는 것을 특징으로 하는 반도체 모듈.
  3. 제 2 항에 있어서, 상기 제2 열은 상기 회로 기판을 평면으로 볼 경우 상기 제1 열과 마주보는 것을 특징으로 하는 반도체 모듈.
  4. 제 3 항에 있어서, 상기 제1 및 제2 데이터 입출력 패드들은 각각 "L"자 형상으로 배열되는 것을 특징으로 하는 반도체 모듈.
  5. 제 2 항에 있어서, 상기 제1 및 제2 다이들은 각각 사각 플레이트 형상을 가지고, 상기 제1 열 및 상기 제2 열은 상기 회로 기판을 평면으로 볼 경우 상호 수직한 것을 특징으로 하는 반도체 모듈.
  6. 제 1 항에 있어서, 상기 제1 다이는 제1 중심부들에 형성된 제1 중심 패드 및 상기 제1 중심 패드를 재배열하기 위하여 상기 제1 중심 패드를 상호 대응되는 상기 제1 데이터 입출력 패드에 전기적으로 연결하는 제1 재배선을 더 포함하는 것을 특징으로 하는 반도체 모듈.
  7. 제 1 항에 있어서, 상기 제2 다이는 제2 중심부들에 형성된 제2 중심 패드 및 상기 제2 중심 패드를 재배열하기 위하여, 상기 제2 중심 패드를 상호 대응되는 상기 제2 데이터 입출력 패드와 전기적으로 연결하는 제2 재배선을 더 포함하는 것을 특징으로 하는 반도체 모듈.
  8. 제 1 항에 있어서, 상기 제1 다이는 제3 중심부에 형성된 제3 중심 패드 및 상기 제3 중심 패드를 재배열하기 위하여, 상기 제3 중심 패드를 상호 대응되는 상 기 제1 컨트롤/어드레스 패드와 전기적으로 연결하는 제3 재배선을 더 포함하는 것을 특징으로 하는 반도체 모듈.
  9. 제 1 항에 있어서, 상기 제2 다이는 제4 중심부에 형성된 제4 중심 패드 및 상기 제4 중심 패드를 재배열하기 위하여, 상기 제4 중심 패드를 상호 대응되는 상기 제2 컨트롤/어드레스 패드와 전기적으로 연결하는 제4 재배선을 더 포함하는 것을 특징으로 하는 반도체 모듈.
  10. 제 1 항에 있어서, 상기 회로 기판은 그 일면에 상기 제1 및 제2 데이터 입출력 패드들과 인접하도록 배치되고 상기 제1 및 제2 데이터 입출력 신호를 상기 제1 및 제2 다이들에 전달하기 위한 복수의 제1 접속 패드들을 포함하는 것을 특징으로 하는 반도체 모듈.
  11. 제 10 항에 있어서, 상기 제1 및 제2 데이터 입출력 패드들과 상기 제1 접속 패드들을 개별적으로 연결하는 복수의 제1 와이어들을 더 포함하는 것을 특징으로 하는 반도체 모듈.
  12. 제 1 항에 있어서, 상기 회로 기판은 일면에 상기 제1 및 제2 컨트롤/어드레스 패드들과 인접하도록 배치되고 상기 제1 및 제2 컨트롤/어드레스 신호들을 상기 제1 및 제2 다이들에 전달하기 위한 제2 접속 패드를 포함하는 것을 특징으로 하는 반도체 모듈.
  13. 제 12 항에 있어서, 상기 제1 및 제2 컨트롤/어드레스 패드들과 상기 제1 및 제2 컨트롤/어드레스 패드들과 공통적으로 대응되는 상기 제2 접속 패드를 전기적으로 연결하는 복수의 제2 와이어들을 더 포함하는 것을 특징으로 하는 반도체 모듈.
  14. 제 1 항에 있어서, 상기 회로 기판의 타면에 형성되고, 솔더볼, 금속 핀, 금속 랜드로 이루는 군에서 선택된 어느 하나를 갖는 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 모듈.
  15. 제 1 항에 있어서, 상기 제1 및 제2 다이들은 한 쌍의 다이 그룹을 이루고, 상기 한 쌍의 다이 그룹이 복수로 적층된 것을 특징으로 하는 반도체 모듈.
  16. 제 15 항에 있어서, 상기 다이들이 M개로 상기 회로 기판 상에 적층되고 상기 다이들은 N개의 데이터 입출력 패드를 각각 가질 경우, 상기 회로 기판에는 데이터 입출력 신호를 상기 다이들에 각각 전달하기 위한 제1 접속 패드가 M×N개 형성된 것을 특징으로 하는 반도체 모듈(여기서, M과 N은 2이상의 정수).
  17. 제 1 항에 있어서, 상기 회로 기판 또는 제2 다이 상에 배치된 전자 소자를 더 포함하는 것을 특징으로 하는 반도체 모듈.
  18. 제 17 항에 있어서, 상기 전자 소자는 커패시터, 저항, 에스피디 칩이 이루는 수동 소자의 군으로부터 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 모듈.
  19. 제 17 항에 있어서, 상기 전자 소자는 비휘발성 소자를 포함하는 것을 특징으로 하는 반도체 모듈.
  20. 제 17 항에 있어서, 상기 전자 소자는 레지스터 칩 또는 에이엠비 칩을 포함하는 것을 특징으로 하는 반도체 모듈.
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