KR20090039229A - 나노도트 형성방법, 이 방법으로 형성된 나노도트를포함하는 메모리 소자 및 그 제조방법 - Google Patents

나노도트 형성방법, 이 방법으로 형성된 나노도트를포함하는 메모리 소자 및 그 제조방법 Download PDF

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Abstract

나노도트 형성방법, 이 방법으로 형성된 나노도트를 포함하는 메모리 소자 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명은 코어(core)를 형성하는 제1 단계, 상기 코어 표면을 폴리머로 코팅하는 제2 단계 및 상기 폴리머가 코팅된 코어를 열처리하여 상기 코어 표면을 덮는 그라핀층을 형성하는 제3 단계를 포함하는 나노도트 형성방법과 이 방법으로 형성된 나노도트를 포함하는 메모리 소자 및 그 제조방법을 제공한다. 상기 형성방법에서 상기 제3 단계 이후에 상기 코어를 녹여 제거할 수 있다. 상기 코어 표면을 폴리머로 코팅하기 전에 상기 코어 표면을 흑연화(graphitization) 촉매 물질로 코팅할 수 있다. 또한 상기 코어는 전하 트랩 및 흑연화 촉매 기능을 갖는 금속입자를 포함하거나 전하 트랩 기능을 갖는 금속입자를 포함할 수 있다.

Description

나노도트 형성방법, 이 방법으로 형성된 나노도트를 포함하는 메모리 소자 및 그 제조방법{Method of forming nano dot, memory device comprising nano dot formed using the same and method of manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 기술이 발전되면서 메모리 소자의 제조 기술 또한 많은 발전을 이루었다. 휘발성이나 비휘발성 메모리 소자 모두 데이터 저장에 사용된다. 그러나 DRAM과 같은 휘발성 메모리 소자는 전원이 꺼지면 저장된 데이터가 휘발되기 때문에, 휘발성 메모리 소자는 데이터를 오래 저장하기보다 가능한 많은 데이터를 저장할 필요가 있고 빠른 동작 속도를 요구하는 곳에 사용될 수 있다.
비휘발성 메모리 소자는 전원이 꺼진 상태에서 장기간 데이터를 기록할 수 있다. 데이터를 장기간 저장하는 동안, 데이터의 손상이나 변형이 없어야 한다. 곧, 처음 저장된 상태 그대로 데이터가 유지되어야 한다. 따라서 비휘발성 메모리 소자의 경우, 저장된 데이터를 원형 그대로 유지할 수 있는 특성, 곧 리텐션(retention) 특성이 확보되어야 한다. 여기에 동작 속도가 빠르고, 집적도가 높으며, 동작전압을 낮출 수 있다면, 이상적인 비휘발성 메모리 소자가 될 수 있을 것이다.
이러한 이상적인 비휘발성 메모리 소자는 휘발성 메모리 소자의 장점을 갖는 것으로 기존의 휘발성 메모리 소자와 비휘발성 메모리 소자를 융합한 것으로 볼 수 있다.
그러나 현재까지는 이러한 이상적인 비휘발성 메모리 소자가 상용화된 적은 없고, 그것을 얻기 위해 많은 연구와 투자가 이루어지고 있다.
이에 따라 최근에 휘발성 메모리 소자의 이점을 일부 갖는 비휘발성 메모리 소자가 소개되고 있는데, 그 일예가 소노스(SONOS) 메모리 소자이다. 소노스 메모리 소자는 트랜지스터의 게이트 적층물에 전하가 트랩되는 트랩층을 포함한다. 상기 게이트 적층물은 터널링막과 게이트 전극, 차단층을 더 포함한다. 상기 트랩층에 전하를 트랩시켜 데이터를 기록한다. 전하 트랩 정도를 조절할 경우, 멀티 비트 데이터를 기록할 수 있으므로, 소노스 메모리 소자는 DRAM에 버금가는 집적도를 가질 수 있다. 소노스 메모리 소자에서 상기 트랩층으로는 질화막을 사용하는 것이 일반적이지만, 나노 도트를 사용할 수도 있다.
본 발명은 나노도트 형성 후의 후속 열처리 공정에서 나노도트의 메모리 특성이 약화되는 것을 방지할 수 있는 나노도트 형성방법을 제공함에 있다.
본 발명은 또한 이 방법으로 형성된 나노도트를 포함하는 메모리 소자를 제공함에 있다.
본 발명은 또한 이러한 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따르면, 코어(core)를 형성하는 제1 단계, 상기 코어 표면을 폴리머로 코팅하는 제2 단계 및 상기 폴리머가 코팅된 코어를 열처리하여 상기 코어 표면을 덮는 그라핀층을 형성하는 제3 단계를 포함하는 나노도트 형성방법을 제공한다.
이 형성방법에서 상기 제3 단계 이후에 상기 코어를 녹여 제거할 수 있다.
상기 코어 표면을 폴리머로 코팅하기 전에 상기 코어 표면을 흑연화(graphitization) 촉매 물질로 코팅할 수 있다.
상기 코어는 전하 트랩 및 흑연화 촉매 기능을 갖는 금속입자를 포함하거나 전하 트랩 기능을 갖는 금속입자를 포함할 수 있다.
상기 제2 단계는,
물과 상기 코어의 성분을 교반하는 단계, 상기 교반을 통해 형성된 용액에 물과 상기 폴리머를 혼합한 용액을 섞어 교반하여 폴리머가 코팅된 코어의 용액을 형성하는 단계, 상기 폴리머가 코팅된 코어의 용액에서 물을 제거하여 폴리머가 코팅된 코어를 얻는 단계 및 상기 코어 표면을 덮는 폴리머 코팅에 잔류하는 물을 제거하는 단계를 더 포함할 수 있다.
상기 제3 단계의 열처리는 불활성 분위기 또는 환원 분위기에서 실시할 수 있다.
상기 그라핀층은 다층으로 형성할 수 있다.
상기 코어는 기판 상에 형성하고, 상기 폴리머는 상기 기판 상에 형성할 수 있다.
본 발명의 다른 실시예에 의하면, 이격된 제1 및 제2 불순물 영역을 포함하는 기판, 상기 제1 및 제2 불순물 영역 사이의 상기 기판 상에 형성된 터널링막, 상기 터널링막 상에 형성된, 트랩 사이트를 갖는 구형의 나노 쉘(shell)을 포함하는 전하 트랩층, 상기 전하 트랩층을 덮는 차단층 및 상기 차단층 상에 형성된 게이트 전극을 포함하는 비휘발성 메모리 소자를 제공한다.
이러한 메모리 소자에서 상기 나노 쉘은 그라핀 쉘일 수 있다.
상기 나노 쉘은 전하 트랩 기능과 흑연화 촉매 기능을 갖는 금속으로 채워져 있을 수 있다. 이때, 상기 금속은 Ni, Co, Fe, Pt ,Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V 또는 Zr일 수 있다.
또한, 상기 나노 쉘은 전하 트랩 기능을 갖는 금속으로 채워져 있을 수 있다.
본 발명의 또 다른 실시예에 의하면, 기판 상에 터널링막을 형성하는 단계, 상기 터널링막 상에 트랩 사이트를 갖는 구형의 나노 쉘을 포함하는 전하 트랩층을 형성하는 단계, 상기 전하 트랩층을 차단층으로 덮는 단계, 상기 차단층 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 영역을 한정하는 마스크를 형성하는 단계, 상기 마스크 둘레를 상기 기판이 노출될 때까지 식각하는 단계, 상기 마스크를 제거하는 단계 및 상기 기판에 소오스 및 드레인을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이 제조 방법에서 상기 나노 쉘은 전하 트랩과 흑연화 촉매 기능을 갖는 금속으로 채워지거나 전하 트랩 기능을 갖는 금속으로 채워져 있을 수 있다. 그리고 상기 나노 쉘은 그라핀 쉘일 수 있다.
상기 전하 트랩층을 형성하는 단계는,
상기 터널링막 상에 표면이 상기 나노 쉘로 코팅된 코어를 형성하는 단계 및 상기 코어를 제거하는 단계를 포함할 수 있다.
상기 나노 쉘이 전하 트랩과 흑연화 촉매 기능을 갖는 금속으로 채워진 경우에 상기 전하 트랩층을 형성하는 단계는,
상기 터널링막 상에 상기 금속을 포함하는 코어를 형성하는 단계, 상기 터널링막 상에 상기 코어를 덮는 폴리머를 형성하는 단계 및 상기 터널링막 상에 형성된 폴리머가 제거될 정도로 상기 기판을 열처리하는 단계를 포함할 수 있다.
상기 나노 쉘이 전하 트랩 기능을 갖는 금속으로 채워진 경우에 상기 전하 트랩층을 형성하는 단계는,
상기 터널링막 상에 상기 금속을 포함하고 표면이 흑연화 촉매 물질로 코팅 된 코어를 형성하는 단계, 상기 터널링막 상에 상기 코어를 덮는 폴리머를 형성하는 단계 및 상기 터널링막 상에 형성된 폴리머가 제거될 정도로 상기 기판을 열처리하는 단계를 포함할 수 있다.
상기 나노 쉘은 다층으로 형성될 수 있다.
이하, 본 발명의 실시예에 의한 나노도트 형성방법과 이 방법으로 형성된 나노 도트를 포함하는 메모리 소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 일 실시예에 의한 나노도트 형성방법에 대해 설명한다.
도 1을 참조하면, 금속 나노 도트(10)를 준비한다. 금속 나노 도트(10)는 차지 트랩(charge trap)을 할 수 있을 정도의 일함수(workfunction)를 갖고 있다. 금속 나노 도트(10)의 재료는 Ni, Co, Fe, Pt ,Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V 또는 Zr일 수 있다. 금속 나노 도트(10)는 흑연화(graphitization) 촉매의 기능을 가질 수 있는데, 그 이유는 추후 설명한다.
금속 나노 도트(10)를 준비한 다음, 폴리머 코닝 공정을 실시한다(S1). 이 결과, 금속 나노 도트(10) 표면에 폴리머(12)가 도포된다. 폴리머(12)는, 예를 들면 Oleyl acid, Steric acid, nonanoic acid일 수 있다. 폴리머(12)가 도포된 금속 나노 도트(10)는 불활성 분위기 또는 환원성 분위기 하에서 열처리를 실시한다(S2). 이때, 열처리는, 예를 들면 400℃-700℃일 수 있다. 제2 단계(S2)의 열처 리를 통해서 흑연화 촉매에 의하여 폴리머(12)가 열분해 되고, 그 결과 금속 나노 도트(10) 표면은 그라핀층(graphene layer)(14)(또는 그라핀 쉘(graphene shell))로 덮이게 된다. 이렇게 해서, 표면이 그라핀 층으로 덮인 나노 도트(20)가 형성된다.
금속 나노 도트(10)가 흑연화 촉매 기능을 하기도 하지만, 흑연화 촉매 기능을 위한 별도의 코팅막을 사용할 수도 있다. 예컨대, 금속 나노 도트(10)는 흑연화 촉매에 관여하지 않는 물질을 사용하고, 금속 나노 도트(10) 표면을 흑연화 촉매로 사용되는 물질막(미도시)으로 코팅할 수 있다. 그리고 상기 물질막을 폴리머(12)로 코팅한 다음, 상기한 제2 단계(S2) 열처리를 수행할 수 있다. 이 경우에도 제2 단계(S2) 열처리 후에 얻어지는 결과물은 동일하다.
폴리머의 흑연화 촉매로 사용되는 상기 물질막으로는 그래파이트(graphite)를 합성하거나 탄화반응을 유도하거나 탄소나노튜브(CNT)를 제조하는데 사용되는 촉매를 사용할 수 있다. 이러한 촉매의 일예로 Ni, Co, Fe, Pt ,Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V 및 Zr 등이 사용될 수 있다. 따라서 금속 나노 도트(10)가 이러한 촉매 금속인 경우에는 상기 흑연화 촉매용 물질막은 필요하지 않다. 이러한 촉매 금속은 금속 나노 도트(10)처럼 단독으로 사용될 수도 있지만, 기판 또는 스포터(supporter)의 일부에 증착된 또는 결합된 형태로 사용될 수도 있다.
다음, 그라핀층(14)이 코팅된 나노 도트(20)에서 금속 성분을 산으로 녹여내면 코아(core) 부분이 비어 있는 나노 도트 그라핀 쉘(14)을 얻을 수가 있다. 나노 도트(20)나 나노 도트 그라핀 쉘(14)은 차지 트랩형 메모리 소자의 트랩층으로 사용될 수 있다.
한편, 그라핀 층(14) 없이 금속 나노 도트(10)만 이용할 경우, 내열성이 강한 Pd, Au, Ir 등이 금속 나노 도트로 사용될 수 있지만, 메모리 소자의 집적도를 높이기 위해 직경이 1~10nm 정도인 작은 금속 입자를 사용할 수 있다. 이렇게 작은 입자를 사용할 경우, 후속 고온 공정에서 금속 입자들의 응집에 의해 금속 입자의 거대화가 일어날 가능성이 있다.
곧, 금속 나노 도트(10)를 포함한 메모리 소자를 만들기 위해서는 터널링막 상에 금속 나노 도트(10)를 형성한 다음, 차단층과 게이트 전극을 순차적으로 적층하게 되는데, 차단층이나 게이트 전극을 적층할 때의 공정 온도 또는 금속 나노 도트(10)를 형성한 이후의 어닐링 공정이 고온 공정일 때, 금속 나노 도트(10)는 원래 크기를 유지하지 못하고 열에 의해 확산될 수 있다. 이에 따라 금속 나노 도트들이 응집되어 그 기능을 상실할 수 있다. 또한 메모리 소자는 고온 조건에서도 장기간 신뢰성을 유지할 수 있어야 하는데, 상기한 금속 나노 도트(10)만 사용될 경우, 상기 고온 조건에서 금속 나노 도트(10)는 열화될 수 있다.
그러나 그라핀은 상기한 금속 나노 도트(10)의 재료에 비해 열적으로 한정하고 내열성도 훨씬 우수하다. 또한 그라핀은 금속 성분의 확산을 억제할 수 있다. 그러므로 도 1에 도시한 바와 같이, 표면이 그라핀층(14)으로 코팅된 나노 도트(20)가 메모리 소자의 트랩층으로 사용될 경우, 트랩층 형성 후의 후속 고온 공정에서 나노 도트(20)가 응집되는 것을 방지할 수 있다. 또한, 메모리 소자가 고온 조건에서 장기간 있을 때에도 메모리 소자의 신뢰성을 유지할 수 있다. 곧, 메모리 소자의 고온 신뢰성을 유지할 수 있다. 또한, 그라핀의 일함수 값은 4.66정도인데, 이 값은 금속 나노 도트(10)의 재료인 Ni, Co, Fe, Pt ,Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V 및 Zr 등의 일함수 값의 범위에 속한다. 따라서 그라핀은 금속 성분의 확산을 억제하기도 하지만, 금속 나노 도트(10)와 마찬가지로 전하를 트랩할 수도 있다.
이렇게 볼 때, 그라핀은 후속 고온 공정에서 금속 나노 도트(10)의 금속 성분이 확산되는 것을 방지하는 확산 방지 수단으로서 뿐만 아니라 메모리 소자의 동작에서 금속 나노 도트(10)와 함께 전하를 트랩하는 트랩 수단으로 사용될 수 있다. 물론, 그라핀 층(14)만 사용될 경우, 그라핀은 트랩 수단으로 사용된다. 어느 경우에서나 그라핀 층(14)은 단층 또는 복층일 수도 있다.
다음은 표면이 그라핀층(14)으로 코팅된 나노 도트(20)를 형성하기 위해 실시한 실험예에 대해 설명한다.
<제1 실험예>
1. 직경이 300마이크로미터(㎛)인 니켈(Ni)입자 20kg을 물 120kg에 투입하여 400rpm의 속도로 1차 교반하였다.
2. 상기 1차 교반된 용액에 물 46.7kg에 Oleic acid 1kg을 혼합한 용액을 투입한 다음, 5시간 동안 400rpm으로 2차 교반하였다.
3. 상기 2차 교반이 끝난 후, 폴리머가 코팅된 Ni 분말 용액을 필터 페이퍼에 투입하여 진공 분위기에 둠으로써 상기 Ni 분말 용액으로부터 물을 제거하였다. 이렇게 해서 폴리머가 코팅된 Ni 분말이 얻었다.
4. 상기 얻어진 Ni 분말을 진공분위기와 60℃에서 12시간동안 가열함으로써 코팅된 Ni 분말 표면에 잔류하는 물을 제거하였다.
5. 건조가 완료된 폴리머가 코팅된 Ni 분말을 질소분위기와 500℃에서 열처리하였다. 이렇게 해서, 표면이 그라핀으로 코팅된 Ni 분말을 얻었다.
도 2는 상기 제1 실험예에 사용한, 표면 그라핀으로 코팅되지 않은 Ni 분말을 보여준다. 도 2에서 Ni 나노 도트들을 볼 수 있다.
도 3은 폴리머가 코팅된 Ni 분말을 열처리하여 얻은, 그라핀이 코팅된 Ni분말의 표면 상태를 보여준다. 도 3에서 알갱이 하나하나는 표면에 그라핀이 코팅된 Ni 나노 도트를 나타낸다.
도 4는 도 3에 도시한 Ni 분말에서 각 Ni 나노 도트의 표면에 코팅된 그라핀층에 대한 투과 전자 현미경(TEM) 사진을 보여준다.
도 4를 참조하면, 그라핀층(14)은 두께가 7nm 정도이고, 20개 정도의 단일 그라핀층이 적층되어 이루어진 것을 알 수 있다.
상기 제1 실험예에서 얻어진, 표면에 그라핀층이 코팅된 Ni 분말을 0.1몰(M) 농도의 염화수소(HCl) 용액에서 24시간 동안 담가두면 그라핀층 안쪽의 Ni이 녹아 나온다. 이 결과, 안쪽에 금속 나노 도트를 포함하지 않는 그라핀층(14), 곧 그라핀 쉘이 얻어진다. 도 5는 이렇게 얻은 구형의 그라핀 쉘을 보여준다.
<제2 실험예>
400g의 Oleic acid를 사용하였다. 나머지 조건은 상기 제1 실험예와 동일하 게 하였다. 제2 실험예에서 2nm 두께의 그라핀층(14)이 형성되었다.
<제3 실험예>
600g의 Oleic acid를 사용하였다. 나머지 조건은 상기 제1 실험예와 동일하게 하였다. 제3 실험예에서 3nm 두께의 그라핀층(14)이 형성되었다.
<제4 실험예>
2kg의 Oleic acid를 사용하였다. 나머지 조건은 상기 제1 실험예와 동일하게 하였다. 제4 실험예에서 10nm 두께의 그라핀층(14)이 형성되었다.
이러한 나노도트 형성방법을 통해서 나노도트 표면에 코팅되는 그라핀층의 코팅양을 정밀하게 제어할 수 있는 바, 미량 및 대량 코팅이 가능하다. 또한, 그라핀층의 코팅은 나노도트의 전체 표면에서 동시에 진행되므로, 그라핀층을 균일한 두께로 형성할 수 있다.
<제5 실험예>
제5 실험예는 제1 실험예에서 얻은, 표면이 그라핀층(14)으로 코팅된 Ni입자(이하, 제1 입자)의 열안정성을 평가하기 위한 내열 특성, 곧 열수축 특성을 측정한 것이다. 제5 실험예에서는 상기 제1 입자에 대한 측정 결과와 비교하기 위해 표면에 그라핀층이 코팅되지 않은, 제1 실험예에서 사용된 Ni 입자(이하, 제2 입자)에 대한 내열 특성도 측정하였다.
상기 제1 및 제2 입자의 열수축 특성을 측정하기 위하여 각 입자를 프레스 몰드에 투입하고 압력을 가하여 제1 및 제2 성형체를 만들었다. 상기 제1 성형체는 상기 제1 입자를 포함하고, 상기 제2 성형체는 상기 제2 입자를 포함한다. 상기 제 1 및 제2 성형체들은 열처리 전에 주어진 길이(Lo)를 갖는다. 상기 제1 및 제2 성형체를 질소 분위기에서 분당 10도(10도/분)의 속도로 온도를 올리면서 열에 의한 수축 정도를 평가하였다.
도 6은 상기 제5 실험예의 결과를 보여준다.
도 6에서 제1 그래프(G1)는 상기 제1 성형체에 대한 결과이고, 제2 그래프(G2)는 상기 제2 성형체에 대한 결과이다.
도 6의 제1 및 제2 그래프(G1, G2)를 비교하면, 상기 제2 입자를 포함하는 상기 제2 성형체의 경우, 400℃ 정도에서 입자의 수축이 시작되었다. 반면, 상기 제1 성형체의 경우, 1000℃ 정도에서 입자가 수축되기 시작하였다.
도 6의 이러한 결과를 통해서 표면이 그라핀층으로 코팅된 나노도트의 열안정성이 그렇지 않은 나노도트의 열안정성보다 개선됨을 알 수 있다. 또한, 그라핀층으로 코팅된 나노도트의 경우, 1000℃ 정도에서 나노도트가 수축되기 때문에, 메모리 소자의 제조 공정에서 트랩층으로 나노도트(20)가 형성된 후의 후속 열처리를 급속 열처리(Rapid Thermal Annealing)(RTA) 공정을 이용하여 실시할 수 있음을 시사한다.
다음에는 상술한 나노 도트 형성 방법으로 형성된 나노 도트를 트랩층으로 포함하는 차지 트랩형 반도체 메모리 소자에 대해 설명한다.
도 7을 참조하면, 기판(40)에 이격된 제1 및 제2 불순물 영역(42, 44)이 존재한다. 제1 및 제2 불순물 영역(42, 44) 중 하나는 소오스 영역이고, 나머지는 드레인 영역일 수 있다. 제1 및 제2 불순물 영역(42, 44) 사이의 기판(40) 상에 게이 트 적층물(GS)이 존재한다. 게이트 적층물(GS)은 기판(40) 상에 순차적으로 적층된 터널링막(46), 전하 트랩층(48), 차단층(50) 및 게이트 전극(52)을 포함한다. 터널링막(46)은 실리콘 산화물층일 수 있고, 차단층(50)은 산화물층, 예를 들면 알루미늄 산화물층일 수 있다. 전하 트랩층(48)은 복수의 나노노트(48a)를 포함할 수 있다. 전하 트랩층(48)은 복수의 나노도트(48a)를 단층 또는 복층으로 구비할 수 있다. 나노도트(48a)는 코어(core)(C1)와 코어(C1)의 표면을 덮는 그라핀층(C2)을 포함한다. 그라핀층(C2)은 구형의 나노 쉘(shell)의 한 형태가 될 수 있다. 그라핀층(C2)은 코어(C1)의 금속입자가 확산되는 것을 억제하는 수단이면서 전하 트랩 수단이기도 하다. 또, 그라핀층(C2)은 내열 특성이 코어(C1) 물질보다 우수하다. 그러므로 후속 열처리 공정에서 나노 도트(48a)가 응집되어 거대화되는 것을 방지할 수 있다. 또한, 완성된 메모리 소자의 경우, 고온 조건에서 나노 도트가 응집되는 것을 방지할 수 있는 바, 고온 조건에서도 데이터 신뢰성을 유지할 수 있다. 나노도트(48a)는 상술한 나노도트 형성방법으로 형성된 것일 수 있다. 전하는 그라핀층(C2) 및/또는 코어(C1)에 트랩될 수 있다. 코어(C1)는, 예를 들면 Ni, Co, Fe, Pt ,Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V 또는 Zr 도트일 수 있다.
한편, 그라핀층(C2)이 전하 트랩을 할 수 있는 바, 전하 트랩층(48)은 코어(C1)없이 그라핀층(C2) 혹은 그라핀 쉘만 포함할 수도 있다. 도 8은 이 경우를 보인 것으로 그라핀층(C2)만을 포함하는 전하 트랩층(48b)을 볼 수 있다.
또한, 나노 도트(48a)는 터널링막(46)처럼 2차원 평면상에 구비될 수도 있지 만, 입체 구조물의 표면에 구비될 수 있다. 예컨대, 나노 도트(48a)가 구비될 자리에 트랜치를 형성하고, 상기 트랜치를 채우도록 나노 도트(48a)를 구비할 수도 있다. 또한, 나노 도트(48a)는 수평으로 배열되어 있지만, 수직으로 배열될 수도 있다. 예컨대, 나노 도트(48a)는 수직형 낸드(NAND) 구조의 메모리에서 전하 트랩 수단으로 사용될 수도 있다.
또한, 그라핀층(C2)은 순차적으로 적층된 다수의 그라핀 시트(graphene sheet)를 포함할 수 있다.
다음, 도 7 또는 도 8의 메모리 소자의 제조 방법을 도 9 내지 도 15를 참조하여 설명한다.
도 9를 참조하면, 기판(40) 상에 터널링막(46)을 형성한다. 터널링막(46)은, 예를 들면 실리콘 산화막으로 형성할 수 있다. 터널링막(46)은 동등한 역할을 하는 다른 절연막으로 형성할 수도 있다. 터널링막(46) 상에 복수의 나노도트(48a)를 포함하는 전하 트랩층(48)을 형성한다. 나노도트(48a)는 코어(C1)와 그 표면에 코팅된 그라핀층(C2)을 포함한다. 그라핀층(C2)은 다양한 종류의 구형 나노 쉘의 한 예로 형성된 것이다. 따라서 그라핀층(C2)을 대신해서 다른 나노 쉘이 형성될 수도 있다. 나노도트(48a)를 포함하는 전하 트랩층(48)은 그라핀층(C2)이 코팅된 금속 나노 도트를 별도로 형성한 다음, 이를 터널링막(46) 상에 코팅하여 형성할 수 있다. 이때, 그라핀층(C2)이 코팅된 금속 나노 도트를 터널링막(46) 상에 코팅하는데는 스핀 코팅법이나 LB법이 이용될 수 있다.
이와 같이 전하 트랩층(48)을 형성한 후, 희석된 염화수소(HCl) 등과 같은 산성용액을 이용하여 나노도트(48a)의 코어(C1)를 녹여 제거할 수 있다. 이 결과, 터널링막(46) 상에는 도 13에 도시한 바와 같이 그라핀층(C2)만을 포함하는 전하 트랩층(51)이 형성된다. 도 13의 경우, 전하 트랩은 그라핀층(C2)에서 이루어진다.
전하 트랩층(48)은 다른 방법으로 형성할 수도 있다.
예를 들면, 도 14에 도시한 바와 같이, 터널링막(46) 상에 코어(C1), 곧 흑연화 촉매 기능과 전하 트랩 기능을 갖는 나노 금속 입자들을 코팅한다. 상기 나노 금속 입자들은 상술한 바와 같을 수 있다. 코어(C1)는 별도로 형성할 수 있고, 스핀 코팅법이나 LB법 등으로 터널링막(46) 상에 코팅할 수 있다. 터널링막(46) 상에 코어(C1)의 노출된 표면을 덮는 폴리머(65)를 형성한다.
코어(C1)와 같은 흑연화(graphitization) 촉매 상에 도포되는 폴리머(65)는 원리적으로 탄소를 포함한 어떠한 구조 및 조성의 폴리머일 수 있다. 다만 치밀한 그라핀층을 형성하기 위해 폴리머(65)의 밀도가 치밀할 수록 좋다.
일반적으로 폴리머를 스핀 코팅법이나 딥 코팅법을 이용하여 도포를 할 경우, 폴리머는 비규칙적으로 배열하게 되며, 분자적으로 보았을 때, 비규칙적인 네트워크(network) 구조를 이루기 때문에, 치밀한 구조를 형성하지 못할 수 있다.
반면, 폴리머를 이용하여 흑연화 촉매 상에 자기 조립막(self assembly film)을 형성할 경우, 폴리머는 흑연화 촉매의 표면에 수직한 방향으로 규칙적으로 배열하기 때문에, 밀도가 매우 높은 자기 조립막을 형성할 수 있다. 도 16은 이 경우를 보여준다.
도 16을 참조하면, 흑연화 촉매 기능을 갖는 코어(C1) 표면은 폴리머(75)로 코팅되어 있다. 코어(C1) 및 폴리머(75)의 일부를 확대하여 도시한 부분(E1)을 보면, 코어(C1)의 표면에 수직한 방향으로 친수성 폴리머(75a)와 소수성 폴리머(75b)가 차례로 연결되어 있다. 소수성 폴리머(75b)에 다른 소수성 폴리머(미도시)가 연결되고, 상기 다른 소수성 폴리머에 다른 친수성 폴리머(미도시)가 연결될 수 있다. 이와 같은 폴리머 연결구조는 반복될 수 있다.
도 16의 폴리머(75)처럼 코어(C1) 표면에 수직한 방향으로 자기 조립막을 형성하는 폴리머의 종류는 다양하다. 이러한 폴리머는 Lanmuir Blogette법, 딥 코팅법, 스핀 코팅법, Evaporation법 등으로 코어(C1)와 같은 흑연화 촉매 표면에 배열할 수 있다. 이때, 배열되는 폴리머의 분자량, 폴리머의 두께 또는 자기 조립막의 층수는 원하는 그라핀층의 층수에 따라 조절할 수 있다.
도 14의 공정을 계속해서 설명한다. 폴리머(65)를 형성한 후, 기판(40)을 소정의 온도로 열처리한다. 이때, 열처리는 불활성 분위기 또는 환원분위기의 노(furnace)에서 실시할 수 있다. 이러한 열처리의 열원으로는 복사열, 레이저 또는IR을 이용할 수 있으나, 폴리머(65)의 흑연화(Graphitization)를 유도할 수 있다면, 어떠한 열원도 사용할 수 있다. 폴리머에 따라 상기 열처리 온도는 400℃에서 2000℃ 이상까지 제어할 수 있다. 폴리머(65) 형성후의 상기 열처리 결과, 코어(C1)의 흑연화 촉매기능으로 인해 코어(C1) 표면을 덮는 폴리머(65b)는 도 15에 도시한 바와 같이 그라핀층(C3)으로 되고, 터널링막(46) 표면에 형성된 폴리머(65a)는 열분해되어 제거된다. 이에 따라 도 15에 도시한 바와 같이 터널링막(46) 상에 코어(C1)와 코어(C1)의 노출된 표면을 덮는 그라핀층(C3)으로 이루어 진 나노도트들(48c)이 형성된다. 나노도트들(48c)은 전하 트랩층(58)을 이룬다.
도 15의 결과에서 산성용액을 이용하여 나노도트들(48c)로부터 코어(C1)를 제거할 수 있는데, 이때는 전하 트랩층(58)은 그라핀층(C3)만을 포함하게 된다.
계속해서, 도 9의 전하 트랩층(48) 형성 이후의 공정을 설명한다.
도 10을 참조하면, 터널링막(46) 상에 전하 트랩층(48)을 덮는 차단층(50)을 형성한다. 차단층(50)은 전하 트랩 과정에서 전하가 게이트 전극(52)으로 이동되는 것을 방지한다. 차단층(50)은 산화물층으로 형성할 수 있는데, 예를 들면 알루미늄 산화물층으로 형성할 수 있다. 차단층(50) 상에 게이트 전극(52)을 형성한다. 게이트 전극(52) 상에 게이트 영역을 한정하는 마스크(60)를 형성한다. 마스크(60)는 감광막 패턴 또는 하드 마스크일 수 있다. 마스크(60) 둘레의 게이트 전극(52), 차단층(50), 전하 트랩층(48) 및 터널링막(46)을 순차적으로 식각한다. 이러한 식각은 기판(40)이 노출될 때까지 실시한다. 이러한 식각에 의해 도 11에 도시한 바와 같이 기판(40)의 소정 영역 상에는 상기 식각에서 남은 게이트 전극(52), 차단층(50), 전하 트랩층(48) 및 터널링막(46)을 포함하는 게이트 적층물(GS)이 형성된다. 상기 식각 후, 마스크(60)를 제거할 수 있다. 마스크(60)는 도 12에 도시한 바와 같이 기판(40)에 제1 및 제2 불순물 영역(42, 44)을 형성한 후, 제거할 수도 있다. 이어서 마스크(60)가 존재하는 상태에서 또는 마스크(60)를 제거한 상태에서 기판(40)에 도핑된 불순물과 반대되는 타입의 불순물을 기판(40)에 주입한다. 이 결과, 도 12에 도시한 바와 같이 게이트 적층물(GS)을 사이에 두고 기판(40)에 제1 및 제2 불순물 영역(42, 44)이 형성된다.
한편, 전하 트랩층(48)의 나노도트(48a)의 코어(C1)가 전하 트랩 기능만 갖고 흑연화 촉매 기능은 갖지 않는 나노 금속 입자(이하, 제1 금속입자)일 수 있는데, 이때는 도 17에 도시한 바와 같은 방법으로 전하 트랩층을 형성할 수 있다.
도 17을 참조하면, 제1 금속입자(90)의 표면을 흑연화 촉매 기능을 갖는 물질막(92)으로 코팅한다. 물질막(92) 표면을 폴리머(94)로 코팅한다. 이후, 폴리머(94)가 코팅된 결과물을 열처리하면, 폴리머(94)와 물질막(92)의 반응으로 제1 금속입자(90)의 표면은 그라핀층(96)으로 코팅된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 절연층을 사이에 두고 상하로 복층의 전하 트랩층을 구성할 수도 있을 것이다. 또한, 수평으로 분리된 형태로 전하 트랩층을 구성할 수 있을 것이다. 또한, 그라핀 쉘을 얻기 위해 염화수소외의 다른 산성용액을 사용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 의한 나노도트 형성방법을 나타낸 모식도이다.
도 2는 나노도트 형성을 위한 제1 실험예에 사용된 Ni 분말의 주사 전자 현미경(SEM) 사진이다.
도 3은 나노도트 형성을 위한 제1 실험예에서 표면에 그라핀층(그라핀 쉘)이 코팅된 Ni 분말의 주사 전자 현미경 사진이다.
도 4는 도 3의 그라핀층이 코팅된 Ni 분말의 표층에 대한 투과 전자 현미경(TEM) 사진이다.
도 5는 제1 실험예에서 형성한, 표면이 그라핀층으로 코팅된 Ni 분말에서 Ni이 제거되고 그라핀층(그라핀 쉘)만 남은 모습을 나타낸 투과 전자 현미경 사진이다.
도 6은 표면이 그라핀층으로 코팅된 Ni 입자와 그라핀층으로 코팅되지 않은 Ni 입자 사이의 열 수축특성을 나타낸 그래프이다.
도 7은 본 발명의 실시예에 의한 반도체 메모리 소자의 단면도이다.
도 8은 도 7의 메모리 소자의 전하 트랩층이 속이 빈 구형의 그라핀층(그라핀 쉘)만 포함하는 경우를 나타낸 단면도이다.
도 9 내지 도 15는 본 발명의 실시예에 의한 반도체 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 16은 폴리머가 흑연화(graphitization) 촉매의 표면에 수직한 방향으로 규칙적으로 배열된 경우를 나타낸 모식도이다.
도 17은 그라핀층이 코팅될 금속 나노 입자가 흑연화 촉매 기능을 갖지 않을 때, 금속 나노 입자의 표면에 그라핀층을 형성하는 예를 나타낸 모식도이다.
<도면의 주요 부분에 대한 부호 설명>
10:금속 나노 도트 12, 65, 75, 94:폴리머
14, 96:그라핀층(그라핀 쉘) 20, 48a, 48c:나노도트
40:기판 42, 44:제1 및 제2 불순물 영역
46:터널링막 48, 51, 58:전하 트랩층
50:차단층 52:게이트 전극
60:마스크
65a:터널링막 상에 형성된 폴리머 65b:코어 표면에 형성된 폴리머
75a:친수성 폴리머 75b:소수성 폴리머
90:제1 금속입자(전하 트랩 기능만 갖는)
92:흑연화 촉매 물질막 C1:코어(core)
C2, C3:그라핀층(그라핀 쉘) GS:게이트 적층물

Claims (24)

  1. 코어(core)를 형성하는 제1 단계;
    상기 코어 표면을 폴리머로 코팅하는 제2 단계; 및
    상기 폴리머가 코팅된 코어를 열처리하여 상기 코어 표면을 덮는 그라핀층을 형성하는 제3 단계를 포함하는 나노도트 형성방법.
  2. 제 1 항에 있어서, 상기 제3 단계 이후에 상기 코어를 제거하는 나노도트 형성방법.
  3. 제 1 항에 있어서, 상기 코어 표면을 폴리머로 코팅하기 전에 상기 코어 표면을 흑연화(graphitization) 촉매 물질로 코팅하는 나노도트 형성방법.
  4. 제 1 항에 있어서, 상기 코어는 전하 트랩 및 흑연화 촉매 기능을 갖는 금속 입자를 포함하는 나노도트 형성방법.
  5. 제 3 항에 있어서, 상기 코어는 전하 트랩 기능을 갖는 금속입자를 포함하는 나노도트 형성방법.
  6. 제 1 항에 있어서, 상기 제2 단계는,
    물과 상기 코어의 성분을 교반하는 단계;
    상기 교반을 통해 형성된 용액에 물과 상기 폴리머를 혼합한 용액을 섞어 교반하여 폴리머가 코팅된 코어의 용액을 형성하는 단계;
    상기 폴리머가 코팅된 코어의 용액에서 물을 제거하여 폴리머가 코팅된 코어를 얻는 단계; 및
    상기 코어 표면을 덮는 폴리머 코팅에 잔류하는 물을 제거하는 단계를 더 포함하는 나노도트 형성방법.
  7. 제 1 항에 있어서, 상기 제3 단계의 열처리를 불활성 분위기 또는 환원 분위기에서 실시하는 나노도트 형성방법.
  8. 제 1 항에 있어서, 그라핀층을 다층으로 형성하는 나노도트 형성방법.
  9. 제 2 항에 있어서, 상기 코어는 녹여서 제거하는 나노도트 형성방법
  10. 제 1 항에 있어서, 상기 코어는 기판 상에 형성하고, 상기 폴리머는 상기 기판 상에 형성하는 나노도트 형성방법
  11. 이격된 제1 및 제2 불순물 영역을 포함하는 기판;
    상기 제1 및 제2 불순물 영역 사이의 상기 기판 상에 형성된 터널링막;
    상기 터널링막 상에 형성된, 트랩 사이트를 갖는 구형의 나노 쉘(shell)을 포함하는 전하 트랩층;
    상기 전하 트랩층을 덮는 차단층; 및
    상기 차단층 상에 형성된 게이트 전극을 포함하는 비휘발성 메모리 소자.
  12. 제 11 항에 있어서, 상기 나노 쉘로서 그라핀 쉘을 포함하는 비휘발성 메모리 소자.
  13. 제 11 항에 있어서, 상기 나노 쉘은 전하 트랩 기능과 흑연화 촉매 기능을 갖는 금속으로 채워져 있는 비휘발성 메모리 소자.
  14. 제 11 항에 있어서, 상기 나노 쉘은 전하 트랩 기능을 갖는 금속으로 채워져 있는 비휘발성 메모리 소자.
  15. 제 13 항에 있어서, 상기 금속은 Ni, Co, Fe, Pt ,Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V 또는 Zr인 비휘발성 메모리 소자.
  16. 제 11 항, 제 13 항 및 제 14 항 중 어느 한 항에 있어서, 상기 나노 쉘이 다층으로 되어 있는 비휘발성 메모리 소자.
  17. 기판 상에 터널링막을 형성하는 단계;
    상기 터널링막 상에 트랩 사이트를 갖는 구형의 나노 쉘을 포함하는 전하 트랩층을 형성하는 단계;
    상기 전하 트랩층을 차단층으로 덮는 단계;
    상기 차단층 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 영역을 한정하는 마스크를 형성하는 단계;
    상기 마스크 둘레를 상기 기판이 노출될 때까지 식각하는 단계;
    상기 마스크를 제거하는 단계; 및
    상기 기판에 소오스 및 드레인을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 나노 쉘은 전하 트랩과 흑연화 촉매 기능을 갖는 금속으로 채워져 있는 비휘발성 메모리 소자의 제조방법.
  19. 제 17 항에 있어서, 상기 나노 쉘은 전하 트랩 기능을 갖는 금속으로 채워져 있는 비휘발성 메모리 소자의 제조 방법.
  20. 제 17 항에 있어서, 상기 나노 쉘로서 그라핀 쉘을 포함하는 비휘발성 메모리 소자의 제조방법.
  21. 제 17 항에 있어서, 상기 전하 트랩층을 형성하는 단계는,
    상기 터널링막 상에 표면이 상기 나노 쉘로 코팅된 코어를 형성하는 단계; 및
    상기 코어를 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  22. 제 18 항에 있어서, 상기 전하 트랩층을 형성하는 단계는,
    상기 터널링막 상에 상기 금속을 포함하는 코어를 형성하는 단계;
    상기 터널링막 상에 상기 코어를 덮는 폴리머를 형성하는 단계; 및
    상기 터널링막 상에 형성된 폴리머가 제거될 정도로 상기 기판을 열처리하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  23. 제 19 항에 있어서, 상기 전하 트랩층을 형성하는 단계는,
    상기 터널링막 상에 상기 금속을 포함하고 표면이 흑연화 촉매 물질로 코팅된 코어를 형성하는 단계;
    상기 터널링막 상에 상기 코어를 덮는 폴리머를 형성하는 단계; 및
    상기 터널링막 상에 형성된 폴리머가 제거될 정도로 상기 기판을 열처리하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  24. 제 17 항에 있어서, 상기 나노 쉘은 다층으로 형성되는 비휘발성 메모리 소자의 제조방법.
KR1020070104734A 2007-10-17 2007-10-17 나노도트 형성방법, 이 방법으로 형성된 나노도트를포함하는 메모리 소자 및 그 제조방법 KR101463064B1 (ko)

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US12/081,357 US8748968B2 (en) 2007-10-17 2008-04-15 Method of forming nano dots, method of fabricating the memory device including the same, charge trap layer including the nano dots and memory device including the same
JP2008262228A JP5596283B2 (ja) 2007-10-17 2008-10-08 ナノドット形成方法、ナノドットを備えるメモリ素子の製造方法、ナノドットを備えるチャージトラップ層及びこれを備えるメモリ素子

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101111741B1 (ko) * 2010-08-06 2012-05-07 국민대학교산학협력단 나노입자계 비휘발성 메모리 소자 및 그 제조방법
WO2013065956A1 (en) * 2011-11-01 2013-05-10 Korea Institute Of Science And Technology Tunable light emitting diode using graphene conjugated metal oxide semiconductor-graphene core-shell quantum dots and its fabrication process thereof
US8679976B2 (en) 2010-03-31 2014-03-25 Samsung Electronics Co., Ltd. Method of manufacturing graphene by using germanium layer
KR20140102990A (ko) * 2013-02-15 2014-08-25 삼성전자주식회사 그래핀을 전하 트랩층으로 이용한 메모리 소자 및 구동방법
CN104576525A (zh) * 2013-11-01 2015-04-29 京东方科技集团股份有限公司 一种柔性阵列基板及其制备方法和显示装置
KR101523849B1 (ko) * 2013-12-11 2015-07-01 한양대학교 에리카산학협력단 금속-탄소 복합 입자의 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101443219B1 (ko) * 2007-12-17 2014-09-19 삼성전자주식회사 그라펜 쉘의 제조방법 및 이로부터 제조된 그라펜 쉘
US8178201B2 (en) * 2009-03-31 2012-05-15 Korea Institute Of Science And Technology Electroconductive particle comprising graphene-coated polymer particle, anisotropic conductive film comprising same and method of making thereof
DE102009056052B4 (de) * 2009-11-26 2014-07-10 Humboldt-Universität Zu Berlin Anordnung mit einem Träger und einer Schicht
US8481414B2 (en) 2011-04-08 2013-07-09 Micron Technology, Inc. Incorporating impurities using a discontinuous mask
CN102593097A (zh) * 2012-02-27 2012-07-18 北京大学 一种集成电路金属互连结构及其制备方法
WO2013175470A1 (en) * 2012-05-21 2013-11-28 Ramot At Tel-Aviv University Ltd. Nanoshell, method of fabricating same and uses thereof
CN102709293B (zh) * 2012-06-06 2016-03-09 中国科学院物理研究所 基于分立式纳米石墨烯浮栅的新型低压高性能非易失性存储器
CN103579254B (zh) * 2012-08-09 2019-04-26 香港城市大学 金属纳米粒子单层
US9133545B2 (en) 2013-10-23 2015-09-15 Corning Incorporated Glass-ceramics substrates for graphene growth
JP2016064369A (ja) * 2014-09-25 2016-04-28 独立行政法人国立高等専門学校機構 グラフェンを含む複合構造体、および当該複合構造体を含む電極触媒
US9892910B2 (en) * 2015-05-15 2018-02-13 International Business Machines Corporation Method and structure for forming a dense array of single crystalline semiconductor nanocrystals
US9406765B1 (en) * 2015-07-29 2016-08-02 Nano And Advanced Materials Institute Limited Hybrid dielectric non-volatile memory with nano particles (Si/SiO2 core/shell) as charge trapping layer
KR101867787B1 (ko) * 2015-10-26 2018-06-14 사빅 글로벌 테크놀러지스 비.브이. 탄소 나노튜브 쉘 물질의 제조 방법
KR101872659B1 (ko) * 2015-11-11 2018-06-28 사빅 글로벌 테크놀러지스 비.브이. 다수의 요크/쉘 구조를 포함하는 다층 그래핀 물질
CN108305877B (zh) * 2017-01-13 2020-09-25 上海新昇半导体科技有限公司 一种后栅无结与非门闪存存储器及其制作方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010015808A (ko) 1997-11-14 2001-02-26 다나베 히로까즈 저접촉저항을 갖는 표면처리강판 및 그것을 이용한접속단자부재
JP2002029719A (ja) * 2000-05-10 2002-01-29 Mitsubishi Chemicals Corp カーボンチューブ及びその製造方法
JP2002231834A (ja) 2001-02-02 2002-08-16 Ricoh Co Ltd 半導体記憶装置
JP4483152B2 (ja) * 2001-11-27 2010-06-16 富士ゼロックス株式会社 中空グラフェンシート構造体及び電極構造体とそれら製造方法並びにデバイス
US7217404B2 (en) * 2002-02-19 2007-05-15 Rensselaer Polytechnic Institute Method of transforming carbon nanotubes
KR100519418B1 (ko) 2002-02-28 2005-10-07 재단법인서울대학교산학협력재단 신규한 구조와 물성을 보유한 탄소 미세 입자
JP2004107118A (ja) 2002-09-17 2004-04-08 Ulvac Japan Ltd グラファイトナノファイバの作製方法、電子放出源及び表示素子
JP2004307334A (ja) * 2003-03-25 2004-11-04 Mitsubishi Chemicals Corp 炭素組成物、当該組成物を含有する複合材料および分散体
WO2005006471A1 (en) * 2003-07-10 2005-01-20 Seoul National University Industry Foundation Nanostructured carbon materials having good crystallinity and large surface area suitable for electrodes, and method for synthesizing the same using catalytic graphitization of polymeric carbon precursors
CN1826286A (zh) * 2003-07-18 2006-08-30 日本电气株式会社 固定金属粒子的方法和采用这种固定方法制造含有金属粒子的衬底的方法、制造含有碳纳米管的衬底的方法及制造含有半导体 －晶体棒的衬底的方法
US6987689B2 (en) * 2003-08-20 2006-01-17 International Business Machines Corporation Non-volatile multi-stable memory device and methods of making and using the same
BRPI0402338B1 (pt) 2004-06-16 2015-01-06 Universidad De La República Processo de preparação de materiais grafíticos magnéticos e materiais assim preparados
US7776307B2 (en) * 2004-09-16 2010-08-17 Etamota Corporation Concentric gate nanotube transistor devices
CN100508167C (zh) 2004-11-30 2009-07-01 富士通微电子株式会社 半导体存储器件及其制造方法
US20060220094A1 (en) * 2005-03-31 2006-10-05 Bohumil Lojek Non-volatile memory transistor with nanotube floating gate
US7262991B2 (en) * 2005-06-30 2007-08-28 Intel Corporation Nanotube- and nanocrystal-based non-volatile memory
FR2889620B1 (fr) * 2005-08-02 2007-11-30 Commissariat Energie Atomique Polyoxometallates dans des dispositifs de memoire
JP2007046074A (ja) 2005-08-08 2007-02-22 Hitachi Metals Ltd 金属微粒子およびその製造方法
KR100846507B1 (ko) * 2006-12-21 2008-07-17 삼성전자주식회사 알루미늄이 도핑된 전하트랩층을 구비한 비휘발성 메모리소자 및 그 제조방법
US20090078581A1 (en) * 2007-09-24 2009-03-26 Applied Intellectual Capital Configurations and Methods of Reduction of Lipoic Acid
KR100927863B1 (ko) * 2008-02-04 2009-11-23 경북대학교 산학협력단 고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8679976B2 (en) 2010-03-31 2014-03-25 Samsung Electronics Co., Ltd. Method of manufacturing graphene by using germanium layer
KR101111741B1 (ko) * 2010-08-06 2012-05-07 국민대학교산학협력단 나노입자계 비휘발성 메모리 소자 및 그 제조방법
WO2013065956A1 (en) * 2011-11-01 2013-05-10 Korea Institute Of Science And Technology Tunable light emitting diode using graphene conjugated metal oxide semiconductor-graphene core-shell quantum dots and its fabrication process thereof
KR101357045B1 (ko) * 2011-11-01 2014-02-05 한국과학기술연구원 그라핀이 결합된 산화물 반도체-그라핀 핵-껍질 양자점과 이를 이용한 튜너블 발광소자 및 그 제조 방법
KR20140102990A (ko) * 2013-02-15 2014-08-25 삼성전자주식회사 그래핀을 전하 트랩층으로 이용한 메모리 소자 및 구동방법
CN104576525A (zh) * 2013-11-01 2015-04-29 京东方科技集团股份有限公司 一种柔性阵列基板及其制备方法和显示装置
KR101523849B1 (ko) * 2013-12-11 2015-07-01 한양대학교 에리카산학협력단 금속-탄소 복합 입자의 제조 방법

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Publication number Publication date
JP5596283B2 (ja) 2014-09-24
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