KR20090037109A - 유기 박막 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 유기 박막 트랜지스터 및 그의 제조 방법에 관한 것으로,
게이트 절연막을 통한 누설 전류를 저감시켜 높은 신뢰성을 가지는 유기 박막 트랜지스터 및 그의 제조 방법을 제공하는 것을 목적으로 하는 발명이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 유기 박막 트랜지스터는, 게이트 절연막이 보조 절연막층을 포함하여 구성되는 것을 특징으로 한다.
또한, 상기 보조 절연막층은 별도의 공정을 추가하지 않고 진공 브레이크 스텝을 통해 손쉽고 빠른 시간 안에 형성할 수 있다.
유기 박막 트랜지스터, 게이트 절연막
Description
본 발명은 유기 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 게이트 절연막을 통한 누설 전류(leakage current)를 줄일 수 있는 유기 박막 트랜지스터에 관한 것이다.
일반적으로 절연성 기판 상에 단결정이 아닌 반도체 박막을 이용하여 만든 전계 효과(FET: Field Effect Transistor) 소자로 정의되는 박막 트랜지스터(TFT : Thin Film Transistor)는 1962년 RCA사의 Weimer에 의해 제안된 이후 지금까지 많은 발전을 거듭해왔다.
박막 트랜지스터는 SRAM 이나 ROM 등에도 이용되지만, 능동 구동 방식 평판 디스플레이(Active Matrix Flat Panel Display)의 화소를 스위칭하기 위한 소자로 주로 사용되고 있다.
이러한 박막 트랜지스터는 통상적으로 박막 상태의 증착이 가능한 실리콘나이트라이드 등과 같은 무기 물질을 이용한 박막 트랜지스터가 주로 사용되었다.
그러나, 액상 프로세스를 이용한 공정의 단순화에 대응함과 아울러, 상용화 가 가능한 플렉서블 디스플레이(Flexible display)의 개발을 위해서, 유기 물질을 사용한 유기 박막 트랜지스터(Organic Thin Film Transistor)의 개발이 시급한 실정이다.
유기 박막 트랜지스터(Organic Thin Film Transistor)에 관한 연구는 1964년과 1983년 단분자와 고분자의 전계효과의 보고 이후 1980년도 중후반부터 시작되었으며, 근래에 들어서 유기 반도체 물질과 유기 게이트 절연막의 개발 연구를 중심으로 전 세계적으로 본격적인 연구가 이루어 지고 있다.
그러나, 현재 유기 박막 트랜지스터는 유기 물질이 가지는 물성 자체의 특성으로 말미암아 전기적 특성이 아직 무기 물질을 이용한 박막 트랜지스터에 미치지 못하고 있는 실정이다.
예를 들어, 대표적인 유기 반도체 물질인 펜타센과 무기 절연막으로 만들어진 유기 박막 트랜지스터의 경우 전계효과 이동도가 ~5㎠/Vs, ON/OFF 점멸비가 107인 비정질 실리콘 박막 트랜지스터(amorphous silicon thin film transistor)에 근접하는 결과들이 보고 되고 있기는 하나,
무기 절연막이 아닌 유기 절연막을 사용한 경우에는 유기 박막 트랜지스터의 성능이 종래의 비정질 실리콘 박막 트랜지스터에 미치지 못하고 있는 실정이다.
이러한 문제는, 유기 반도체 박막 자체의 전도도가 낮기 때문이기도 하지만, 유기 절연막의 박막 밀도(density)가 무기 절연막에 비하여 낮아서 유기 절연막의 절연 특성이 무기 절연막에 비하여 낮기 때문인 것으로 알려져 있다.
이와 같이, 무기 절연막에 비하여 절연 특성이 떨어지는 유기 절연막을 소자에 응용할 경우, 게이트 누설 전류 레벨(gate leakage current level)이 높게 나오는 문제가 있었다.
이를 개선하기 위하여 무기 절연막에 비하여 상대적으로 매우 두꺼운 두께를 가지도록 유기 절연막을 형성하였으나, 두꺼운 절연막을 사용할 경우 커패시턴스(capacitance) 값이 낮아서 소자 특성이 저하되는 문제점이 있었다.
본 발명은 이러한 문제를 해결하기 위하여,
무기 절연막에 비하여 상대적으로 두께가 증가하지 않으면서도 게이트 누설 전류 레벨을 낮출 수 있는 유기 박막 트랜지스터 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 유기 박막 트랜지스터는, 탑 게이트 구조를 가지는 유기 박막 트랜지스터에 있어서,
기판 상에 채널 영역을 사이에 두고 서로 마주보도록 형성된 소스 전극 및 드레인 전극과, 상기 채널 영역을 포함하여 상기 소스 전극 및 드레인 전극의 일부분을 덮도록 형성된 유기 반도체층과, 상기 유기 반도체층 상부에 형성된 유기 게이트 절연막과, 상기 유기 게이트 절연막 상부에 형성된 보조 절연막층과, 상기 보조 절연막층 상부에 형성된 게이트 전극을 포함하여 구성되는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터는, 바텀 게이트 구조를 가지는 유기 박막 트랜지스터에 있어서,
기판 상에 형성된 게이트 전극과, 상기 게이트 전극을 덮도록 형성된 보조 절연막층과, 상기 보조 절연막층을 덮도록 기판 상에 형성된 유기 게이트 절연막과, 상기 유기 게이트 절연막 상부에 상기 게이트 전극과 대응되는 채널 영역을 사이에 두고 서로 마주보도록 형성된 소스 전극 및 드레인 전극과, 상기 채널 영역 전체와 소스 전극 및 드레인 전극 일부를 덮도록 형성된 유기 반도체층을 포함하여 구성되는 것을 특징으로 한다.
이와 같이, 본 발명에 따른 유기 박막 트랜지스터 및 그의 제조 방법은, 유기 절연막의 두께를 증가시키거나 공정을 복잡하게 하지 않으면서도 게이트 누설 전류 레벨을 낮추도록 하여 소자 특성을 향상시킨 유기 박막 트랜지스터 및 그의 제조 방법을 제공한다.
또한, 이와 같은 유기 박막 트랜지스터를 이용하여 우수한 특성을 가지는 평판 표시 장치 및 플렉서블 디스플레이를 구현하는 것도 가능할 것이다.
다음으로 본 발명의 실시를 위한 구체적인 실시예에 대하여 보다 자세히 설명하기로 한다.
도1은 본 발명의 제 1 실시예에 따른 탑-게이트(top-gate)구조의 유기 박막 트랜지스터의 단면을 도시한 단면도이다.
참고로 이하의 설명에서 동일한 도면부호는 동일한 구성 요소를 지칭한다.
도1에서 알 수 있듯이, 본 발명의 제 1 실시예에 따른 유기 박막 트랜지스터는,
기판(10) 상에 채널 영역을 사이에 두고 서로 마주보도록 형성된 소스 전극(20a) 및 드레인 전극(20b)과, 상기 채널 영역을 포함하여 상기 소스 전극(20a) 및 드레인 전극(20b)의 일부분을 덮도록 형성된 유기 반도체층(organic semiconductor layer)(30)과, 상기 유기 반도체층 상부에 형성된 유기 게이트 절연막(40) 및 상기 유기 게이트 절연막(40) 상부에 형성된 보조 절연막층(50)과, 게이 트 전극(60)을 포함하여 구성되는 것을 특징으로 한다.
상기 기판(10)은 실리콘 기판, 글래스 기판, 플라스틱 기판, 메탈 호일 기판 등을 사용할 수 있다.
또한, 도시하지는 않았으나, 상기 기판(10) 상에 버퍼층을 형성한 후 후속 공정을 진행하는 것이 바람직할 것이다.
상기 버퍼층은 기판으로의 누설 전류를 감소시키는 역할을 하며, 산화 실리콘(SiO2), 질화실리콘(SiNx)과 같은 무기 절연 물질이나, PVP(Poly Vinyl Pyrrolidone), PVA(Poly Vinyl Acetate), PMMA(Poly Methyl Meta Acrylate), BCB(Benzo Cyclo Butadiene) 등과 같은 유기 절연 물질을 증착하여 형성하고 계면 특성이 저하되지 않도록 표면이 매끈하도록 형성하는 것이 바람직하다.
상기 소스 전극(20a) 및 드레인 전극(20b)은, 채널 영역을 사이에 두고 서로 마주보도록 형성되며,
금(Au), 인듐틴옥사이드(ITO:Indium Tin Oxide), 니켈(Ni), 납(Pb), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 구리(Cu) 등의 금속 또는 이들 금속으로부터 선택된 합금이 단층 또는 다층 구조로 형성될 수 있으며,
특히, 크롬으로 이루어진 제 1 전도층과 금으로 이루어진 제 2 전도층이 차례로 적층된 이중 구조로 형성되는 것이 바람직하다.
이 때, 상기 크롬층은 금속의 기판과의 접착력을 개선하는 효과를 가지고, 금은 유기 반도체와의 접촉 저항을 낮추는 역할을 한다.
또한, 유기 반도체층(30)이 p형으로 도핑된 경우에는 홀(hole) 주입이 용이 하도록 일함수(work function)이 비교적 높은 금과 같은 금속으로 형성할 수 있고, 유기 반도체층(30)이 n형으로 도핑된 경우에는 비교적 일함수가 낮은 알루미늄과 같은 금속으로 형성할 수 있다.
상기 유기 반도체층(30)은 상기 채널 영역 전체와, 소스 전극 및 드레인 전극의 일부를 덮도록 형성되며,
펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체 등으로부터 선택되는 유기 물질로 형성될 수 있으며, 이들 물질에 한정되는 것은 아니다.
상기 유기 게이트 절연막(40)은, 상기 유기 반도체층(30) 상부에 형성되며, 상기 유기 반도체층과 동일한 패턴을 가지도록 형성하는 것이 바람직하다.
유기 게이트 절연막(40)으로는, PVP(Poly Vinyl Pyrrolidone), PVA(Poly Vinyl Acetate), PMMA(Poly Methyl Meta Acrylate) 등과 같은 물질을 이용하여 형성한다.
상기 보조 절연막층(50)은 게이트 누설 전류 레벨을 감소시키는 역할을 한다.
또한, 상기 보조 절연막층(50)은 예를 들면, 크롬이 산화되어 형성된 박막의 산화크롬막으로 형성하는 것이 바람직하며,
대기 조건, 즉 대기압 상태의 압력과 온도 및 습도의 조건하에서, 쉽게 산화되는 금속을 이용할 수 있다.
또한, 상기 산화크롬막의 두께는 50~500Å인 것이 바람직하다.
상기 게이트 전극(60)은 역시 금(Au), 인듐틴옥사이드(ITO:Indium Tin Oxide), 니켈(Ni), 납(Pb), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 니오듐(Nd) 등의 금속 또는 이들 금속으로부터 선택된 합금이 단층 또는 다층 구조로 형성될 수 있으며, 특히 금(Au)으로 형성하는 것이 바람직하나 이에 한정되는 것은 아니다.
또한, 본 발명의 제 1 실시예에 따른 유기 박막 트랜지스터는 상기 유기 박막 트랜지스터를 보호하기 위하여, 상기 게이트 전극을 덮도록 형성된 보호막을 더 포함하는 것도 가능하다.
이와 같이, 본 발명의 제 1 실시예에 따른 유기 박막 트랜지스터는,
탑-게이트 구조를 가지는 유기 박막 트랜지스터에 있어서,
게이트 절연막이, 유기 게이트 절연막과 박막의 보조 절연막층의 이중 구조로 형성되어, 게이트 절연막 두께의 큰 증가 없이 게이트 누설 전류 레벨을 감소시킬 수 있는 효과를 가진다.
다음으로, 본 발명의 제 2 실시예에 따른 유기 박막 트랜지스터에 대하여 설명하기로 한다.
도2는 본 발명의 제 2 실시에에 따른 유기 박막 트랜지스터의 단면도이다.
도2에서 알 수 있듯이 본 발명의 제 2 실시예에 따른 유기 박막 트랜지스터는, 기판(10) 상에 형성된 게이트 전극(60)과, 상기 게이트 전극(60)을 덮도록 형성된 보조 절연막층(50)과, 상기 보조 절연막층을 덮도록 기판 상에 형성된 유기 게이트 절연막(40)과, 상기 유기 게이트 절연막 상부에 상기 게이트 전극과 대응되는 채널 영역을 사이에 두고 서로 마주보도록 형성된 소스 전극(20a) 및 드레인 전극(20b)과, 상기 채널 영역 전체와 소스 전극 및 드레인 전극 일부를 덮도록 형성된 유기 반도체층(30)을 포함하여 구성되는 것을 특징으로 한다.
상기 기판(10)은 실리콘 기판, 글래스 기판, 플라스틱 기판, 메탈 호일 기판 등을 사용할 수 있다.
또한, 도시하지는 않았으나, 상기 기판(10) 상에 버퍼층을 형성한 후 후속 공정을 진행하는 것이 바람직할 것이다.
상기 버퍼층은 기판으로의 누설 전류를 감소시키는 역할을 하며, 역시 산화 실리콘(SiO2), 질화실리콘(SiNx)과 같은 무기 절연 물질이나, PVP(Poly Vinyl Pyrrolidone), PVA(Poly Vinyl Acetate), PMMA(Poly Methyl Meta Acrylate), BCB(Benzo Cyclo Butadiene) 등과 같은 유기 절연 물질을 증착하여 형성하고 계면 특성이 저하되지 않도록 표면이 매끈하도록 형성하는 것이 바람직하다.
상기 게이트 전극(60)은 금(Au), 인듐틴옥사이드(ITO:Indium Tin Oxide), 니켈(Ni), 납(Pb), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 니오듐(Nd) 등의 금속 또는 이들 금속으로부터 선택된 합금이, 단층 또 는 다층 구조로 적층되어 형성될 수 있으며,
바람직하게는 금으로 이루어진 제 1 전도층 및 크롬으로 이루어진 제 2 전도층이 차례로 적층되어 형성된 이중 구조로 형성하거나, 크롬 단일층으로 형성할 수 있다.
상기 보조 절연막층(50)은 상기 게이트 전극(60) 상부에 박막 형태로 형성되며, 게이트 전극으로부터의 누설 전류를 방지하는 역할을 한다.
보조 절연막층(50)은 상기 게이트 전극의 노출된 표면을 둘러싸도록 형성되며, 특히 상기 크롬이 산화되어 형성된 박막의 산화크롬으로 형성되는 것이 바람직하다.
또한, 상기 산화크롬막의 두께는 50~500Å인 것이 바람직하다.
또한, 크롬뿐 아니라 대기 조건하에서 쉽게 산화되는 금속을 이용하는 것도 무방하다.
상기 유기 게이트 절연막(40)은, 상기 게이트 전극(60) 및 보조 절연막층(50)을 포함한 기판 전면에 형성되며, 상기 게이트 전극 및 보조 절연막층 상부에만 형성되는 것도 가능하다.
유기 게이트 절연막으로는 PVP(Poly Vinyl Pyrrolidone), PVA(Poly Vinyl Acetate), PMMA(Poly Methyl Meta Acrylate) 등과 같은 물질을 이용하여 형성한다.
상기 소스 전극(20a) 및 드레인 전극(20b)는, 상기 유기 게이트 절연막(40) 상부에 게이트 전극과 대응되는 채널 영역을 사이에 두고 서로 마주보도록 형성된다.
상기 유기 반도체층(30)은 상기 유기 게이트 절연막(40) 상에서, 상기 채널 영역 전체와 소스 전극 및 드레인 전극의 일부를 덮도록 형성되며, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체 등으로부터 선택되는 유기 물질로 형성될 수 있으며, 이들 물질에 한정되는 것은 아니다.
이와 같이, 본 발명의 제 2 실시예에 따른 유기 박막 트랜지스터는, 바텀-게이트 구조를 가지는 유기 박막 트랜지스터에 있어서,
게이트 절연막이 박막의 보조 절연막층과 유기 게이트 절연막의 이중 구조로 형성되어, 게이트 절연막 두께의 큰 증가 없이 게이트 누설 전류 레벨을 감소시킬 수 있는 효과를 가진다.
다음으로, 본 발명의 실시예에 따른 유기 박막 트랜지스터의 제조 방법에 대하여 설명하기로 한다.
본 발명의 제 1 실시예에 따른 유기 박막 트랜지스터의 제조 방법은,
탑 게이트 구조의 유기 박막 트랜지스터의 제조 방법에 있어서,
기판 상에 채널 영역을 사이로 서로 마주보도록 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 채널 영역 전체와 소스 전극 및 드레인 전극의 일부를 덮도록 유기 반도체층을 형성하는 단계와, 상기 유기 반도체층 상부에 유기 게이트 절연막층을 형성하는 단계와, 상기 유기 게이트 절연막층 상부에 보조 절연막층을 형성하는 단계와, 상기 보조 절연막층 상부에 게이트 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
도3a 내지 도3d는 본 발명의 제 1 실시예에 따른 유기 박막 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
먼저 도3a에 도시된 바와 같이, 기판(10) 상에 채널 영역(25)을 사이에 두고 서로 마주보도록 소스 전극(20a) 및 드레인 전극(20b)을 형성한다.
예를 들면, 기판 상에 금(Au), 인듐틴옥사이드(ITO:Indium Tin Oxide), 니켈(Ni), 납(Pb), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 니오듐(Nd) 등의 금속 또는 이들 금속으로부터 선택된 합금을 증착한 후, 포토리소그래피 공정을 통해 소스 전극 및 드레인 전극을 패터닝하여 형성할 수 있으며,
바람직하게는 기판과의 접착력을 개선하기 위한 크롬과, 유기 반도체층과의 접촉 저항을 개선하기 위한 금이 차례로 적층되어 형성된 이중 구조로 형성할 수 있다.
또한, 도시하지는 않았지만, 기판 상에 효과적으로 누설 전류를 차단하기 위하여 버퍼층을 형성한 후 소스 전극 및 드레인 전극을 형성하는 것도 가능할 것이다.
다음으로, 도3b와 같이, 상기 채널 영역 전체와 소스 전극 및 드레인 전극의 일부를 덮도록 유기 반도체층(30)을 형성한다.
예를 들면, 소스 전극 및 드레인 전극을 포함한 기판 전면에 유기 반도체 물질을 도포한후, 상기 유기 반도체 물질을 포토리소그래피 공정 등을 통해 패터닝하여 형성할 수 있다.
또한, 유기 반도체층(30)은 몰드를 이용한 인쇄법이나, 디스펜서를 이용한 잉크젯 방식으로도 형성할 수 있다.
다음으로, 도3c와 같이, 상기 유기 반도체층(30) 상부에 유기 게이트 절연막(40)을 형성하고, 유기 게이트 절연막 상부에 보조 절연막층(50)을 형성한다.
보다 자세히는, 상기 유기 게이트 절연막(40)은 상기 유기 반도체층 상부에만 형성하는 것이 바람직하며, 유기 반도체층(30)을 포함한 기판 전면에 유기 게이트 절연물질을 도포한 후 포토리소그래피 공정을 이용하여 패터닝하여 형성할 수 있을 것이다.
상기 보조 절연막층(50)은 예를 들면, 진공 상태에서 상기 유기 게이트 절연막(40)을 덮도록 크롬 박막을 증착하여 형성한 후, 상기 크롬 박막에 대하여 O2 플라즈마 하에서 140~160℃ 정도의 온도로 열처리를 실시하여 보조 절연막층을 형성할 수도 있으나,
바람직하게는 상기 크롬 박막을 증착한 후 연속적으로 진공 브레이크(Vacumn Break)를 실시하여 대기 중에서 상기 크롬 박막을 산화시켜 형성할 수 있을 것이다.
크롬(Cr)은 특성상 쉽게 산화되기 때문에, 별도의 공정을 추가하지 않고 진공 브레이크 스텝만으로도 손쉽고 짧은 시간 안에 보조 절연막층을 형성할 수 있다.
또한, 크롬 박막에 대하여 DIW(Dilute Water)를 이용한 세정 공정을 통해서도 보조 절연막층을 형성할 수 있을 것이다.
또한, 상기 산화크롬막의 두께는 50~500Å으로 형성하는 것이 바람직하다.
도시하지는 않았지만, 상기 유기 게이트 절연막과 보조 절연막층은 별도의 공정으로 패터닝하여 형성할 수도 있으며, 연속하여 증착한 후 동시에 패터닝하는 것도 가능할 것이다.
또한, 크롬뿐 아니라 대기 하에서 쉽게 산화되는 금속을 이용하여 보조 절연막층을 형성하여도 무방하다.
마지막으로, 도3d와 같이, 상기 보조 절연막층 상에 게이트 전극(60)을 형성한다.
상기 게이트 전극(60)은 금(Au), 인듐틴옥사이드(ITO:Indium Tin Oxide), 니켈(Ni), 납(Pb), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 니오듐(Nd) 등의 금속 또는 이들 금속으로부터 선택된 합금을 단층 구조 또는 다층 구조로 적층하여 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 형성할 수 있다.
또한, 상기 게이트 전극은 진공 브레이크 스텝을 실시하여 크롬 박막을 형성한 후, 연속적으로 동일 챔버 내에서 다시 진공 환경을 형성하여 상기 게이트 전극 물질을 증착하여 형성하는 것이 가능할 것이다.
이와 같이, 본 발명의 제 1 실시예에 따른 유기 박막 트랜지스터의 제조 방법은, 탑-게이트 구조의 유기 박막 트랜지스터에 있어서 유기 게이트 절연막을 형성한 후 상기 유기 게이트 절연막의 상부에 보조 절연막층을 형성하여 게이트 전극으로부터의 누설 전류를 효과적으로 차단하여 소자 신뢰성을 향상시킬 수 있는 효과를 제공한다.
특히, 상기 보조 절연막층에 대하여, 크롬 박막을 증착한 후 진공 브레이크 스텝을 통하여 대기 하에서 상기 크롬 박막을 산화시킴으로서, 별도의 공정 추가없이 손쉽고 짧은 시간 안에 보조 절연막층을 형성하는 것이 가능하도록 하는 효과를 제공한다.
다음으로, 본 발명의 제 2 실시예에 따른 유기 박막 트랜지스터의 제조 방법에 대하여 설명하기로 한다.
본 발명의 제 2 실시예에 따른 유기 박막 트랜지스터의 제조 방법은,
바텀 게이트(Bottom gate) 구조의 유기 박막 트랜지스터의 제조 방법에 있어서,
기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부에 보조 절연막층을 형성하는 단계와, 상기 게이트 전극 및 보조 절연막층을 포함한 기판 전면에 유기 게이트 절연막을 형성하는 단계와, 상기 유기 게이트 절연막 상부에 상기 게이트 전극에 대응되는 채널 영역을 사이에 두고 서로 마주보도록 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 채널 영역 전체와 소스 전극 및 드레인 전극의 일부를 덮도록 유기 반도체층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
도4a 내지 도4d는 본 발명의 제 2 실시예에 따른 유기 박막 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
먼저, 도4a에 도시된 바와 같이, 기판(10) 상에 금속층(62)을 형성한다.
상기 금속층(62)은 바람직하게는, 금으로 이루어진 제 1 전도층과 크롬으로 이루어진 제 2 전도층이 차례로 적층되어 형성된 이중 구조나, 크롬으로 이루어진 단일 구조로 형성할 수 있으며, 이에 한정되는 것은 아니다.
또한, 도시하지는 않았지만, 기판 상에 효과적으로 누설 전류를 차단하기 위하여 버퍼층을 형성한 후 금속층을 형성하는 것도 가능할 것이다.
또한, 크롬뿐 아니라 대기 하에서 쉽게 산화되는 금속을 이용하는 것도 무방하다.
다음으로, 도4b와 같이, 상기 금속층을 진공하에서 건식 식각하여 게이트 전극(60)을 형성한 이후에, 상기 게이트 전극의 노출된 표면을 둘러싸도록 상부에 보조 절연막층(50)을 형성한다.
상기 보조 절연막층(50)은 예를 들면, 진공 상태에서 금속층을 건식 식각하여 게이트 전극을 형성한 후, 연속적으로 상기 게이트 전극에 대하여 O2 플라즈마 하에서 140~160℃ 정도의 온도로 열처리를 실시하여 보조 절연막층을 형성할 수도 있으나,
바람직하게는 상기 게이트 전극을 금과 크롬의 이중 구조로 형성하거나 크롬 단일 구조로 형성한 후, 연속적으로 진공 브레이크(Vacumn Break)를 실시하여 대기 중에서 상기 게이트 전극의 상부를 산화시켜 형성할 수 있을 것이다.
크롬(Cr)은 특성상 쉽게 산화되기 때문에, 별도의 공정을 추가하지 않고 진공 브레이크 스텝만으로도 손쉽고 짧은 시간 안에 보조 절연막층을 형성할 수 있다.
또한, 상기 게이트 전극에 대하여 DIW(Dilute Water)를 이용한 세정 공정을 통해서도 보조 절연막층을 형성할 수 있을 것이다.
또한, 상기 산화크롬막의 두께는 50~500Å으로 형성하는 것이 바람직하다.
다음으로, 도4c와 같이, 상기 게이트 전극(60) 및 보조 절연막층(50)을 덮도록 유기 게이트 절연막(40)을 형성한 후, 상기 유기 게이트 절연막 상부에 상기 게이트 전극(60)과 대응되는 채널 영역(35)을 사이로 서로 마주보도록 소스 전극(20a) 및 드레인 전극(20b)을 형성한다.
상기 유기 게이트 절연막(40)은, 유기 절연 물질을 기판 상에 도포하여 형성할 수 있으며, 상기 소스 전극(20a) 및 드레인 전극(20b)은 금(Au), 인듐틴옥사이드(ITO:Indium Tin Oxide), 니켈(Ni), 납(Pb), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 니오듐(Nd) 등의 금속을 이용하여 포토리소그래피 공정을 통해 형성할 수 있을 것이다.
다음으로, 도4d와 같이, 상기 채널 영역 전체와 소스 전극 및 드레인 전극의 일부를 덮도록 유기 반도체층(30)을 형성한다.
상기 유기 반도체층(30)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플 로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체 등으로부터 선택되는 유기 반도체 물질을 도포한 후 포토리소그래피 방법을 이용하여 패터닝해서 형성할 수 있을 것이다.
또한, 유기 반도체층(30)은 몰드를 이용한 인쇄법이나, 잉크젯 방식으로도 형성하는 것이 가능할 것이다.
이와 같이, 본 발명의 제 2 실시예에 따른 유기 박막 트랜지스터의 제조 방법은, 바텀-게이트 구조의 유기 박막 트랜지스터에 있어서 게이트 전극 상부에 보조 절연막층을 형성한 이후에 유기 게이트 절연막을 형성하여, 게이트 전극으로부터의 누설 전류를 효과적으로 차단하여 소자 신뢰성을 향상시킬 수 있는 효과를 제공한다.
특히, 상기 보조 절연막층에 대하여, 게이트 전극을 금/크롬의 이중 구조나 크롬 단일층으로 형성한 이후에, 진공 브레이크 스텝을 통해 크롬을 산화시켜 상기 게이트 전극의 상부에 별도의 공정 추가없이 손쉽고 짧은 시간 안에 보조 절연막층을 형성하는 것이 가능하도록 하는 효과를 제공한다.
이상에서 설명한 바와 같이, 본 발명에 따른 유기 박막 트랜지스터는, 유기 게이트 절연막 뿐만 아니라 보조 절연막층을 통해 효과적으로 게이트 누설 전류를 차단할 수 있는 효과를 제공한다.
도5a는 별도의 보조 절연막층 없이 유기 게이트 절연막만 가지는 유기 박막 트랜지스터의 소자 특성을 측정한 그래프이고, 도5b는 본 발명의 실시예에 따라 크롬 박막을 산화시킨 보조 절연막층을 구비한 탑-게이트 구조의 유기 박막 트랜지스터의 소자 특성을 측정한 그래프이다.
도5a 및 도5b에서 알 수 있듯이, 본 발명의 실시예에 따른 유기 박막 트랜지스터의 소자 특성이, 보조 절연막층을 구비하지 않은 유기 박막 트랜지스터에 비해서 우수함을 알 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도1은 본 발명의 제 1 실시예에 따른 유기 박막 트랜지스터의 단면도.
도2는 본 발명의 제 2 실시예에 따른 유기 박막 트랜지스터의 단면도.
도3a 내지 도3d는 본 발명의 제 1 실시예에 따른 유기 박막 트랜지스터의 제조 방법을 나타낸 공정 단면도.
도4a 내지 도4d는 본 발명의 제 2 실시예에 따른 유기 박막 트랜지스터의 제조 방법을 나타낸 공정 단면도.
도5a는 종래의 유기 박막 트랜지스터의 소자 특성을 측정한 그래프.
도5b는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 소자 특성을 측정한 그래프.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 기판 20a : 소스 전극
20b: 드레인 전극 30 : 유기 반도체층
40 : 유기 게이트 절연막 50 : 보조 절연막층
60 : 게이트 전극 62 : 금속층
25,35 : 채널 영역
Claims (10)
- 탑 게이트 구조를 가지는 유기 박막 트랜지스터에 있어서, 상기 유기 박막 트랜지스터는,기판 상에 채널 영역을 사이에 두고 서로 마주보도록 형성된 소스 전극 및 드레인 전극;상기 채널 영역을 포함하여 상기 소스 전극 및 드레인 전극의 일부분을 덮도록 형성된 유기 반도체층;상기 유기 반도체층 상부에 형성된 유기 게이트 절연막;상기 유기 게이트 절연막 상부에 형성된 보조 절연막층; 및상기 보조 절연막층 상부에 형성된 게이트 전극을 포함하여 구성되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서,상기 보조 절연막층은 크롬이 산화되어 형성된 것을 특징으로 하는 유기 박막 트랜지스터.
- 바텀 게이트 구조를 가지는 유기 박막 트랜지스터에 있어서, 상기 유기 박막 트랜지스터는,기판 상에 형성된 게이트 전극;상기 게이트 전극을 덮도록 형성된 보조 절연막층;상기 보조 절연막층을 덮도록 기판 상에 형성된 유기 게이트 절연막;상기 유기 게이트 절연막 상부에, 상기 게이트 전극과 대응되는 채널 영역을 사이에 두고 서로 마주보도록 형성된 소스 전극 및 드레인 전극;상기 채널 영역 전체와 소스 전극 및 드레인 전극 일부를 덮도록 형성된 유기 반도체층을 포함하여 구성되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 3 항에 있어서,상기 게이트 전극은 금으로 이루어진 제 1 전도층 및 크롬으로 이루어진 제 2 전도층이 차례로 적층되어 형성되거나, 크롬 단일층으로 형성된 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 4 항에 있어서,상기 보조 절연막층은 상기 크롬이 산화되어 형성된 것을 특징으로 하는 유기 박막 트랜지스터.
- 기판 상에 채널 영역을 사이로 서로 마주보도록 소스 전극 및 드레인 전극을 형성하는 단계;상기 채널 영역 전체와 소스 전극 및 드레인 전극의 일부를 덮도록 유기 반도체층을 형성하는 단계;상기 유기 반도체층 상부에 유기 게이트 절연막층을 형성하는 단계;상기 유기 게이트 절연막층 상부에 보조 절연막층을 형성하는 단계;상기 보조 절연막층 상부에 게이트 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서,상기 보조 절연막층을 형성하는 단계는,진공 조건하에서 크롬을 증착하는 단계; 및진공 브레이크를 통해 대기 조건에서 상기 크롬을 산화시키는 단계를 포함하여 구성되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 상부에 보조 절연막층을 형성하는 단계;상기 게이트 전극 및 보조 절연막층을 포함한 기판 전면에 유기 게이트 절연막을 형성하는 단계;상기 유기 게이트 절연막 상부에, 상기 게이트 전극에 대응되는 채널 영역을 사이에 두고 서로 마주보도록 소스 전극 및 드레인 전극을 형성하는 단계;상기 채널 영역 전체와 소스 전극 및 드레인 전극의 일부를 덮도록 유기 반도체층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
- 제 8 항에 있어서,상기 게이트 전극을 형성하는 단계에서, 게이트 전극은 진공 상태에서 금으로 이루어진 제 1 전도층 및 크롬으로 이루어진 제 2 전도층을 차례로 적층하여 형성하거나, 크롬 단일층으로 형성하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
- 제 9 항에 있어서,상기 보조 절연막층을 형성하는 단계는, 진공 브레이크를 통해 대기 조건에서 상기 크롬을 산화시켜 형성하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070102557A KR20090037109A (ko) | 2007-10-11 | 2007-10-11 | 유기 박막 트랜지스터 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070102557A KR20090037109A (ko) | 2007-10-11 | 2007-10-11 | 유기 박막 트랜지스터 및 그의 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20090037109A true KR20090037109A (ko) | 2009-04-15 |
Family
ID=40761916
Family Applications (1)
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| KR1020070102557A KR20090037109A (ko) | 2007-10-11 | 2007-10-11 | 유기 박막 트랜지스터 및 그의 제조 방법 |
Country Status (1)
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| KR (1) | KR20090037109A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110227064A1 (en) * | 2010-03-22 | 2011-09-22 | Samsung Electronics Co., Ltd. | Thin film transistors, methods of manufacturing thin film transistors, and semiconductor device including thin film transistors |
-
2007
- 2007-10-11 KR KR1020070102557A patent/KR20090037109A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110227064A1 (en) * | 2010-03-22 | 2011-09-22 | Samsung Electronics Co., Ltd. | Thin film transistors, methods of manufacturing thin film transistors, and semiconductor device including thin film transistors |
| US9564531B2 (en) * | 2010-03-22 | 2017-02-07 | Samsung Electronics Co., Ltd. | Thin film transistors, methods of manufacturing thin film transistors, and semiconductor device including thin film transistors |
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