KR20090031522A - 개량된 반도체 밀봉 링 - Google Patents

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KR20090031522A
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브래들리 바버
토니 로비안코
데이비드 티. 영
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스카이워크스 솔루션즈, 인코포레이티드
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Abstract

개량된 반도체 밀봉 링 및 그를 위한 방법이 개시된다. 상기 밀봉 링은 두꺼운 층을 포함하며, 상기 두꺼운 층의 적어도 일부가 싱귤레이션 전에 싱귤레이션 스트리트(singulation street)로부터 제거됨으로써, 싱귤레이션 프로세스 동안 상기 두꺼운 층의 손상이 방지된다. 바람직하게는, 상기 두꺼운 층의 적어도 에지를 밀봉하기 위해 상기 두꺼운 층의 적어도 일부 상에 얇은 수분 장벽 층이 피착된다. 능동 회로 소자들의 제조에 바람직하게 사용되는 두꺼운 비금속 층이 상기 두꺼운 층으로 이롭게 사용될 수 있다(예를 들어, 벌크 음향파(BAW) 필터 장치의 알루미늄 질화물(AlN) 층). 바람직하게는, 상기 두꺼운 층 상에 얇은 비정질 비금속 층(예를 들어, 실리콘 질화물(SiN) 층)이 피착될 수 있다. 대안으로, 다른 재료들이 사용될 수 있다.
반도체 웨이퍼, 반도체 다이, 반도체 장치, 밀봉 링, 싱귤레이션

Description

개량된 반도체 밀봉 링{IMPROVED SEMICONDUCTOR SEAL RING}
본 발명은 일반적으로 반도체 장치 제조에 관한 것으로서, 구체적으로는 싱귤레이션 동안에 그리고 그 후에 반도체 다이를 보호하기 위한 프로세스 및 방법에 관한 것이다.
반도체 장치들은 종종 장치 주변에 보호 밀봉 링을 갖도록 설계된다. 이러한 밀봉 링은 반도체 웨이퍼로부터의 장치의 쏘 싱귤레이션(saw singulation)을 위한 정렬 피쳐(feature)를 제공하고, 쏘 싱귤레이션 프로세스 동안 칩핑 및/또는 크랙킹에 대한 장벽을 제공하며, 수분 침투에 대한 장벽으로서 작용하여 장기간의 신뢰성을 유지한다. 밀봉 링은 통상적으로 반도체 가공 동안에 피착되는 장치 내부의 알루미늄 등의 적층된 금속 층들로 형성된다. 벌크 음향파(BAW) 필터 흐름들과 같은 소정의 반도체 프로세스 흐름들에서, 그러한 금속 층들은 이용가능하지 않거나, 정의가능하지 않거나, 바람직하지 않아서, 종래의 밀봉 링 기술이 이용할 수 없게 된다. 따라서, 적층된 금속 층들에 의존하지 않는 개량된 반도체 밀봉 링이 요구된다.
<발명의 요약>
개량된 반도체 밀봉 링 및 그를 위한 방법이 개시된다. 상기 밀봉 링은 두 꺼운 층을 포함하며, 상기 두꺼운 층의 적어도 일부가 싱귤레이션 전에 싱귤레이션 스트리트(singulation street)로부터 제거됨으로써, 싱귤레이션 프로세스 동안 상기 두꺼운 층의 손상이 방지된다. 바람직하게는, 상기 두꺼운 층의 적어도 에지를 밀봉하기 위해 상기 두꺼운 층의 적어도 일부의 상부에 얇은 수분 장벽 층이 피착된다. 능동 회로 소자들의 제조에 바람직하게 사용되는 두꺼운 비금속 층이 상기 두꺼운 층으로 이롭게 사용될 수 있다(예를 들어, 벌크 음향파(BAW) 필터 장치의 알루미늄 질화물(AlN) 층). 바람직하게는, 상기 두꺼운 층 상부에 얇은 비정질 비금속 층(예를 들어, 실리콘 질화물(SiN) 층)이 피착될 수 있다. 대안으로, 다른 재료들이 사용될 수 있다.
도 1은 적어도 일 실시예에 따른 반도체 웨이퍼(101)의 평면도.
도 2는 적어도 일 실시예에 따른 반도체 웨이퍼(101)의 일부의 평면도.
도 3은 적어도 일 실시예에 따른 반도체 웨이퍼(101)의 일부의 부분(202)의 평면도.
도 4는 적어도 일 실시예에 따른 반도체 웨이퍼(101)의 일부의 부분(202)의 단면도.
도 5는 적어도 일 실시예에 따른 싱귤레이션 후의 반도체 웨이퍼(101)의 일부의 부분(202)의 단면도.
도 6은 적어도 일 실시예에 따른 임의의 하부 층(들)의 피착 후, 그러나 두꺼운 층의 피착 전의 반도체 웨이퍼(101)의 일부의 부분(202)의 단면도.
도 7은 적어도 일 실시예에 따른 두꺼운 층의 피착 후의 반도체 웨이퍼(101)의 일부의 부분(202)의 단면도.
도 8은 적어도 일 실시예에 따른 두꺼운 층의 적어도 일부의 선택적 제거 후의 반도체 웨이퍼(101)의 일부의 부분(202)의 단면도.
도 9는 적어도 일 실시예에 따른 두꺼운 에지들(901, 902)이 각진 프로파일을 갖는 반도체 웨이퍼(101)의 일부의 부분의 단면도.
도 10은 적어도 일 실시예에 따른 두꺼운 에지들(1001, 1002)이 곡선 프로파일을 갖는 반도체 웨이퍼(101)의 일부의 부분의 단면도.
도 11은 적어도 일 실시예에 따른 반도체 다이(103)의 회로를 둘러싸는 두꺼운 층의 일부를 갖는 반도체 다이(103)의 평면도.
도 12는 적어도 일 실시예에 따른 방법의 흐름도.
본 발명은 개량된 반도체 밀봉 링 및 그를 위한 방법에 관한 것이다. 아래의 설명은 본 발명의 구현에 관한 특정 정보를 포함한다. 이 분야의 전문가는 본 발명이 본 출원에서 구체적으로 설명되는 것과 다른 방식으로 구현될 수 있음을 알 것이다. 더욱이, 본 발명의 특정 상세들의 일부는 본 발명을 모호하게 하지 않기 위해 설명되지 않는다. 본 출원에서 설명되지 않는 특정 상세들은 이 분야의 통상의 전문가의 지식 내에 있다.
본 출원의 도면들 및 그에 수반되는 상세한 설명은 단지 본 발명의 전형적인 실시예들과 관련된다. 간결성을 유지하기 위해, 본 발명의 원리들을 이용하는 본 발명의 다른 실시예들은 본 출원에서 구체적으로 설명되지 않으며, 본 도면들에 구체적으로 도시되지 않는다. 다양한 도면들에서 유사한 번호들은 일반적으로 유사한 요소들을 참조한다는 점에 유의해야 한다.
밀봉 링 형성을 위한 방법은 쏘잉 정렬(sawing alignment), 칩핑 감소 및 수분 장벽 목적들을 달성하기 위한 선택적인 층들의 제거를 포함한다. 적층된 금속 층들에 대한 의존성 없이 효과적인 칩핑 감소를 제공하는 개량된 밀봉 링은 예를 들어 BAW 필터 장치들에서 유용한데, 이러한 장치들에서는 장치들의 능동 회로 소자들을 제조하는 프로세스에서 사용되는 고배향성 AlN 압전막이 통상적으로 발견된다. 바람직한 해결책은 2개 층의 고려를 포함한다. 제1 층인 AlN은 장치의 코어 기능에 사용되며, 따라서 웨이퍼 상에 이미 존재한다. BAW 필터 프로세스에서, 이 AlN 층은 아주 두꺼울 수 있고(예를 들어, 1-2 마이크로미터), 부서지기 쉬운 패킹된 입자 구조(packed grain structure)로 배향될 수 있으며, 상당한 막 스트레스를 가질 수 있다. 이러한 특성들 각각은 쏘에서 상당한 칩핑을 유발할 수 있으므로 이 층의 쏘잉을 어렵게 할 수 있다. 따라서, 쏘잉 동작 동안 감소된 양의 다이 칩핑을 달성하기 위해 쏘 스트리트로부터 AlN을 제거하는 것은 필수적이고 신규한 것이다. AlN 에지 상에 테이퍼 프로파일을 남기는 에칭 프로세스를 이용하여 스트리트로부터 AlN을 제거함으로써, 효과적인 장기간의 수분 장벽을 제공하도록 선택될 수 있는 후속 패시베이션 막들이 이 경계를 평탄하게 커버하고 밀봉하게 하는 것이 더 이롭다. 예를 들어, SiN의 제2 층을 사용하여, AlN을 커버함으로써 수분 장벽으로서 작용하도록 전체 장치를 커버할 수 있다. SiN은 토폴로지를 순응하도록(conformally) 커버하는 데 좋은 고밀도 막이며, 양호한 수분 장벽으로 알려져 있으므로, 훌륭한 선택이다. 스트리트에서 SiN을 패터닝하는 것은 필요하지 않은 것으로 밝혀졌는데, 이는 이러한 보다 얇은 비정질 막을 통해 다이싱하는 것은 많은 칩핑을 유발하지 않기 때문이다. 또한, AlN의 제거는 강한 가시적인 콘트라스트를 이롭게 생성하여, 쏘 싱귤레이션을 위한 장치 에지를 정의한다.
적어도 일 실시예에 따르면, 반도체 기판 상부에 피착된 하나 이상의 층이 쏘 스트리트들로서 사용될 반도체 웨이퍼의 영역들에서 선택적으로 제거된다. 바람직하게는, 회로 형성에 이미 요구된 층들이 선택적으로 제거된다. 바람직하게는, 그러한 층들은 상당한 두께를 갖는다. 바람직하게는, 테이퍼 프로파일이 나머지 재료의 에지에 정의된다. 필요에 따라, 제거된 재료가 양호한 수분 장벽을 제공하지 않는 경우, 추가적인 패시베이션 층들이 사용될 수 있다. 금속 밀봉 링들은 내부 회로에 대해 고유의 폭 및 간격을 가지며, 따라서 금속 밀봉 링들이 웨이퍼 상의 증가된 면적을 필요로 함에 따라, 수용할 장치의 2차원 증가를 필요로 하는 금속 밀봉 링들에 비해, 패시베이션 재료의 선택적 마무리는 공간 절약 이익을 제공한다. 따라서, 집적 회로 프로세스에서 추가적인 금속 층들이 이용 가능한 경우에도, 종래의 적층된 금속 밀봉 링 대신에 또는 그에 더하여 본 명세서에 설명되는 바와 같은 개량된 밀봉 링을 사용함으로써 이익이 얻어질 수 있다. 적어도 일 실시예에 따르면, 얇은 층(예를 들어, SiN 층)만으로는 너무 얇아서 실리콘 웨이퍼의 칩핑을 강제하지 못할 수 있다. 그러나, 두꺼운 층(예를 들어, AlN 층)은 실리콘 웨이퍼의 칩핑을 강제하기에 충분할 만큼 두꺼울 수 있으며(자체로 칩핑되지 않도록 스트리트로부터 제거되는 경우), 따라서 종래의 금속 밀봉 링의 작용들의 적어도 일부를 제공한다. 그럼에도, 두꺼운 층(예를 들어, AlN 층)만으로는 장기간의 신뢰성을 유지하기에 적합한 방수 장벽을 제공하지 못할 수 있다. 그러나, 두꺼운 층 또는 그 일부를 인캡슐레이트(encapsulate)하는 얇은 층(예를 들어, SiN 층)은 방수 장벽으로 작용함으로써 밀봉 기능을 제공할 수 있다. 따라서, 적어도 일 실시예에 따라 제조되는 바와 같은 두꺼운 층 및 얇은 층은 밀봉 링에 유리한 특성들을 제공할 수 있으며, 종래의 금속 밀봉 링을 대체할 수 있다.
도 1은 적어도 일 실시예에 따른 반도체 웨이퍼(101)의 평면도이다. 반도체 웨이퍼(101)는 복수의 싱귤레이션 스트리트(106)에 의해 서로 분리된 복수의 다이(102)를 포함한다. 예시적인 다이(103)는 싱귤레이션 스트리트(105)에 의해 예시적인 다이(104)로부터 분리된다.
도 2는 적어도 일 실시예에 따른 반도체 웨이퍼(101)의 일부의 평면도이다. 반도체 웨이퍼(101)의 일부는 다이들(103, 104) 및 다이들(103, 104) 사이에 정의된 싱귤레이션 스트리트(105)를 포함한다. 다이(103)는 예시적인 능동 회로 소자들(205, 206)과 같은 능동 회로 소자들 및 예시적인 도전성 상호접속부들(203, 209, 210)과 같은 도전성 상호접속부들(예를 들어, 비아들)을 포함한다. 다이(104)는 예시적인 능동 회로 소자들(207, 208)과 같은 능동 회로 소자들 및 예시적인 도전성 상호접속부들(204, 211, 212)과 같은 도전성 상호접속부들(예를 들어, 비아들)을 포함한다. 에지(213)가 다이(103)와 싱귤레이션 스트리트(105) 사이의 경계를 정의한다. 에지(214)가 다이(104)와 싱귤레이션 스트리트(105) 사이의 경계를 정의한다. 부분 (202)은 다른 도면들과 관련하여 참조되는 바와 같이 도 2에 도시된 반도체(101)의 일부의 부분을 나타낸다.
도 3은 적어도 일 실시예에 따른 반도체 웨이퍼(101)의 일부의 부분(202)의 평면도이다. 부분(202)은 다이(103)의 다이 부분(303), 다이(104)의 다이 부분(304) 및 싱귤레이션 스트리트(105)의 스트리트 부분(305)을 포함한다. 다이 부분(303)은 도전성 상호접속부(203)의 적어도 일부를 포함한다. 도전성 상호접속부(203)는 본딩 와이어 패드(301)에서 종결된다. 다이 부분(304)은 도전성 상호접속부(204)의 적어도 일부를 포함한다. 도전성 상호접속부(204)는 본딩 와이어 패드(302)에서 종결된다. 에지(312)는 다이 부분(303)과 스트리트 부분(305) 사이의 경계를 정의한다. 에지(313)는 다이 부분(304)과 스트리트 부분(305) 사이의 경계를 정의한다.
도 4는 적어도 일 실시예에 따른 반도체 웨이퍼(101)의 일부의 부분(202)의 단면도이다. 부분(202)은 기판(401) 및 기판(401) 상부에 제조된 피쳐들을 포함한다. "~ 상부에"라는 용어(는 물론, "상부에 위치하는"이라는 용어)는 기판(401)의 표면에 인접하지만 반드시 접하지는 않는 층들 내에 피쳐들이 제조되는 것을 나타내는 데 사용된다. 예를 들어, 하나 이상의 중간 층들이 기판(401)의 표면과 피쳐들 사이에 존재할 수 있으며, 피쳐들은 하나 이상의 층에 구현될 수 있다. 더욱이, "~ 상부에"라는 용어(는 물론, "상부에 위치하는"이라는 용어)는 절대적인 방향성을 나타내는 것을 의도하지 않는다(예를 들어, 반도체 웨이퍼(101)가 뒤집혀, 피쳐들이 절대적인 방향성의 의미에서 기판(401)의 "아래에" 있는 경우, 피쳐들은 본 명세서에서 "상부에"라는 단어가 사용되는 바와 같이 기판(401)의 "상부에" 존재할 것이다).
도전성 상호접속부들(203, 204)은 기판(401) 상부에 제조된다. 제1의 두꺼운 층 부분(402) 및 제2의 두꺼운 층 부분(403)을 포함하는 제1 비금속 재료의 두꺼운 층이 도전성 상호접속부들(203, 204) 및 기판(401) 상부에 제조된다. 제1 비금속 재료는 바람직하게는 부서지기 쉬운 재료인데, 여기서 "부서지기 쉽다"는 것은 싱귤레이션 동안 구조적인 손상(예를 들어, 칩핑, 크랙킹, 브레이킹 등)을 받기 쉬운 재료를 지칭한다. 그러한 "취성(brittleness)"은 두꺼운 층이 아주 두껍고(예를 들어, 500 nm보다 큰 두께(예를 들어, 1-2 마이크로미터 두께)), 두꺼운 층이 팩킹된 입자 구조로 배향되고, 그리고/또는 두꺼운 층이 상당한 막 스트레스를 나타내는 것과 같은 특성들에 의해 예시될 수 있다. "비금속"이라는 용어는 질화물들(예를 들어, AlN 및/또는 SiN)과 같이 비금속 화합물들 내에 금속 원자들의 존재를 배제하는 것을 의도하지 않는다. 오히려, 그러한 화합물들은 금속성을 나타내지 않으므로 비금속으로 간주된다.
두꺼운 층 내에 제1의 두꺼운 층 부분(402)과 제2의 두꺼운 층 부분(403) 사이에 갭이 정의된다. 제2 비금속 재료의 얇은 층(411)이 제1의 두꺼운 층 부분(402), 제2의 두꺼운 층 부분(403) 및 옵션으로 갭 상부에 피착된다. 얇은 층(411)은 바람직하게는 패시베이션 층이며, 바람직하게는 크랙킹에 취약하지 않다(예를 들어, 비정질 층으로서 형성됨). 더욱이, 얇은 층(411)은 제1의 두꺼운 층 부분(402) 및 제2의 두꺼운 층 부분(403)의 에지들을 밀봉하도록 방수 장벽을 제공하는 재료로 형성되는 것이 바람직하다. 얇은 층(411)은 두꺼운 층보다 훨씬 얇으므로, 제1의 두꺼운 층 부분(402) 및 제2의 두꺼운 층 부분(403)을 순응하도록 코팅하여, 갭에 인접한 제1의 두꺼운 층 부분(402) 및 제2의 두꺼운 층 부분(403)의 에지들을 충분히 인캡슐레이트한다. 따라서, 얇은 층(411)의 노출된 표면은 갭 영역의 적어도 일부에서 함몰된 비평탄성을 보인다.
갭은 두꺼운 층에서 다른 피쳐들(예를 들어, 능동 회로 피쳐들)을 정의하는 데 사용되는 프로세스를 사용하여 정의될 수 있으므로, 집적 회로의 제조에 이미 사용되었고 그러한 사용을 위해 이미 패터닝(예를 들어, 에칭)되어 있는 두꺼운 층을 사용하는 것이 바람직하다. 기존의 두꺼운 층이 사용되는 경우, 두꺼운 층의 스트리트 부분들 및 비아 부분들을 동시에 제거하기 위한 마스크를 형성하기 위해 비아용 마스크 부분들에 스트리트용 마스크 부분을 추가함으로써 비아들로부터 두꺼운 층들의 비아 부분들을 제거할 때 스트리트들로부터 두꺼운 층의 스트리트 부분들을 제거할 수 있으며, 따라서 반도체 제조 프로세스에 추가적인 프로세스 단계들을 추가하는 것을 피할 수 있다. 적절히 두꺼운 층(예를 들어, AlN 층)이 아직 존재하지 않는 경우에도, 임의의 적절히 두꺼운 층이 피착되고, 스트리트들로부터 선택적으로 제거된 후, 임의의 적절한 얇은 불투과성 층(예를 들어, SiN 층)과 오버랩되어 종래의 금속 밀봉 링들을 대체할 수 있다. 도 4에 도시된 예에서 알 수 있듯이, 두꺼운 층의 일부를 선택적으로 제거하고 얇은 층을 피착함으로써, 바람직하게도 두꺼운 층의 하부면의 적어도 일부가 얇은 층의 하부면의 적어도 일부와 동일 평면 상에 있게 된다.
바람직하게는 싱귤레이션 스트리트의 상부에 위치하는, 갭의 적어도 일부에서의 얇은 층의 함몰부는 싱귤레이션(즉, 다이싱) 스트리트의 위치에 관한 가시적인 지시자를 제공하는데, 이는 싱귤레이션(즉, 다이싱) 프로세스 동안 싱귤레이션 스트리트를 찾는 데 유용하다. 개략적으로 도시된 바와 같이, 함몰부는 예를 들어 조명원들(예를 들어, 광원들)(404, 405)에 의해 비스듬하게 조명될 수 있으며, 따라서 조명 각도 또는 각도들은 함몰부 내에, 예를 들어 거리 408 및 거리 410으로 표시된 영역들 상부에 하나 이상의 그림자가 생기게 하는 반면, 다른 영역들에는, 예를 들어 거리들 408 및 410로 표시된 그림자 영역들 사이에 위치하는 거리 409로 표시된 영역 상부에는 더 큰 조명을 제공한다. 그림자들과 보다 큰 조명 영역들 간의 조명 차이는 예를 들어 관측자(407)가 관측하는 바와 같은 관측 도구(예를 들어, 현미경)(406)를 통해 관측될 수 있다. 이러한 관측은 다이들을 싱귤레이션(즉, 다이싱)하는 데 사용되는 절단 도구(예를 들어, 쏘)의 적절한 위치를 결정하는 데 사용될 수 있다.
도 5는 적어도 일 실시예에 따른 싱귤레이션 후의 반도체 웨이퍼(101)의 일부의 부분(202)의 단면도이다. 싱귤레이션 면(516)을 따라 싱귤레이션을 수행한 후, 기판(401)의 기판 부분(501)은 기판(401)의 기판 부분(502)으로부터 분리되고, 얇은 층(411)의 얇은 층 부분(503)은 얇은 층(411)의 얇은 층 부분(504)으로부터 분리된다. 얇은 층 부분(503)은 제1의 두꺼운 층 부분(402) 및 기판 부분(501)의 상부에 위치한다. 얇은 층 부분(504)은 제2의 두꺼운 층 부분(403) 및 기판 부분(502) 상부에 위치한다.
얇은 층 부분(503)은 제1의 두꺼운 층 부분(402)을 지나 연장하고 제1의 두꺼운 층 부분(402)의 제1의 두꺼운 층 부분 에지(508)를 완전히 인캡슐레이트하는 얇은 층 부분(506)을 포함한다. 얇은 층 부분(504)은 제2의 두꺼운 층 부분(403)을 지나 연장하고 제2의 두꺼운 층 부분(403)의 제2의 두꺼운 층 부분 에지(509)를 완전히 인캡슐레이트하는 얇은 층 부분(507)을 포함한다. 제1의 두꺼운 층 부분(402) 및 제2의 두꺼운 층 부분(403)은 비교적 두꺼운데, 예를 들어 500 nm보다 큰 두께(예를 들어, 1-2 마이크로미터)를 갖는다.
싱귤레이션은 싱귤레이션 면(516), 기판 부분(501)의 기판면(512), 기판 부분(502)의 기판면(513), 얇은 층 부분(503)의 얇은 층 부분 면(510) 및 얇은 층 부분(504)의 얇은 층 부분 면(511)을 따라 절단면(514)을 정의한다. 싱귤레이션 면(516)이 평면으로서 설명되고, 절단면(514), 기판면(512), 기판면(513), 얇은 층 부분 면(510) 및 얇은 층 부분 면(511)이 평면 특성을 갖는 것으로 묘사되지만, 싱귤레이션으로부터 발생하는 고유한 거칠기는 그러한 평면 특성들을 이상적이지 않은 특성들의 이상화된 개념이 되게 한다는 것을 이해해야 함에 유의한다.
싱귤레이션 후에도, 제1의 두꺼운 층 부분 에지(508) 및 제2의 두꺼운 층 부분 에지(509)를 각각 인캡슐레이트함으로써, 얇은 층 부분들(506, 507)은 방수 장벽을 제공하여, 장기간의 신뢰성을 유지하며, 제1의 두꺼운 층 부분(402) 및 제2의 두꺼운 층 부분(403)의 칩핑을 방지한다. 얇은 층 부분(506)과 제1의 두꺼운 층 부분(402) 사이는 물론, 얇은 층 부분(507)과 제2의 두꺼운 층 부분(403) 사이의 불연속성은 얇은 층 부분들(506, 507)에서 시작될 수 있는 임의의 크랙들의 종료를 도우며, 따라서 제1의 두꺼운 층 부분(402) 및 제2의 두꺼운 층 부분(403)을 보호한다. 더욱이, 두꺼운 층은 금속 밀봉 링들에 통상적으로 사용되는 적층된 금속 층들보다 바람직하게 더 두꺼우므로, 제1의 두꺼운 층 부분(402) 및 제2의 두꺼운 층 부분(403)은 종래의 금속 밀봉 링들보다 훨씬 더 시각적으로 현저할 수 있으며, 이는 싱귤레이션 도구(예를 들어, 쏘)를 안내하는 보다 양호한 랜드마크를 제공한다. 이전에 피착된 층들에 정의된 피쳐들 상부에 추가적인 층들이 피착됨에 따라, 적층된 피쳐들의 높이가 점점 증가하며, 따라서 기판 상부의 층들의 스택 내의 임의의 높이에 위치할 수 있는 층들을 갖는 실시예들이 실시될 수 있다. 따라서, 두꺼운 층이 기판에 가까이 위치하고 하나 이상의 다른 층에 의해 커버되는 경우에도, 여기에 설명되는 하나 이상의 실시예에 따라 이익이 얻어질 수 있다.
도 6은 적어도 일 실시예에 따른 임의의 하부 층(들)의 피착 후, 그러나 두꺼운 층의 피착 전의 반도체 웨이퍼(101)의 일부의 부분(202)의 단면도이다. 두꺼운 층의 피착 전에, 부분(202)은 기판(401) 및 도전성 상호접속부(203, 204)를 포함한다.
도 7은 적어도 일 실시예에 따른 두꺼운 층의 피착 후의 반도체 웨이퍼(101)의 일부의 부분(202)의 단면도이다. 두꺼운 층의 피착 후, 부분(202)은 기판(401), 도전성 상호접속부(203, 204) 및 두꺼운 층(701)을 포함한다. 두꺼운 층(701)은 선택적으로 피착될 필요는 없고, 기판(401) 상부의 전 표면 상부에 피착될 수 있다는 점에 유의한다.
도 8은 적어도 일 실시예에 따른 두꺼운 층의 적어도 일부의 선택적 제거 후의 반도체 웨이퍼(101)의 일부의 부분(202)의 단면도이다. 두꺼운 층의 적어도 일부의 선택적 제거(예를 들어, 에칭) 후, 제1의 두꺼운 층 부분(402)과 제2의 두꺼운 층 부분(403) 사이에는 이전에 두꺼운 층(701)의 제거된 부분의 하부에 위치하는 표면(801)을 노출하는 갭(802)이 정의된다.
도 9는 적어도 일 실시예에 따른 두꺼운 에지들(901, 902)이 각진 프로파일을 갖는 반도체 웨이퍼(101)의 일부의 부분의 단면도이다. 도 5 및 8에 도시된 바와 같이, 제1의 두꺼운 층 부분 에지(508) 및 제2의 두꺼운 층 부분 에지(509)가 싱귤레이션 면(516)에 실질적으로 평행한 프로파일을 갖도록 갭(802)이 정의될 수 있지만, 대안으로 갭(802)은 제1의 두꺼운 층 부분 에지(901) 및 제2의 두꺼운 층 부분 에지(902)가 싱귤레이션 면(516)에 실질적으로 평행하지 않도록 정의될 수 있다. 예를 들어, 제1의 두꺼운 층 부분 에지(901) 및 제2의 두꺼운 층 부분 에지(902)는 싱귤레이션 면(516)에 대해 경사진 것으로 묘사된다. 이러한 테이퍼 또는 경사 에지는 얇은 층 부분(506)이 두꺼운 층 부분 에지(901)를 인캡슐레이트하도록 얇은 층 부분(503)의 피착을 제어하고, 얇은 층 부분(507)이 두꺼운 층 부분 에지(902)를 인캡슐레이트하도록 얇은 층 부분(504)의 피착을 제어하는 데 유리할 수 있다.
도 10은 적어도 일 실시예에 따른 두꺼운 에지들(1001, 1002)이 곡선 프로파일을 갖는 반도체 웨이퍼(101)의 일부의 부분의 단면도이다. 소정의 선택적 제거 프로세스들(예를 들어, 등방성 에칭 프로세스들)은 두꺼운 에지(1001, 1002)와 같이 곡선 프로파일을 갖는 에지를 구비하는 피쳐들을 남기는 경향이 있다. 이러한 곡선 프로파일들은 곡선 프로파일들의 동일 및/또는 반대 측들 상의 곡률 반경을 포함하는 연속적인 단일 곡률 반경 또는 다양한 곡률 반경을 가질 수 있다. 임의 수의 라인들이 그러한 곡선 프로파일들에 접할 수 있다. 곡선 프로파일(1002)에 접하는 라인의 일례는 싱귤레이션 면(516)은 물론, 기판면(513) 및 얇은 층 부분 면(511)을 포함하는 절단면 에지와 소정의 각도로 교차하는 접선(1003)이다. 따라서, 두꺼운 층은 프로파일의 적어도 일부가 제1 절단면 에지의 면 및/또는 싱귤레이션 면(516)에 대해 접선을 따라 경사지는 프로파일을 갖도록 두꺼운 층의 두꺼운 에지를 정의한다고 할 수 있다. 도 9의 직선인 제1 및 제2의 두꺼운 층 부분 에지들(901, 902)은 무한 곡률 반경을 갖는 곡선 프로파일들로서 간주할 수 있으므로, 직선인 제1 및 제2의 두꺼운 층 부분 에지들(901, 902)은 프로파일의 적어도 일부가 제1 절단면 에지의 면 및/또는 싱귤레이션 면(516)에 대해 접선을 따라 경사지는 프로파일들을 갖는다고도 할 수 있다. 따라서, 도 10에 도시된 곡선 프로파일들은 유한 곡률 반경들을 갖는 곡선 프로파일들의 특별한 사례인 것으로 간주할 수 있다.
도 11은 적어도 일 실시예에 따른 반도체 다이(103)의 회로를 둘러싸는 두꺼운 층의 일부를 갖는 반도체 다이(103)의 평면도이다. 도 1과 관련하여 설명된 바와 같이, 다이(103)는 예시적인 능동 회로 소자들(205, 206)과 같은 능동 회로 소자들 및 예시적인 도전성 상호접속부들(203, 209, 210)과 같은 도전성 상호접속부들(예를 들어, 비아들)은 물론, 에지(213)를 포함한다. 제1 비금속 층의 두꺼운 층의 적어도 일부(1101)는 다이(103)의 회로(예를 들어, 능동 회로 소자들)를 둘러싼다. 예를 들어, 다이(103)가 직사각형인 경우, 적어도 일부(1101)는 다이(103)의 제1 에지 근처의 제1 부분(1102), 다이(103)의 제2 에지 근처의 제2 부분(1103), 다이(103)의 제3 에지 근처의 제3 부분(1104) 및 다이(103)의 제4 에지 근처의 제4 부분(1105)을 포함할 수 있으며, 제1, 제2, 제3 및 제4 부분들(1102, 1103, 1104, 1105)은 바람직하게는 서로 접하여, 다이(103)의 회로를 완전히 둘러싸는 두꺼운 층의 연속 부분을 형성한다.
도 12는 적어도 일 실시예에 따른 방법의 흐름도이다. 이 방법은 단계들(1201, 1202, 1203, 1204, 1205, 1206, 1207, 1208, 1209) 중 적어도 하나를 포함한다. 단계 1201에서, 기판 상에 적어도 하나의 하부 층이 피착된다. 이러한 층은 예를 들어 에칭에 의해 패터닝되어, 적어도 하나의 하부층의 적어도 일부를 남기고, 적어도 하나의 하부층의 적어도 다른 부분을 제거할 수 있다. 단계 1201로부터, 방법은 단계 1202로 계속된다. 단계 1202에서, 제1 비금속 재료의 두꺼운 층이 반도체 웨이퍼 상부에 피착된다. 단계 1202로부터, 방법은 단계 1203으로 계속된다. 단계 1203에서, 두꺼운 층의 적어도 제2 부분을 선택적으로 제거하여, 웨이퍼의 제1 다이와 웨이퍼의 제2 다이 사이에 싱귤레이션 스트리트를 정의하고, 제1 다이의 상부의 두꺼운 층의 적어도 제1 부분을 남긴다.
단계 1203은 단계 1204 및/또는 단계 1205를 포함할 수 있다. 단계 1204에서, 두꺼운 층의 적어도 일부를 존속시킴으로써 적어도 하나의 능동 회로 소자가 정의된다. 예를 들어, 벌크 음향파(BAW) 장치에서, AlN의 두꺼운 층의 적어도 일부가 BAW 장치의 능동 회로 소자로서 기능하도록 존속될 수 있다. 단계 1205에서, 두꺼운 층의 존속 부분의 에지 상에 수직이 아닌 프로파일(즉, 프로파일의 적어도 일부가 제1 절단면 에지의 면 및/또는 싱귤레이션 면에 대해 접선을 따라 경사지는 프로파일)이 정의된다. 단계 1203으로부터, 방법은 단계 1206으로 계속된다.
단계 1206에서, 두꺼운 층의 적어도 하나의 존속 부분의 상부를 포함하는 다이 상부에 제2 비금속 재료의 얇은 층이 피착된다. 단계 1206으로부터, 방법은 단계 1207로 계속된다. 단계 1207에서, 싱귤레이션 스트리트의 적어도 일부 내에서 얇은 층의 일부가 선택적으로 제거된다. 얇은 층이 취약하지 않은 경우에도, 싱귤레이션 스트리트의 적어도 일부로부터의 얇은 층의 적어도 일부의 제거는 싱귤레이션 프로세스 동안 싱귤레이션 스트리트의 보다 양호한 시각적 정의를 제공하는 것을 도울 수 있다. 얇은 층이 취약한 경우, 싱귤레이션 스트리트의 적어도 일부로부터의 얇은 층의 적어도 일부의 제거는 크랙킹을 줄이는 것을 도울 수 있고, 싱귤레이션 스트리트의 보다 양호한 시각적 정의를 제공하는 것을 도울 수 있다. 단계 1207로부터 방법은 단계 1208로 계속된다. 단계 1208에서, 싱귤레이션 스트리트를 찾는 것을 돕기 위해 싱귤레이션 스트리트가 조명된다. 단계 1208로부터 방법은 단계 1209로 계속된다. 단계 1209에서, 제1 다이와 제2 다이를 분리하기 위해 웨이퍼가 싱귤레이션 스트리트를 따라 절단된다. 절단은 바람직하게 싱귤레이션 스트리트를 따라 수행되어, 두꺼운 층의 제1 부분과 웨이퍼 절단에 의해 정의되는 절단면 사이에 얇은 층의 제1 부분이 존속하며, 이 얇은 층의 제1 부분은 두꺼운 층의 제1 부분을 인캡슐레이트한다.
도 12의 하나 이상의 단계가 생략될 수 있음에 유의해야 한다. 예를 들어, 단계 1207이 생략되는 경우, 방법은 단계 1206에서 단계 1208로 계속될 수 있다. 제1 비금속 재료는 바람직하게는 취약한 재료를 포함하며, 제2 비금속 재료는 바람직하게는 비정질 수분 장벽 재료를 포함한다. 제1 비금속 재료는 바람직하게는 알루미늄 질화물을 포함하며, 제2 비금속 재료는 바람직하게는 실리콘 질화물을 포함한다. 두꺼운 층의 제1 부분은 바람직하게는 제1 다이의 주변 근처에 연속적으로 연장하여 제1 다이의 회로를 둘러싼다. 두꺼운 층은 바람직하게는 적어도 500 nm의 두께를 갖는다.
본 발명에 대한 위의 설명으로부터, 본 발명의 범위를 벗어나지 않고 본 발명의 개념들을 구현하기 위해 다양한 기술이 이용될 수 있음은 자명하다. 더욱이, 본 발명은 소정 실시예들을 구체적으로 참조하여 설명되었지만, 이 분야의 통상의 전문가는 본 발명의 사상 및 범위를 벗어나지 않고 형태 및 상세에 있어서 변경들이 이루어질 수 있음을 알 것이다. 따라서, 설명된 실시예들은 모든 면에서 한정적이 아니라 예시적인 것으로 간주되어야 한다. 또한, 본 발명은 여기에 설명된 특정 실시예들로 한정되는 것이 아니라, 본 발명의 범위로부터 벗어나지 않는 많은 재배열, 변경 및 대체가 가능함을 이해해야 한다.
따라서, 개량된 반도체 밀봉 링 및 그를 위한 방법이 설명되었다.

Claims (20)

  1. 반도체 웨이퍼 상부에 제1 비금속 재료의 두꺼운 층을 피착하는 단계;
    상기 두꺼운 층의 제2 부분을 선택적으로 제거하여, 상기 웨이퍼의 제1 다이와 상기 웨이퍼의 제2 다이 사이에 싱귤레이션 스트리트(singulation street)를 정의하면서, 상기 제1 다이 상부에는 상기 두꺼운 층의 제1 부분을 남기는 단계; 및
    상기 싱귤레이션 스트리트를 따라 상기 웨이퍼를 절단하여 상기 제1 다이와 상기 제2 다이를 분리하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 두꺼운 층 상부에 제2 비금속 재료의 얇은 층을 피착하는 단계
    를 더 포함하고,
    상기 싱귤레이션 스트리트를 따른 상기 웨이퍼의 절단은 상기 두꺼운 층의 제1 부분과 상기 웨이퍼의 절단에 의해 정의된 절단면 사이에 상기 얇은 층의 제1 부분을 존속시키며, 상기 얇은 층의 제1 부분은 상기 두꺼운 층의 제1 부분을 인캡슐레이트(encapsulate)하는 방법.
  3. 제2항에 있어서, 상기 제1 비금속 재료는 부서지기 쉬운 재료를 포함하고, 상기 제2 비금속 재료는 비정질 수분 장벽 재료를 포함하는 방법.
  4. 제2항에 있어서, 상기 제1 비금속 재료는 알루미늄 질화물을 포함하고, 상기 제2 비금속 재료는 실리콘 질화물을 포함하는 방법.
  5. 제1항에 있어서, 상기 두꺼운 층의 제1 부분은 상기 제1 다이의 주변 근처에 연속적으로 연장하여, 상기 제1 다이의 회로를 둘러싸는 방법.
  6. 제1항에 있어서, 상기 두꺼운 층은 적어도 500 nm의 두께를 갖는 방법.
  7. 제1 절단면 에지를 갖는 기판;
    상기 기판 상부에 피착된 제1 비금속 재료의 두꺼운 층-상기 두꺼운 층은 상기 두꺼운 층의 제1의 두꺼운 에지와 상기 제1 절단면 에지 사이에 마진을 정의함-; 및
    상기 두꺼운 층 상부에 피착된 제2 비금속 재료의 얇은 층
    을 포함하고,
    상기 얇은 층은 상기 제1의 두꺼운 에지를 인캡슐레이트하는 반도체 다이.
  8. 제6항에 있어서, 상기 제1 비금속 재료는 부서지기 쉬운 재료를 포함하고, 상기 제2 비금속 재료는 비정질 수분 장벽 재료를 포함하는 반도체 다이.
  9. 제7항에 있어서, 상기 제1 비금속 재료는 알루미늄 질화물을 포함하고, 상기 제2 비금속 재료는 실리콘 질화물을 포함하는 반도체 다이.
  10. 제9항에 있어서, 상기 반도체 다이는 벌크 음향파(BAW) 장치인 반도체 다이.
  11. 제7항에 있어서, 상기 두꺼운 층의 제1 부분은 상기 제1 다이의 주변 근처에 연속적으로 연장하여, 상기 제1 다이의 회로를 둘러싸는 반도체 다이.
  12. 제7항에 있어서, 상기 두꺼운 층은 적어도 500 nm의 두께를 갖는 반도체 다이.
  13. 제7항에 있어서, 상기 두꺼운 층은 프로파일의 적어도 일부가 상기 제1 절단면 에지의 면에 대해 접선을 따라 경사지는 프로파일을 갖도록 상기 두꺼운 층의 제1의 두꺼운 에지를 정의하는 반도체 다이.
  14. 제1 비금속 재료의 두꺼운 층의 제1 부분을 포함하는 제1 다이; 및
    상기 제1 비금속 재료의 두꺼운 층의 제2 부분을 포함하는 제2 다이
    를 포함하고,
    상기 두꺼운 층의 제1 부분 및 상기 두꺼운 층의 제2 부분은 상기 두꺼운 층이 없는 싱귤레이션 스트리트를 정의하는 반도체 웨이퍼.
  15. 제14항에 있어서, 상기 제1 다이는 제2 비금속 재료의 얇은 층의 제1 부분을 포함하고, 상기 제2 다이는 상기 제2 비금속 재료의 얇은 층의 제2 부분을 포함하며, 상기 얇은 층의 제1 부분은 상기 두꺼운 층의 제1 부분의 제1 싱귤레이션 스트리트 에지를 인캡슐레이트하고, 상기 얇은 층의 제2 부분은 상기 두꺼운 층의 제2 부분의 제2 싱귤레이션 스트리트 에지를 인캡슐레이트하는 반도체 웨이퍼.
  16. 제14항에 있어서, 상기 제1 비금속 재료는 부서지기 쉬운 재료를 포함하고, 상기 제2 비금속 재료는 비정질 수분 장벽 재료를 포함하는 반도체 웨이퍼.
  17. 제14항에 있어서, 상기 제1 비금속 재료는 알루미늄 질화물을 포함하고, 상기 제2 비금속 재료는 실리콘 질화물을 포함하는 반도체 웨이퍼.
  18. 제14항에 있어서, 상기 두꺼운 층의 제1 부분은 상기 제1 다이의 주변 근처에 연속적으로 연장하여, 상기 제1 다이의 회로를 둘러싸는 반도체 웨이퍼.
  19. 제14항에 있어서, 상기 두꺼운 층은 적어도 500 nm의 두께를 갖는 반도체 웨이퍼.
  20. 제14항에 있어서, 상기 두꺼운 층은 프로파일의 적어도 일부가 상기 제1 절 단면 에지의 면에 대해 접선을 따라 경사지는 프로파일을 갖도록 상기 두꺼운 층의 제1의 두꺼운 에지를 정의하는 반도체 웨이퍼.
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