KR20090026652A - 테스트 모드 회로를 포함하는 반도체 메모리 장치 - Google Patents

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KR20090026652A
KR20090026652A KR1020070091757A KR20070091757A KR20090026652A KR 20090026652 A KR20090026652 A KR 20090026652A KR 1020070091757 A KR1020070091757 A KR 1020070091757A KR 20070091757 A KR20070091757 A KR 20070091757A KR 20090026652 A KR20090026652 A KR 20090026652A
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Abstract

본 발명은 테스트 모드 회로를 포함하는 반도체 메모리 장치에 관한 것으로서, 외부 커맨드와 모드 셋을 위한 제 1 어드레스 신호에 응답하여 소정 모드의 세팅에 대응되는 모드 레지스터 셋 신호를 제공하는 모드 세팅부; 및 초기 동작시 상기 모드 레지스터 셋 신호와 테스트 인에이블 제어를 위한 제 2 어드레스 신호에 응답하여 테스트 모드 인에이블이 이루어지고, 상기 테스트 모드 인에이블 상태에서 상기 모드 레지스터 셋 신호와 테스트 아이템 선택을 위한 제 3 어드레스 신호에 응답하여 테스트 모드 아이템 신호를 출력하며, 후속 동작에서 상기 테스트 모드 아이템 신호를 피드백받아서 상기 테스트 모드 인에이블 상태를 유지하는 테스트 모드 회로;를 포함함을 특징으로 한다.

Description

테스트 모드 회로를 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING TEST MODE CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 테스트 모드 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 불량 분석을 위해 다양한 상황을 재연할 수 있도록 테스트 모드를 지원하고 있다. 종래에는 예상치 못한 테스트 모드 진입을 막기 위하여 어드레스 변경과 함께 테스트 모드 레지스터 셋(Mode Register Set) 코드를 연속적으로 3번 입력해야 테스트 모드로 진입하도록 제어된다.
즉, 도 1에 도시된 바와 같이, 클럭 CLK의 라이징 에지에 동기되어 테스트 모드 명령 CMD이 발생하면, 테스트 인에이블 제어를 위한 어드레스 신호들 A<8>, A<9>, A<10>이 모드 레지스터 셋에서 발생하는 테스트 모드 레지스터 셋 신호 TMRS와 함께 클럭 CLK의 라이징 에지에 동기되어 연속적으로 입력된다. 그리고, 테스트 모드 레지스터 셋 신호 TMRS와 어드레스 신호들 A<8>, A<9>, A<10>이 연속적으로 3번 입력되면, 테스트 모드 인에이블 신호 TM_EN가 발생하여 테스트 모드 진입(Test Mode Entry)이 이루어진다.
그리고, 다음 테스트 모드가 연속적으로 진행되는 경우, 다시 테스트 모드 레지스터 셋 신호 TMRS와 어드레스 신호들 A<8>, A<9>, A<10>이 연속적으로 3번 입력되어야 테스트 모드 인에이블 신호 TM_EN가 발생한다.
하지만, 일반적인 제품 테스트 장비에서 테스트 모드 진입이 오동작하는 경우가 거의 희박하며, 실장 테스트시 정상적인 동작이 이루어진다면 종래의 테스트 모드 진입 제어가 불필요할 수 있다. 또한, 연속적인 테스트 모드 동작시 테스트 모드로 진입한 이후에는 종래의 테스트 모드 진입 제어가 불필요할 수 있다.
따라서, 종래의 테스트 모드 진입 제어 방법을 사용할 경우, 테스트 커맨드 삽입이 번거롭고 연속적인 테스트 아이템 사용시 시간상으로 많은 제약이 따르는 문제점이 있다.
본 발명의 목적은 테스트 모드 진입을 간단하게 제어할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 다른 목적은 테스트 모드가 연속적으로 수행되는 경우에 테스트 모드 동작 속도를 줄일 수 있는 반도체 메모리 장치를 제공한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 외부 커맨드와 모드 셋을 위한 제 1 어드레스 신호에 응답하여 소정 모드의 세팅에 대응되는 모드 레지스터 셋 신호를 제공하는 모드 세팅부; 및 초기 동작시 상기 모드 레지스터 셋 신호와 테스트 인에이블 제어를 위한 제 2 어드레스 신호에 응답하여 테스트 모드 인에이블이 이루어지고, 상기 테스트 모드 인에이블 상태에서 상기 모드 레지스터 셋 신호와 테스트 아이템 선택을 위한 제 3 어드레스 신호에 응답하여 테스트 모드 아이템 신호를 출력하며, 후속 동작에서 상기 테스트 모드 아이템 신호를 피드백받아서 상기 테스트 모드 인에이블 상태를 유지하는 테스트 모드 회로;를 포함함을 특징으로 한다.
상기 모드 세팅부는 상기 외부 커맨드와 상기 제 1 어드레스 신호에 의해 테스트 모드 레지스터로 세팅될 때 테스트 모드 레지스터 셋 신호를 제공하고, 상기 외부 커맨드와 상기 제 1 어드레스 신호에 의해 확장 모드 레지스터로 세팅될 때 확장 모드 레지스터 셋 신호를 제공함이 바람직하다.
상기 테스트 모드 회로는 초기 동작시 상기 모드 세팅부에서 상기 테스트 모드 레지스터 셋 신호가 제공될 때 상기 테스트 모드 레지스터 셋 신호와 상기 제 2 어드레스 신호에 두 번 이상 응답하여 상기 테스트 모드를 인에이블시키고, 초기 동작시 상기 모드 세팅부에서 상기 확장 모드 레지스터 셋 신호가 제공될 때 상기 확장 모드 레지스터 셋 신호와 상기 제 2 어드레스 신호에 한 번 응답하여 상기 테스트 모드를 인에이블시킴이 바람직하다.
상기 테스트 모드 회로는, 상기 테스트 모드 레지스터 셋 신호에 응답하여 상기 제 2 어드레스 신호를 순차적으로 시프트시켜 다수의 어드레스 시프트 신호로 출력하는 어드레스 시프트부; 상기 확장 모드 레지스터 셋 신호에 응답하여 상기 제 2 어드레스 신호를 래치하여 테스트 모드 제어 신호로 출력하는 어드레스 래치부; 상기 다수의 어드레스 시프트 신호, 상기 테스트 모드 제어 신호, 및 상기 피드백된 테스트 모드 아이템 신호 중 어느 하나에 응답하여 상기 테스트 모드 인에이블에 대응되는 테스트 모드 인에이블 신호를 생성하는 테스트 모드 인에이블 제어부; 및 상기 테스트 모드 레지스터 셋 신호와 상기 테스트 모드 인에이블 신호에 응답하여서, 상기 제 3 어드레스 신호를 디코딩하여 상기 테스트 모드 아이템 신호로 출력하는 어드레스 디코딩부;를 포함함이 바람직하다.
상기 어드레스 시프트부는 상기 테스트 모드 레지스터 셋 신호가 입력될 때마다 상기 제 2 어드레스 신호를 순차적으로 시프트시켜서 상기 테스트 모드 레지스터 셋 신호의 입력 횟수에 대응되는 수의 상기 어드레스 시프트 신호들을 출력함이 바람직하다.
상기 어드레스 래치부는, 상기 제 2 어드레스 신호를 입력받아서, 상기 확장 모드 레지스터 셋 신호가 입력되는 시점에 상기 제 2 어드레스 신호를 전달하는 전달부; 및 상기 전달부에서 전달된 상기 제 2 어드레스 신호를 래치하여 테스트 모드 제어 신호로 출력하는 래치부;를 포함함이 바람직하다.
상기 어드레스 래치부는 파워 업 시점에 상기 전달부의 출력단을 초기화시키는 초기화부를 더 포함함이 바람직하다.
상기 테스트 모드 인에이블 제어부는, 상기 다수의 어드레스 시프트 신호를 인코딩하여 출력하는 인코더; 상기 테스트 모드 제어 신호와 상기 테스트 모드 아이템 신호를 논리 조합하여 출력하는 제 1 논리 조합부; 및 상기 인코더의 출력과 상기 제 1 논리 조합부의 출력을 논리 조합하여 상기 테스트 모드 인에이블 신호로 출력하는 제 2 논리 조합부;를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 테스트 모드 회로는, 초기 동작시 연속적으로 입력되는 테스트 모드 레지스터 셋 신호와 테스트 인에이블 제어를 위한 제 1 어드레스 신호로써 테스트 모드 인에이블을 제어하고, 후속 동작시 테스트 모드 아이템 신호를 피드백받아 상기 테스트 모드 인에이블 상태를 유지하는 테스트 모드 제어부; 및 상기 테스트 모드 인에이블에 따라 테스트 아이템 선택을 위한 제 2 어드레스 신호를 디코딩하여 상기 테스트 모드 아이템 신호를 출력하는 어드레스 디코딩부;를 포함함을 특징으로 한다.
상기 테스트 모드 제어부는 상기 테스트 모드 레지스터 셋 신호와 상기 제 1 어드레스 신호가 2번 이상 입력될 때 상기 테스트 모드 인에이블을 위한 테스트 모 드 인에이블 신호를 생성함이 바람직하다.
상기 테스트 모드 제어부는, 상기 테스트 모드 레지스터 셋 신호에 응답하여 상기 제 1 어드레스 신호를 순차적으로 시프트시켜 어드레스 시프트 신호들로 출력하는 어드레스 시프트부; 및 상기 어드레스 시프트 신호들과 상기 테스트 모드 아이템 신호 중 어느 하나에 응답하여 상기 테스트 모드 인에이블 신호를 생성하는 테스트 모드 인에이블 제어부;를 포함함이 바람직하다.
상기 어드레스 시프트부는 상기 테스트 모드 레지스터 셋 신호가 입력될 때마다 상기 제 1 어드레스 신호를 순차적으로 시프트시켜서 상기 테스트 모드 레지스터 셋 신호의 입력 횟수에 대응되는 수의 상기 어드레스 시프트 신호들을 출력함이 바람직하다.
상기 테스트 모드 인에이블 제어부는 상기 다수의 시프트 신호를 인코딩하는 인코더; 및 상기 인코더의 출력과 상기 테스트 모드 아이템 신호를 논리 조합하여 상기 테스트 모드 인에이블 신호로 출력하는 논리 조합부;를 포함함이 바람직하다.
상기 어드레스 디코딩부는 상기 테스트 모드 인에이블 신호와 상기 테스트 모드 레지스터 셋 신호에 응답하여서, 상기 제 2 어드레스 신호들을 디코딩하여 상기 테스트 모드 아이템 신호로 출력함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 테스트 모드 회로는, 초기 동작시 확장 모드 레지스터 셋 신호와 테스트 인에이블 제어를 위한 제 1 어드레스 신호로써 테스트 모드 인에이블을 제어하고, 후속 동작시 테스트 모드 아이템 신호를 피드백받아 상기 테스트 모드 인에이블 상태를 유지하는 테 스트 모드 제어부; 및 상기 테스트 모드 진입에 따라 테스트 아이템 선택을 위한 제 2 어드레스 신호를 디코딩하여 상기 테스트 모드 아이템 신호를 출력하는 어드레스 디코딩부;를 포함함을 특징으로 한다.
상기 테스트 모드 제어부는, 상기 확장 모드 레지스터 셋 신호에 응답하여 상기 제 1 어드레스 신호를 래치하여 테스트 모드 제어 신호로 출력하는 어드레스 래치부; 및 상기 테스트 모드 제어 신호와 상기 피드백된 테스트 모드 아이템 신호 중 어느 하나에 응답하여 테스트 모드 인에이블 신호를 생성하는 테스트 모드 인에이블 제어부;를 포함함이 바람직하다.
상기 어드레스 래치부는, 상기 확장 모드 레지스터 셋 신호가 입력되는 시점에 상기 제 1 어드레스 신호를 전달하는 전달부; 상기 전달부에서 전달된 상기 제 1 어드레스 신호를 래치하여 상기 테스트 모드 제어 신호로 출력하는 래치부; 및 상기 테스트 모드 제어 신호와 상기 테스트 모드 아이템 신호를 논리 조합하여 상기 테스트 모드 인에이블 신호로 출력하는 논리 조합부;를 포함함이 바람직하다.
상기 어드레스 디코딩부는 상기 테스트 모드 인에이블 신호와 테스트 모드 레지스터 셋 신호에 응답하여서, 상기 제 2 어드레스 신호를 디코딩하여 상기 테스트 모드 아이템 신호로 출력함이 바람직하다.
본 발명은 초기 테스트 모드 진입시 커맨드와 어드레스를 두 번 이상 입력하고, 다음 연속된 테스트 모드 동작이 커맨드와 어드레스의 한 번의 입력으로 이루어지므로, 테스트 모드 진입 오동작을 방지할 수 있으면서 연속된 테스트 모드 동 작시 테스트 모드 인에이블이 간단하게 제어될 수 있는 효과가 있다.
그리고, 본 발명은 초기에 출력되는 테스트 모드 셋 신호를 피드백받아서 테스트 모드 인에이블 상태를 유지하므로, 테스트 모드 동작이 연속적으로 이루어지는 경우 테스트 시간 및 전류 소모를 줄일 수 있는 효과가 있다.
또한, 본 발명은 확장 모드 레지스터 셋과 같은 다른 테스트 모드로 세팅되어 테스트 모드 진입이 한 번의 커맨드와 어드레스의 입력으로 이루어지므로, 테스트 모드 진입이 간단하게 제어되는 동시에 초기 테스트 모드 진입을 위한 테스트 시간 및 전류 소모를 줄일 수 있는 효과가 있다.
본 발명은 테스트 모드가 연속적으로 수행되는 경우 초기 동작시 연속적인 테스트 모드 레지스터 세팅과 어드레스의 입력으로써 테스트 모드가 인에이블되어 테스트 모드 아이템을 생성하고, 후속 동작에서 상기 생성된 테스트 모드 아이템 신호를 피드백받아 테스트 모드 인에이블 상태를 유지시키므로, 후속 동작에서 다시 테스트 모드 인에이블을 위한 연속적인 어드레스 입력이 불필요하다.
또한, 본 발명은 테스트 모드가 연속적으로 수행되는 경우 초기 동작시 확장 모드 레지스터 세팅과 소정 어드레스의 입력으로써 테스트 모드가 인에이블되어 테스트 모드 아이템을 생성하고, 후속 동작에서 상기 테스트 모드 아이템 신호를 피드백받아 테스트 모드 인에이블 상태를 유지시키므로, 초기 또는 후속 동작에서 테스트 모드 진입을 위한 연속적인 어드레스 입력이 불필요하다.
구체적으로, 도 2를 참조하면, 본 발명의 반도체 메모리 장치는 모드 세팅 부(20)와, 테스트 모드 회로(24)를 포함하는 구성을 갖는다.
모드 세팅부(20)는 외부 커맨드 CMD와 어드레스 신호들 A<0:n>(여기서, n은 1 이상의 자연수) 중 모드 셋을 위한 어드레스 신호들의 상태에 따라 소정 모드 레지스터로 세팅되며, 상기 소정 모드 레지스터 셋은 테스트 모드 레지스터 셋 또는 확장 모드 레지스터 셋(Extended Mode Register Set)에 대응될 수 있다. 참고로, 확장 모드 레지스터 셋은 출력 드라이버 사이즈 조절과 지연 고정 루프의 인에이블 등을 결정하며, DDR2에서는 확장 모드 레지스터 셋이 두 개가 존재한다. 이러한 확장 모드 레지스터 셋에는 남는 코드가 존재하므로, 상기 남는 코드에 테스트 모드 진입 동작에 관련된 프로그램이 미리 설정될 수 있다.
즉, 모드 세팅부(20)는 테스트 모드 레지스터로 세팅되는 경우 테스트 모드 레지스터 셋 신호 TMRS를 출력하고, 확장 모드 레지스터로 세팅되는 경우 확장 모드 레지스터 셋 신호 EMRS를 출력한다.
테스트 모드 회로(24)는 테스트 모드 레지스터 세팅시 테스트 모드 레지스터 셋 신호 TMRS와 어드레스 신호들 A<0:n>을 입력받아 테스트 모드 아이템 신호들 TM<0:m>(여기서, m은 1 이상의 자연수)을 생성하고, 확장 모드 레지스터 세팅시 확장 모드 레지스터 셋 신호 EMRS와 어드레스 신호들 A<0:n>을 입력받아 테스트 모드 아이템 신호들 TM<0:m>을 생성한다.
여기서, 테스트 모드 회로(24)는 초기 동작시 테스트 모드 레지스터 모드로 세팅된 경우, 테스트 모드 레지스터 셋 신호 TMRS와 함께 어드레스 신호들 A<0:n> 중 테스트 인에이블 제어를 위한 어드레스들을 2번 이상 연속적으로 입력받아 테스 트 모드 아이템 신호 TM<0>를 생성한다. 이후, 연속적인 테스트 모드 동작시, 테스트 모드 회로(24)는 생성된 테스트 모드 아이템 신호 TM<0>를 피드백받아 테스트 모드 인에이블이 유지된 상태에서 테스트 모드 아이템 신호들 TM<1:m>을 생성한다.
또한, 테스트 모드 회로(24)는 초기 동작시 확장 모드 레지스터로 세팅된 경우, 확장 모드 레지스터 셋 신호 EMRS와 함께 어드레스 신호들 A<0:n> 중 테스트 인에이블 제어를 위한 어느 하나를 1번 입력받아 테스트 모드 아이템 신호 TM<0>를 생성한다. 이후, 연속적인 테스트 모드 동작시, 테스트 모드 회로(24)는 생성된 테스트 모드 아이템 신호 TM<0>를 피드백받아 테스트 모드 인에이블이 유지된 상태에서 테스트 모드 아이템 신호들 TM<1:m>을 생성한다. 여기서, 확장 모드 레지스터 세팅시 입력되는 어드레스 신호, 예를 들어, A<0>는 확장 모드 레지스터 셋에서 테스트 모드 진입을 결정하는 어드레스 신호이다.
이러한 테스트 모드 회로(24)는 구체적으로, 도 3과 같이 구성될 수 있다.
도 3을 참조하면, 테스트 모드 회로(24)는 테스트 모드 제어부와 어드레스 디코딩부를 포함하며, 테스트 모드 제어부는 다수의 어드레스 시프트부(30~32), 어드레스 래치부(33), 및 테스트 모드 인에이블 제어부(34)를 포함하여 구성될 수 있고, 어드레스 디코딩부는 다수의 프리 디코더(35~37)와 메인 디코더(38)를 포함하여 구성될 수 있다.
다수의 어드레스 시프트부(30~32)는 테스트 모드 레지스터 셋 신호 TMRS가 입력될 때마다 테스트 인에이블 제어를 위한 어드레스 신호들 A<8:10>을 각각 시프트시켜 어드레스 시프트 신호들 TS<81:83>, TS<91:93>, TS<101:103>로 출력하며, 리셋 신호 RESET로써 초기화될 수 있다.
이러한 다수의 어드레스 시프트부(30~32)는 각각 동일하게 구성될 수 있으며, 그 중 대표적으로 어드레스 시프트부(30)의 구성을 도 4를 참조하여 살펴보기로 한다.
어드레스 시프트부(30)는 도 4에 도시된 바와 같이, 테스트 모드 레지스터 셋 신호 TMRS를 지연시키는 인버터 체인(INV1,INV2), 인버터(INV2)의 출력을 반전시키는 인버터(INV3), 두 인버터(INV2,INV3)의 출력에 응답하여 어드레스 신호 A<8>를 시프트시켜 어드레스 시프트 신호 TS81, TS82, TS83를 순차적으로 출력하고 리셋 신호 RESET에 의해 리셋되는 직렬 연결된 다수의 플립플롭(40~44)을 포함한다.
여기서, 플립플롭들(40,42,44)의 구성이 서로 동일할 수 있고, 플립플롭들(41,43)의 구성이 서로 동일할 수 있다.
플립플롭들(40,42,44) 중 플립플롭(40)의 구성을 대표적으로 살펴보면, 플립플롭(40)은 테스트 모드 레지스터 셋 신호 TMRS가 하이 레벨로 인에이블될 때 어드레스 신호 A<8>를 전달하는 전송 게이트(TG1), 전송 게이트(TG1)의 출력과 리셋 신호 RESET를 낸드 조합하여 어드레스 시프트 신호 TS81로 출력하는 낸드 게이트(NA1), 및 테스트 모드 레지스터 셋 신호 TMRS가 로우 레벨로 디스에이블될 때 어드레스 시프트 신호 TS81를 반전하여 전송 게이트(TG1)의 출력단으로 전달하는 3상 인버터(TIV1)를 포함한다.
그리고, 플립플롭들(41,43) 중 플립플롭(41)의 구성을 대표적으로 살펴보면, 플립플롭(41)은 테스트 모드 레지스터 셋 신호 TMRS가 로우 레벨로 디스에이블될 때 어드레스 시프트 신호 TS81를 전달하는 전송 게이트(TG2), 전송 게이트(TG2)의 출력과 리셋 신호 RESET를 낸드 조합하여 플립플롭(42)으로 출력하는 낸드 게이트(NA2), 및 테스트 모드 레지스터 셋 신호 TMRS가 하이 레벨로 인에이블될 때 낸드 게이트(NA2)의 출력을 반전하여 전송 게이트(TG2)의 출력단으로 전달하는 3상 인버터(TIV2)를 포함한다.
이러한 구성을 갖는 어드레스 시프트부(30)는 테스트 모드 레지스터 셋 신호 TMRS가 하이 레벨로 입력될 때 어드레스 신호 A<8>를 시프트시켜 어드레스 시프트 신호 TS81로 출력하고, 다시 테스트 모드 레지스터 셋 신호 TMRS가 하이 레벨로 입력될 때 어드레스 시프트 신호 TS81를 시프트시켜 어드레스 시프트 신호 TS82로 출력하며, 또다시 테스트 모드 레지스터 셋 신호 TMRS가 하이 레벨로 입력될 때 어드레스 시프트 신호 TS82를 시프트시켜 어드레스 시프트 신호 TS83로 출력한다.
그리고, 각 플립플롭(40~44)의 출력은 테스트 모드 레지스터 셋 신호 TMRS의 논리 레벨이 변경될 때마다 낸드 게이트(예컨대, NA1)와 3상 인버터(예컨대, TIV1)에 의해 래치된다.
어드레스 래치부(33)는 확장 모드 레지스터 셋 신호 EMRS에 응답하여 테스트 인에이블 제어를 위한 어드레스 신호 A<0>를 래치하여 테스트 모드 제어 신호 TM_CTRL로 출력하며, 파워 업 신호 PWRUP에 의해 초기화될 수 있다.
즉, 도 5를 참조하면, 어드레스 래치부(33)는 확장 모드 레지스터 셋 신호 EMRS에 응답하여 어드레스 신호 A<0>를 전달하는 전달부(50), 전달부(50)의 출력을 래치하여 테스트 모드 제어 신호 TM_CTRL로 출력하는 래치부(52), 및 파워 업 신호 PWRUP에 응답하여 전달부(50)의 출력단을 초기화시키는 초기화부(54)를 포함한다.
전달부(50)는 확장 모드 레지스터 셋 신호 EMRS를 반전하는 인버터(INV4)와, 확장 모드 레지스터 셋 신호 EMRS가 하이 레벨로 인에이블될 때 어드레스 신호 A<0>를 전달하는 전송 게이트(TG3)를 포함한다.
그리고, 래치부(52)는 전달부(50)의 출력을 래치하는 두 인버터(IV5,IV6)와, 인버터(IN5)의 출력을 반전하여 테스트 모드 제어 신호 TM_CTRL로 출력하는 인버터(IV7)를 포함한다.
또한, 초기화부(54)는 파워 업 신호 PWRUP에 응답하여 전달부(50)의 출력단을 접지 전압 VSS 레벨로 풀 다운시키는 NMOS 트랜지스터(N1)를 포함한다.
테스트 모드 세팅부(34)는 어드레스 시프트 신호들 TS<81:83>, TS<91:93>, TS<101:103>, 테스트 모드 제어 신호 TM_CTRL, 및 피드백된 테스트 모드 아이템 신호 TM<0>를 입력받아서, 이들 중 인에이블된 신호에 대응되는 테스트 모드 인에이블 신호 TM_EN를 생성한다.
이러한 테스트 모드 세팅부(34)는 도 6에 도시된 바와 같이, 어드레스 시프트 신호들 TS<81:83>, TS<91:93>, TS<101:103>을 인코딩하는 인코딩부(60), 테스트 모드 제어 신호 TM_CTRL와 테스트 모드 아이템 신호 TM<0>를 논리 조합하는 논리 조합부(62), 및 인코딩부(60)의 출력과 논리 조합부(62)의 출력을 논리 조합하여 테스트 모드 인에이블 신호 TM_EN를 출력하는 논리 조합부(64)를 포함한다.
인코딩부(60)는 어드레스 시프트 신호 TS81를 반전하는 인버터(IV8), 어드레 스 시프트 신호 TS82를 반전하는 인버터(IV9), 인버터(IV9)의 출력과 어드레스 시프트 신호 TS83를 노아 조합하는 노아 게이트(NR1), 및 인버터(IV8)의 출력과 노아 게이트(NR1)의 출력을 낸드 조합하는 낸드 게이트(NA3)를 포함한다.
또한, 인코딩부(60)는 어드레스 시프트 신호 TS92와 어드레스 시프트 신호 TS93를 노아 조합하는 노아 게이트(NR2), 어드레스 시프트 신호 TS91와 노아 게이트(NR2)의 출력을 낸드 조합하는 낸드 게이트(NA4), 및 낸드 게이트(NA4)의 출력을 반전하는 인버터(IV10)를 포함한다.
또한, 인코딩부(60)는 어드레스 시프트 신호 TS101를 반전하는 인버터(IV11), 어드레스 시프트 신호 TS102를 반전하는 인버터(IV12), 인버터(IV12)의 출력과 어드레스 시프트 신호 TS103를 낸드 조합하는 낸드 게이트(NA5), 및 인버터(IV11)의 출력과 낸드 게이트(NA5)의 출력을 노아 조합하는 노아 게이트(NR3)를 포함한다.
또한, 인코딩부(60)는 인버터(IV10)의 출력과 노아 게이트(NR3)의 출력을 낸드 조합하는 낸드 게이트(NA6)와, 낸드 게이트(NA3)의 출력과 낸드 게이트(NA6)의 출력을 노아 조합하는 노아 게이트(NR4)를 포함한다.
논리 조합부(62)는 테스트 모드 제어 신호 TM_CTRL와 테스트 모드 아이템 신호 TM<0>를 노아 조합하는 노아 게이트(NR5)와, 노아 게이트(NR5)의 출력을 반전하는 인버터(IV13)를 포함한다.
그리고, 논리 조합부(64)는 인코딩부(60)의 출력과 논리 조합부(62)의 출력을 노아 조합하는 노아 게이트(NR6)와, 노아 게이트(NR6)의 출력을 반전하여 테스 트 모드 인에이블 신호 TM_EN로 출력하는 인버터(IV14)를 포함한다.
프리 디코더(35)는 테스트 모드 인에이블 신호 TM_EN가 인에이블되는 시점에 테스트 아이템 선택을 위한 어드레스 신호들 A<0:1>을 디코딩하여 테스트 모드 레지스터 셋 신호 TMRS에 동기되는 디코딩 신호들 TSET<0:3>로 출력한다.
그리고, 프리 디코더(36)는 테스트 아이템 선택을 위한 어드레스 신호들 A<2:4>을 디코딩하여 디코딩 신호들 TRG234<0:7>로 출력하고, 프리 디코더(37)는 테스트 아이템 선택을 위한 어드레스 신호들 A<5:6>을 디코딩하여 디코딩 신호들 TRG56<0:3>로 출력한다.
메인 디코더(38)는 디코딩 신호들 TSET<0:3>, TRG234<0:7>, TRG56<0:3>을 디코딩하여 테스트 모드 아이템 신호들 TM<0:127>을 출력하며, 리셋 신호 RESET에 의해 초기화된다.
여기서, 메인 디코더(38)는 도 7과 같은 회로를 다수 포함하며, 상기 회로의 개수는 테스트 모드 아이템 수(예컨대, 128개)에 따라 결정된다.
이러한 메인 디코더(38)에 포함되는 회로는 도 7에 도시된 바와 같이, 디코딩 신호들 TSET<0>, TRG234<0>, TRG56<0>을 낸드 조합하는 낸드 게이트(NA7), 낸드 게이트(NA7)의 출력과 낸드 게이트(NA9)의 출력을 낸드 조합하는 낸드 게이트(NA8), 낸드 게이트(NA8)의 출력과 리셋 신호 RESET를 낸드 조합하는 낸드 게이트(NA9), 및 낸드 게이트(NA8)의 출력을 지연시켜 테스트 모드 아이템 신호 TM<0>로 출력하는 인버터 체인(IV15,IV16)을 포함한다.
이하, 도 8 및 도 9를 참조하여 본 발명의 반도체 메모리 장치의 동작을 상 세히 살펴보기로 한다.
우선, 도 8을 참조하면, 초기 동작시 소정 클럭 CLK에 라이징 에지에 동기되어 입력되는 외부 커맨드 CMD와 어드레스 신호들 A<0:n>에 의해 테스트 모드 레지스터로 세팅되는 경우, 모드 세팅부(20)에서 테스트 모드 레지스터 셋 신호 TMRS가 제공된다.
그리고, 외부 커맨드 CMD에 의해 테스트 모드 레지스터 셋 신호 TMRS가 테스트 모드 회로(24)로 여러 번 입력되고, 테스트 모드 레지스터 셋 신호 TMRS의 입력과 동시에 어드레스 신호들 A<8:10>이 각각 클럭 CLK의 라이징 에지에 동기되어 테스트 모드 회로(24)로 여러 번 입력되면, 어드레스 시프트부(30~32)와 테스트 모드 인에이블 제어부(34)에 의해 테스트 모드 인에이블 신호 TM_EN가 하이 레벨로 인에이블된다. 예를 들어, 테스트 모드 레지스터 셋 신호 TMRS와 어드레스 신호들 A<8:10>이 3번 연속으로 입력될 때 테스트 모드 인에이블 신호 TM_EN가 하이 레벨로 인에이블된다.
테스트 모드 인에이블 신호 TM_EN가 하이 레벨로 인에이블됨에 따라, 어드레스 신호들 A<0:1>, A<2:4>, A<5:6>이 각각 프리 디코더(35~37)를 통해 디코딩되고, 디코딩된 신호들 TSET<0:3>, TRG234<0:7>, TRG56<0:3>은 메인 디코더(38)를 통해 디코딩되어 테스트 모드 아이템 신호들 TM<0:m> 중 어느 하나가 하이 레벨로 발생한다. 그리고, 하이 레벨로 발생한 테스트 모드 아이템 신호는 테스트할 내부 회로로 입력되어 상기 내부 회로의 테스트 동작을 인에이블시킨다.
이때, 디코딩된 신호들 TSET<0:3>, TRG234<0:7>, TRG56<0:3> 중 TEST<0>, TRG234<0>, TRG56<0>에 의해 테스트 모드 아이템 신호 TM<0>가 발생한다고 가정하면, 상기 테스트 모드 아이템 신호 TM<0>는 테스트 모드 인에이블 제어부(34)로 피드백된다.
그리고, 피드백된 테스트 모드 아이템 신호 TM<0>에 의해 테스트 모드 인에이블 신호 TM_EN가 어드레스 신호들 A<8:10>의 상태에 영향을 받지 않고 인에이블 상태, 즉, 하이 레벨 상태로 유지된다.
따라서, 다음 테스트 모드 동작이 수행될 때, 즉, 테스트 모드 레지스터 셋 신호 TMRS가 입력될 때 어드레스 신호들 A<0:1>, A<2:4>, A<5:6>이 바로 프리 디코더(35~37)와 메인 디코더(38)를 통해 디코딩되어 테스트 모드 아이템 신호, 예를 들어, TM<1>가 출력된다.
이후에도 테스트 모드 동작이 연속적으로 수행되는 경우, 피드백된 테스트 모드 아이템 신호 TM<0>에 의해 테스트 모드 인에이블 신호 TM_EN가 인에이블 상태로 유지되므로, 테스트 모드 레지스터 셋 신호 TMRS가 입력되는 시점에서 테스트 모드 아이템 신호, 예를 들어, TM<2>가 하이 레벨로 출력된다.
즉, 본 발명의 반도체 메모리 장치는 초기 동작시 외부 커맨드 CMD와 어드레스 신호들 A<0:n>에 의해 테스트 모드 레지스터로 세팅되는 경우, 2번 이상 연속적으로 테스트 모드 레지스터 셋 신호 TMRS와 어드레스 신호들 A<8:10>이 입력될 때 테스트 모스 인에이블 신호 TM_EN가 인에이블된다.
그리고, 테스트 모스 인에이블 신호 TM_EN에 의해 어드레스 신호들 A<0:6>이 디코딩되어 테스트 모드 아이템 신호 TM<0>가 인에이블되고, 상기 인에이블된 테스 트 모드 아이템 신호 TM<0>가 피드백되어 테스트 모스 인에이블 신호 TM_EN를 인에이블 상태로 유지시킨다.
따라서, 다음 연속적으로 테스트 모드 동작이 수행되는 경우 테스트 모드 레지스터 셋 신호 TMRS가 입력되는 시점에 어드레스 신호들 A<0:6>이 디코딩되어 다른 테스트 모드 아이템 신호, 예를 들어, TM<1>가 인에이블된다.
이와 같이, 본 발명의 반도체 메모리 장치는 초기 동작시 어드레스 변경과 함께 모드 레지스터 셋 코드를 두 번 이상 입력해야 테스트 모드 진입이 이루어지므로, 예상치 못한 테스트 모드 진입을 막을 수 있는 효과가 있다.
또한, 초기 테스트 모드 진입이 이루어진 이후 연속적인 테스트 모드 동작시, 이후의 테스트 모드 동작은 초기에 생성된 테스트 모드 아이템 신호에 의해 인에이블 상태로 유지되므로, 어드레스 신호와 모드 레지스터 셋 코드가 다시 연속적으로 입력될 필요가 없다.
따라서, 초기 테스트 모드 이후 레지스터 셋 코드가 입력되는 시점에 바로 어드레스 신호들이 코딩되어 테스트 모드 아이템 신호로 출력되므로, 연속적인 테스트 모드 동작시 테스트 시간이 단축될 수 있는 효과가 있다.
아울러, 두번째 테스트 모드 동작부터 어드레스 신호 A<8:10> 입력이 필요 없으므로, 어드레스 시프트부(30~32)와 테스트 모드 인에이블 제어부(34)의 인코딩부(60)가 동작하지 않아도 된다. 따라서, 어드레스 시프트부(30~32)와 테스트 모드 인에이블 제어부(34)의 인코딩부(60)에 의한 전류 소모가 줄어들 수 있는 효과가 있다.
다음, 도 9를 참조하면, 초기 동작시 외부 커맨드 CMD와 어드레스 신호들 A<0:n>에 의해 확장 모드 레지스터로 세팅되는 경우, 모드 세팅부(20)에서 확장 모드 레지스터 셋 신호 EMRS가 제공된다.
그리고, 확장 모드 레지스터 셋 신호 EMRS와 어드레스 신호 A<0>가 테스트 모드 인에이블 제어부(34)로 입력됨에 따라 테스트 모드 인에이블 신호 TM_EN가 어드레스 신호들 A<8:10>의 상태에 관계없이 하이 레벨로 인에이블된다.
테스트 모드 인에이블 신호 TM_EN가 인에이블됨에 따라, 어드레스 신호들 A<0:1>, A<2:4>, A<5:6>이 각각 프리 디코더(35~37)를 통해 디코딩되고, 디코딩된 신호들 TSET<0:3>, TRG234<0:7>, TRG56<0:3>은 메인 디코더(38)를 통해 디코딩되어 테스트 모드 아이템 신호들 TM<0:m> 중 어느 하나, 예를 들어, TM<0>가 하이 레벨로 인에이블된다.
그리고, 다음 테스트 모드 동작이 연속적으로 수행되는 경우, 인에이블된 테스트 모드 아이템 신호 TM<0>가 테스트 모드 인에이블 제어부(34)로 피드백됨에 따라 테스트 모드 인에이블 신호 TM_EN가 인에이블 상태로 유지되므로, 어드레스 신호들 A<0:1>, A<2:4>, A<5:6>이 바로 프리 디코더(35~37)와 메인 디코더(38)를 통해 디코딩되어 테스트 모드 아이템 신호, 예를 들어, TM<1>가 하이 레벨로 인에이블된다.
즉, 본 발명의 반도체 메모리 장치는 초기 동작시 외부 커맨드 신호 CMD와 어드레스 신호들 A<0:n>에 의해 확장 모드 레지스터로 세팅되는 경우, 커맨드 신호 CMD와 테스트 인에이블 제어를 위한 어드레스 신호들 A<8:10>의 연속적인 입력이 없어도 테스트 모드 진입이 이루어진다.
따라서, 제품 테스트에 있어서 커맨드 신호 CMD 삽입의 번거로움을 줄일 수 있으며, 연속적인 어드레스 신호들 A<8:10> 입력에 의한 테스트 시간 및 전류 소모가 줄어들 수 있는 효과가 있다.
본 발명은 실시 예로서 테스트 모드 레지스터와 확장 모드 레지스터 세팅이 병행될 수 있는 반도체 메모리 장치를 개시하였으나, 초기 테스트 모드 진입을 위해 테스트 모드 레지스터로만 세팅되거나 확장 테스트 모드 레지스터로만 세팅되는 구성이 제시될 수도 있다.
즉, 초기 테스트 모드 진입을 위해 테스트 모드 레지스터 셋만 지원하는 경우, 테스트 모드 회로(24)에서 어드레스 래치부(33)의 구성이 없어지고, 테스트 모드 세팅부(34)에서 논리 조합부(62) 없이 테스트 모드 아이템 신호 TM<0>가 바로 논리 조합부(64)로 입력된다.
그리고, 초기 테스트 모드 진입을 위해 확장 모드 레지스터 셋만 지원하는 경우, 테스트 모드 회로(24)에서 어드레스 시프트부들(30,31,32)과 논리 조합부(64)의 구성이 없어지고, 논리 조합부(62)를 통해 바로 테스트 모드 인에이블 신호 TM_EN가 출력된다.
도 1은 종래의 반도체 메모리 장치에서 테스트 모드 진입을 설명하기 위한 파형도.
도 2은 본 발명의 테스트 모드 제어를 위한 반도체 메모리 장치를 나타내는 블럭도.
도 3은 도 2의 테스트 모드 회로(24)의 일 예를 나타내는 블럭도.
도 4는 도 3의 어드레스 시프트부(30)의 일 예를 나타내는 회로도.
도 5는 도 3의 어드레스 래치부(33)의 일 예를 나타내는 회로도.
도 6은 도 3의 테스트 모드 세팅부(34)의 일 예를 나타내는 회로도.
도 7은 도 3의 메인 디코더(38)의 일부분을 나타내는 회로도.
도 8은 본 발명의 반도체 메모리 장치의 제 1 테스트 모드 동작을 설명하기 위한 파형도.
도 9는 본 발명의 반도체 메모리 장치의 제 2 테스트 모드 동작을 설명하기 위한 파형도.

Claims (18)

  1. 외부 커맨드와 모드 셋을 위한 제 1 어드레스 신호에 응답하여 소정 모드의 세팅에 대응되는 모드 레지스터 셋 신호를 제공하는 모드 세팅부; 및
    초기 동작시 상기 모드 레지스터 셋 신호와 테스트 인에이블 제어를 위한 제 2 어드레스 신호에 응답하여 테스트 모드 인에이블이 이루어지고, 상기 테스트 모드 인에이블 상태에서 상기 모드 레지스터 셋 신호와 테스트 아이템 선택을 위한 제 3 어드레스 신호에 응답하여 테스트 모드 아이템 신호를 출력하며, 후속 동작에서 상기 테스트 모드 아이템 신호를 피드백받아서 상기 테스트 모드 인에이블 상태를 유지하는 테스트 모드 회로;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 모드 세팅부는 상기 외부 커맨드와 상기 제 1 어드레스 신호에 의해 테스트 모드 레지스터로 세팅될 때 테스트 모드 레지스터 셋 신호를 제공하고, 상기 외부 커맨드와 상기 제 1 어드레스 신호에 의해 확장 모드 레지스터로 세팅될 때 확장 모드 레지스터 셋 신호를 제공함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 테스트 모드 회로는 초기 동작시 상기 모드 세팅부에서 상기 테스트 모드 레지스터 셋 신호가 제공될 때 상기 테스트 모드 레지스터 셋 신호와 상기 제 2 어드레스 신호에 두 번 이상 응답하여 상기 테스트 모드를 인에이블시키고, 초기 동작시 상기 모드 세팅부에서 상기 확장 모드 레지스터 셋 신호가 제공될 때 상기 확장 모드 레지스터 셋 신호와 상기 제 2 어드레스 신호에 한 번 응답하여 상기 테스트 모드를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 테스트 모드 회로는,
    상기 테스트 모드 레지스터 셋 신호에 응답하여 상기 제 2 어드레스 신호를 순차적으로 시프트시켜 다수의 어드레스 시프트 신호로 출력하는 어드레스 시프트부;
    상기 확장 모드 레지스터 셋 신호에 응답하여 상기 제 2 어드레스 신호를 래치하여 테스트 모드 제어 신호로 출력하는 어드레스 래치부;
    상기 다수의 어드레스 시프트 신호, 상기 테스트 모드 제어 신호, 및 상기 피드백된 테스트 모드 아이템 신호 중 어느 하나에 응답하여 상기 테스트 모드 인에이블에 대응되는 테스트 모드 인에이블 신호를 생성하는 테스트 모드 인에이블 제어부; 및
    상기 테스트 모드 레지스터 셋 신호와 상기 테스트 모드 인에이블 신호에 응답하여서, 상기 제 3 어드레스 신호를 디코딩하여 상기 테스트 모드 아이템 신호로 출력하는 어드레스 디코딩부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 어드레스 시프트부는 상기 테스트 모드 레지스터 셋 신호가 입력될 때마다 상기 제 2 어드레스 신호를 순차적으로 시프트시켜서 상기 테스트 모드 레지스터 셋 신호의 입력 횟수에 대응되는 수의 상기 어드레스 시프트 신호들을 출력함을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 어드레스 래치부는,
    상기 제 2 어드레스 신호를 입력받아서, 상기 확장 모드 레지스터 셋 신호가 입력되는 시점에 상기 제 2 어드레스 신호를 전달하는 전달부; 및
    상기 전달부에서 전달된 상기 제 2 어드레스 신호를 래치하여 테스트 모드 제어 신호로 출력하는 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 어드레스 래치부는 파워 업 시점에 상기 전달부의 출력단을 초기화시키는 초기화부를 더 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 테스트 모드 인에이블 제어부는,
    상기 다수의 어드레스 시프트 신호를 인코딩하여 출력하는 인코더;
    상기 테스트 모드 제어 신호와 상기 테스트 모드 아이템 신호를 논리 조합하여 출력하는 제 1 논리 조합부; 및
    상기 인코더의 출력과 상기 제 1 논리 조합부의 출력을 논리 조합하여 상기 테스트 모드 인에이블 신호로 출력하는 제 2 논리 조합부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  9. 초기 동작시 연속적으로 입력되는 테스트 모드 레지스터 셋 신호와 테스트 인에이블 제어를 위한 제 1 어드레스 신호로써 테스트 모드 인에이블을 제어하고, 후속 동작시 테스트 모드 아이템 신호를 피드백받아 상기 테스트 모드 인에이블 상태를 유지하는 테스트 모드 제어부; 및
    상기 테스트 모드 인에이블에 따라 테스트 아이템 선택을 위한 제 2 어드레스 신호를 디코딩하여 상기 테스트 모드 아이템 신호를 출력하는 어드레스 디코딩부;를 포함함을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  10. 제 9 항에 있어서,
    상기 테스트 모드 제어부는 상기 테스트 모드 레지스터 셋 신호와 상기 제 1 어드레스 신호가 2번 이상 입력될 때 상기 테스트 모드 인에이블을 위한 테스트 모드 인에이블 신호를 생성함을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  11. 제 10 항에 있어서,
    상기 테스트 모드 제어부는,
    상기 테스트 모드 레지스터 셋 신호에 응답하여 상기 제 1 어드레스 신호를 순차적으로 시프트시켜 어드레스 시프트 신호들로 출력하는 어드레스 시프트부; 및
    상기 어드레스 시프트 신호들과 상기 테스트 모드 아이템 신호 중 어느 하나에 응답하여 상기 테스트 모드 인에이블 신호를 생성하는 테스트 모드 인에이블 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  12. 제 11 항에 있어서,
    상기 어드레스 시프트부는 상기 테스트 모드 레지스터 셋 신호가 입력될 때마다 상기 제 1 어드레스 신호를 순차적으로 시프트시켜서 상기 테스트 모드 레지스터 셋 신호의 입력 횟수에 대응되는 수의 상기 어드레스 시프트 신호들을 출력함을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  13. 제 12 항에 있어서,
    상기 테스트 모드 인에이블 제어부는,
    상기 다수의 시프트 신호를 인코딩하는 인코더; 및
    상기 인코더의 출력과 상기 테스트 모드 아이템 신호를 논리 조합하여 상기 테스트 모드 인에이블 신호로 출력하는 논리 조합부;를 포함함을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  14. 제 9 항에 있어서,
    상기 어드레스 디코딩부는 상기 테스트 모드 인에이블 신호와 상기 테스트 모드 레지스터 셋 신호에 응답하여서, 상기 제 2 어드레스 신호들을 디코딩하여 상기 테스트 모드 아이템 신호로 출력함을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  15. 초기 동작시 확장 모드 레지스터 셋 신호와 테스트 인에이블 제어를 위한 제 1 어드레스 신호로써 테스트 모드 인에이블을 제어하고, 후속 동작시 테스트 모드 아이템 신호를 피드백받아 상기 테스트 모드 인에이블 상태를 유지하는 테스트 모드 제어부; 및
    상기 테스트 모드 진입에 따라 테스트 아이템 선택을 위한 제 2 어드레스 신호를 디코딩하여 상기 테스트 모드 아이템 신호를 출력하는 어드레스 디코딩부;를 포함함을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  16. 제 15 항에 있어서,
    상기 테스트 모드 제어부는,
    상기 확장 모드 레지스터 셋 신호에 응답하여 상기 제 1 어드레스 신호를 래치하여 테스트 모드 제어 신호로 출력하는 어드레스 래치부; 및
    상기 테스트 모드 제어 신호와 상기 피드백된 테스트 모드 아이템 신호 중 어느 하나에 응답하여 테스트 모드 인에이블 신호를 생성하는 테스트 모드 인에이블 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  17. 제 16 항에 있어서,
    상기 어드레스 래치부는,
    상기 확장 모드 레지스터 셋 신호가 입력되는 시점에 상기 제 1 어드레스 신호를 전달하는 전달부;
    상기 전달부에서 전달된 상기 제 1 어드레스 신호를 래치하여 상기 테스트 모드 제어 신호로 출력하는 래치부; 및
    상기 테스트 모드 제어 신호와 상기 테스트 모드 아이템 신호를 논리 조합하여 상기 테스트 모드 인에이블 신호로 출력하는 논리 조합부;를 포함함을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  18. 제 17 항에 있어서,
    상기 어드레스 디코딩부는 상기 테스트 모드 인에이블 신호와 테스트 모드 레지스터 셋 신호에 응답하여서, 상기 제 2 어드레스 신호를 디코딩하여 상기 테스트 모드 아이템 신호로 출력함을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
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