KR20090022792A - 절연막 형성 방법 - Google Patents

절연막 형성 방법 Download PDF

Info

Publication number
KR20090022792A
KR20090022792A KR1020070088419A KR20070088419A KR20090022792A KR 20090022792 A KR20090022792 A KR 20090022792A KR 1020070088419 A KR1020070088419 A KR 1020070088419A KR 20070088419 A KR20070088419 A KR 20070088419A KR 20090022792 A KR20090022792 A KR 20090022792A
Authority
KR
South Korea
Prior art keywords
insulating film
gas
silicon precursor
film
substrate
Prior art date
Application number
KR1020070088419A
Other languages
English (en)
Other versions
KR100888186B1 (ko
Inventor
이철우
이재호
김형준
송호근
Original Assignee
주식회사 테스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 테스 filed Critical 주식회사 테스
Priority to KR1020070088419A priority Critical patent/KR100888186B1/ko
Publication of KR20090022792A publication Critical patent/KR20090022792A/ko
Application granted granted Critical
Publication of KR100888186B1 publication Critical patent/KR100888186B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 절연막 형성 방법에 관한 것으로, 소정의 구조가 형성된 기판 상에 하이드로카본 아미노 치환체가 포함된 실리콘 전구체와 반응 가스를 이용하여 절연막을 형성하는 단계와, 절연막을 열처리하는 단계를 포함한다.
본 발명에 의하면, 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체를 이용하여 유동성을 갖는 절연막을 형성하고, 열처리에 의해 절연막을 유동시킴으로써 막내에 보이드가 제거되고, 크랙 등의 스트레스가 발생되지 않도록 한다.
절연막, 유동성, 보이드, 하이드로카본, 아미노 치환체, 실리콘 전구체

Description

절연막 형성 방법{Method of forming an insulating film}
본 발명은 절연막 형성 방법에 관한 것으로, 특히 하이드로카본(hydro carbon) 아미노 치환체가 포함된 실리콘 전구체를 이용한 절연막 형성 방법에 관한 것이다.
반도체 소자의 집적도가 향상됨에 따라 반도체 소자의 구성 요소들의 선폭과 간격이 점차 미세해지고 있다. 예를들어 반도체 소자를 구성하는 금속 배선의 선폭과 간격이 점차 미세해지고 있으며, 소자 분리막 또한 폭 및 간격이 점차 미세해지고 있다. 따라서, 종횡비(aspect ratio) 또한 점차 커지게 된다.
소자 분리막을 형성하기 위한 트렌치 또는 금속 배선 사이 등의 갭필 공정은 바닥면에서부터 순차적으로 절연막이 증착되면서 갭필되어야 한다. 그러나, 예를들어 트렌치 바닥면 뿐만 아니라 입구나 측벽에도 동시에 절연막이 증착됨으로써 발생하는 오버행(overhang) 현상 때문에 트렌치가 완전히 갭필되기 이전에 트렌치 상부가 막혀 트렌치 내부에 보이드(void)가 발생된다. 이러한 보이드는 트렌치의 종 횡비(aspect ratio)가 커질수록 빈번하게 발생되고, 또한 보이드는 소자의 특성을 저하시키는 원인이 된다. 따라서, 트렌치 갭필 공정에서는 보이드의 발생을 억제하는 것이 중요한 공정 목표 중의 하나라고 할 수 있다.
갭필 공정은 화학기상증착(Chemical Vapor Deposition: 이하, "CVD"라 함) 방법을 주로 이용하는데, 반도체 소자의 집적도가 높아지고 종횡비가 커짐에 따라 일반적인 CVD 방법을 이용하는 데는 한계가 있다. 따라서, 최근에는 고밀도 플라즈마(High Density Plasma; HDP)를 이용하는 HDPCVD 방법을 이용하거나, 오존(O3) TEOS(tetraethyl orthosilicate)막을 형성한 후 SOG(Spin On Glass)막을 형성하거나, 오존 TEOS막을 형성한 후 HDP막을 형성하여 갭필 공정을 실시하게 된다. 이때, 갭필 물질로는 SOG, TEOS, BPSG(Boron Phospho Silicate Glass) 등이 이용된다.
HDPCVD 공정은 고밀도 플라즈마를 이용하여 증착과 동시에 불활성 가스에 의해 스퍼터링(sputtering)이 발생하여 홀 또는 트렌치의 모서리 부분에 증착된 막을 식각하여 보이드의 발생을 억제하면서 홀 또는 트렌치를 갭필한다. 그러나, HDPCVD 공정은 바이어스 파워(bias power)가 증가하면서 모서리가 지나치게 식각되어 측벽과 바닥면의 증착률의 차이가 생기고, 이로 인해 증착되는 막내에 스트레스에 의한 크랙이 발생되는 등의 문제가 발생되고 있다.
한편, BPSG, SOG 등으로 홀 또는 트렌치를 갭필한 후 보이드를 제거하기 위해 열처리 공정을 실시하는데, BPSG, SOG는 유동성이 좋지 않아 열처리 공정을 실시하더라도 보이드를 완전히 제거할 수 없게 된다.
또한, 홀 또는 트렌치를 갭필한 후 주로 화학기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 이용하여 평탄화 공정을 실시한다. 그런데, 평탄화 공정시 절연막의 특성에 따라 이미 형성된 구조물, 예를들어 패드 절연막 또는 금속 배선등과 절연막과의 경계 부분에 절연막과 구조물의 연마율 차이에 의한 리세스(recess)된 홈 또는 돌출부가 형성되게 된다. 따라서, 리세스 부분 또는 돌출된 부분과 평탄한 부분의 식각률 또는 연마율이 다르게 되어 이후 식각 또는 연마 공정에서 과도하게 제거되거나 잔류하게 되어 소자 제조 또는 동작에 문제를 발생시킬 수 있다.
한편, 오존 TEOS 방식은 미국 AMAT사의 HARP 장비를 주로 이용하여 형성하며, 초기 갭필시 오존 대 TEOS의 비율을 대폭 늘려 균질한(homogeneous) 핵형성층을 형성한 후 BPSG, PSG 또는 SOG 등으로 갭필하고 열처리하게 된다. 열처리에 의해 갭필시 생성된 보이드가 제거되고 막이 평탄화된다. 그런데, HARP 장비는 열화로 인해 확산이 발생하는 문제점이 발생할 수 있고, 균질한(Homogeneous) 막을 형성하기 위해서는 증착 속도를 느리게 하여 증착하므로 생산성이 감소되는 문제점이 있다.
본 발명은 홀 또는 트렌치 갭필 공정에서 보이드가 생성되지 않으며, 막내에 스트레스에 의한 크랙 등이 발생되지 않도록 하는 절연막 형성 방법을 제공한다.
본 발명은 하이드로 카본 아미노 치환체를 포함하는 실리콘 전구체를 이용하여 유동성을 갖는 절연막을 형성하고, 열처리에 의해 절연막을 유동시킴으로써 보이드 또는 스트레스가 발생되지 않는 절연막 형성 방법을 제공한다.
본 발명은 유동성(flowable)을 갖는 절연막으로 홀 또는 트렌치를 갭필한 후 열처리 공정으로 절연막을 유동시켜 보이드 또는 스트레스가 발생되지 않는 절연막을 형성한다.
절연막이 유동성을 갖기 위해서는 절연막내에 Si-O-H 또는 H-O-H 결합된 분자들이 다량 존재해야 한다. 본 발명에서는 증착된 절연막내에 Si-O-H 또는 H-O-H 결합된 분자들이 다량 존재하도록 하기 위해 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체를 이용하여 절연막을 형성한다. 하이드로카본 아미노 치환체가 포함된 실리콘 전구체로는 H2Si(NMeEt)2 또는 H2Si(NMe2)2가 이용된다. 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체가 산소 또는 오존 가스와 반응하면 산화막이 Si(OH)4 상태로 기판상에 증착되며, Si(OH)4 상태로 증착된 산화막은 Si-O-H 결합을 포함하게 되어 유동성을 갖게 된다. 이후 열처리 공정을 실시하면 Si(OH)4 상태로 증착된 산화막이 유동하게 되고, H2O가 증발되면서 SiO2가 생성되어 막내에 생성된 보이드를 제거할 수 있게 된다.
상기의 원리를 이용한 본 발명의 일 양태에 따른 절연막 형성 방법은 기판 상에 하이드로카본 아미노 치환체가 포함된 실리콘 전구체와 반응 가스를 이용하여 절연막을 형성하는 단계; 및 상기 절연막을 열처리하는 단계를 포함한다.
상기 기판은 트렌치 또는 금속 배선이 형성되며, 상기 트렌치 또는 상기 금속 배선 사이가 매립되도록 상기 절연막이 형성된다.
상기 실리콘 전구체는 H2Si(NMeEt)2 및 H2Si(NMe2)2중 적어도 어느 하나를 포함하며, 10 내지 2000sccm의 유량으로 유입된다.
상기 반응 가스는 반응 가스는 산소 가스, 오존 가스 또는 산소 및 오존의 혼합 가스를 포함하며, 10 내지 500sccm의 유량으로 유입된다.
상기 실리콘 전구체의 캐리어 가스로 불활성 가스를 더 유입시키며, 상기 불활성 가스는 50 내지 1000sccm의 유량으로 유입된다.
상기 절연막은 -20 내지 250℃의 온도와 0.1 내지 760Torr의 압력에서 형성된다.
상기 절연막은 상기 실리콘 전구체의 유입량, 상기 반응 가스의 유입량, 온도, 압력, 고주파 파워 등의 조건에 따라 증착률 및 굴절률이 조절된다.
상기 반응 가스에 N2O 가스를 더 유입시켜 SiON막을 형성한다.
상기 절연막은 CVD 방법, PECVD 방법 또는 HDPCVD 방법으로 형성되며, 상기 PECVD 방법을 이용하는 경우 13.56㎒의 고주파 파워를 갖는 100 내지 2000W의 고주파 전력을 인가하여 형성한다.
상기 열처리 공정은 N2 분위기와 800 내지 1200℃의 온도에서 1분 내지 60본 동안 실시한다.
상기 절연막은 상기 열처리 공정후의 수축률이 6% 미만이 되도록 형성된다.
본 발명에 의하면, 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체를 이용하여 유동성을 갖는 절연막을 형성하고, 열처리에 의해 절연막을 유동시킴으로써 막내에 보이드가 제거되고, 스트레스에 의한 크랙 등이 발생되지 않도록 한다. 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제 공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따른 절연막을 형성하기 위한 증착 장치의 일예를 설명하기 위해 도시한 개략 단면도로서, 플라즈마 강화 기상 증착(Plasma Enhanced Chemical Mechanical Deposition; PECVD) 장비의 개략 단면도이다.
도 1을 참조하면, 증착 장치는 진공부(10), 챔버(20), 가스 공급부(30) 및 전원 공급부(40)를 포함한다.
진공부(10)는 펌프(11), 예를 들어 터보 분자 펌프(turbo molecular pump)와 밸브(12), 그리고 배기구(13)를 포함하여 챔버(20) 내부를 증착 공정에 적합한 진공 상태로 유지시킨다. 또한, 진공부(10)는 챔버(20) 내부에 잔류하는 미반응 가스등을 배출하기 위해 이용된다.
챔버(20)는 기판(1)의 형상에 따라 직육면체 또는 원통형으로 구성되어 공정이 진행되는 내부 공간을 형성하며, 기판 지지대(21), 샤워헤드(22), 압력 측정기(23), 라이너(24) 및 펌프 플랫(Pump plat)(25)을 포함한다. 기판 지지대(21)는 챔버(20) 내부의 하부에 배치되어 절연막을 형성하기 위한 기판(1)이 안착된다. 또한, 기판 지지대(21)는 기판(1)의 온도를 -20℃ 정도까지 낮출 수 있도록 하기 위해 냉매가 흐르는 냉매 유로가 설치될 수 있다. 샤워헤드(22)는 가스 공급부(30)로부터 소오스 가스를 공급받고, 전원 공급부(40)로부터 고주파 전원을 공급받는다. 따라서, 가스 공급부(30)를 통해 공급되어 샤워헤드(22)를 통해 분사된 소오스 가스는 전원 공급부(40)로부터 인가되는 고주파 전원에 의해 이온화되어 기판(1)상에 증착된다. 또한, 샤워헤드(22)는 챔버(22) 내벽과는 절연되어 있다. 압력 측정 기(23)는 챔버(20)내의 압력을 측정하는데, 압력 측정기(23)에 의해 측정된 압력은 밸브(12)의 개방도 조절에 반영되며, 이로써 챔버(20)내의 압력을 적정 수준으로 유지할 수 있게 된다. 라이너(24)는 알루미늄 재질의 챔버(20) 내벽이 플라즈마에 의해 손상되거나 반응물이 챔버(20) 내벽에 증착되지 않도록 보호하기 위해 챔버(20) 내벽에 마련되며, 바람직하게는 세라믹 재질을 이용한다. 펌프 플랫(25)은 펌프(11)에 의해 배기구(13)를 통해 배출되는 잔류 가스가 균일하게 배기되도록 한다. 펌프 플랫(25)은 다수의 구멍이 형성된 판 형상으로 마련된다.
가스 공급부(30)는 기판(1)상에 절연막을 형성하기 위해 필요한 반응 소오스를 반응 가스와 함께 챔버(20)내에 공급하는 가스 공급관(31)을 포함한다. 즉, 반응 소오스는 기화기(31)에 의해 기화되어 가스 공급관(31)을 통해 공급되는데, 이때 캐리어 가스와 함께 공급되고, 산소 또는 오존 가스등의 반응 가스 또한 미도시된 다른 유입 경로를 거쳐 가스 공급관(31)을 통해 공급된다.
전원 공급부(40)는 고주파 발생기(41) 및 정합기(42)를 포함하며, 샤워헤드(22)에 고주파 전원을 인가하여 소오스 가스가 이온화되어 기판(1) 상에 증착되도록 한다. 이러한 전원 공급부(40)는 고주파 발생기(41)가 13.56㎒의 고주파를 갖는 100∼2000W의 고주파 파워가 발생되도록 한다.
한편, 고주파 발생기(41) 및 정합기(42)를 포함하여 고주파를 발생시키는 전원 공급부(40) 이외에 저주파 발생기(미도시) 및 정합기(미도시)를 포함하여 저주파를 발생시키는 전원 공급부(미도시)가 더 포함될 수 있다. 이러한 저주파를 발생시키는 전원 공급부는 챔버(20)의 하부, 예를들어 기판 지지대(21)와 연결될 수 있 으며, 저주파를 발생시키게 되면 소오스 가스의 이온의 직진성을 향상시켜 기판(1) 상에 증착되는 절연막이 균일하게 증착되도록 하고, 박막의 스트레스를 완화시켜 막질을 향상시키게 된다. 이러한 저주파를 발생시키기 위한 전원 공급부는 저주파 발생기가 400㎑의 저주파를 갖는 150∼400W의 저주파 파워가 발생되도록 한다.
상기에서는 본 발명에 이용되는 장치의 일 예로서 PECVD 장치를 설명하였으나, 본 발명은 이에 국한되지 않고 열 CVD 장치, LPCVD 장치를 포함한 모든 CVD 장치를 이용할 수 있다.
상기 증착 장비를 이용한 본 발명에 따른 절연막 형성 방법을 설명하면 다음과 같다.
먼저, 소정의 구조가 형성된 기판(1)을 기판 지지대(21)에 장착하여 챔버(20) 내부로 로딩한다. 진공부(10)를 이용하여 챔버(20) 내부를 진공 상태로 만든 후 반응 소오스를 기화시켜 가스 공급부(30) 및 샤워헤드(12)를 통해 분사한다. 이때, 챔버(20)에는 전원 공급부(40)로부터 샤워헤드(12)에 고주파(Radio Frequency; RF) 전원이 인가된다. 고주파 전원에 의해 챔버(20) 내부에 플라즈마가 생성되고, 반응 소오스는 이온화되어 기판(1)으로 이동하게 된다. 또한, 기판 지지대(21)에 저주파 전원이 더 인가되어 저주파 전원에 의해 이온의 직진성이 향상되어 기판(1) 상에 절연막이 형성된다. 절연막이 소정 두께로 증착된 기판(1)을 챔버(20)로부터 언로딩한 후 열처리 공정을 실시한다.
여기서, 절연막을 형성하기 위한 반응 소오스는 산화막(SiO2)의 경우 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체와 산소를 포함하는 가스, 예를들어 산소 가스, 오존 가스 또는 산소와 오존의 혼합 가스를 이용한다. 하이드로카본 아미노 치환체가 포함된 실리콘 전구체는 예를들어 H2Si(NMeEt)2 또는 H2Si(NMe2)2가 이용된다. H2Si(NMeEt)2는 146.31의 분자량과 [화학식 1]과 같은 화학 구조를 가지며, 136℃의 끓는점(boiling point)과 20℃에서 5Torr의 증기압(vapor pressure)을 갖는다. 또한, H2Si(NMe2)2는 118.26의 분자량과 [화학식 2]와 같은 화학 구조를 가지며, 93℃의 끓는점과 20.1℃에서 52.2Torr의 증기압을 갖는다. 한편, 실리콘 전구체의 캐리어 가스로 아르곤 또는 헬륨 등의 불활성 가스를 이용한다.
Figure 112007063698384-PAT00001
Figure 112007063698384-PAT00002
하이드로카본 아미노 치환체를 포함하는 실리콘 전구체가 산소를 포함하는 가스와 반응하면 기판상에 Si(OH)4 상태로 산화막이 증착된다. 산화막이 유동성(flowable)을 갖기 위해서는 Si-O-H 또는 H-O-H 결합된 분자들이 다량 존재해야 하는데, 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체에 의해 형성된 산화막은 Si(OH)4 상태로 증착되기 때문에 Si-O-H 및 H-O-H 결합을 포함하게 된다. 이는 본 발명에 따라 증착된 산화막의 파수(wavenumber)와 흡광율(absorbance)의 관계를 나타낸 FT-IR 측정 그래프인 도 2를 통해 알 수 있다. 즉, 도 2에 도시된 바와 같이 3750 파수에서는 Si-OH 결합을 포함하고, 3300 파수에서는 Si-O-H와 H-O-H 결합을 포함한다. 또한, 1140 및 1065 파수에서는 Si-O-Si 결합을 포함한다. 이후 Si(OH)4 상태로 증착된 산화막에 열처리 공정을 실시하면 산화막이 유동하게 되고, H2O가 증발되면서 SiO2가 생성되어 보이드가 제거된 절연막을 형성할 수 있다.
또한, 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체를 이용한 산화막은 -20∼250℃의 온도와 0.1∼760Torr의 압력에서 형성된다. 또한, 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체는 10∼2000sccm 정도의 유량으로 유입시키고, 산소를 포함하는 가스는 10∼500sccm의 유량으로 유입시키며, 캐리어 가스는 아르곤 또는 헬륨 등의 불활성 가스를 50∼1000sccm 정도의 유량으로 유입시킨다.
그리고, 산화막을 유동시키기 위한 열처리 공정은 산화막의 증착 두께 등에 따라 공정 조건을 변화시켜 실시할 수 있는데, 예를들어 N2 분위기와 800∼1200℃의 온도에서 1분∼60분 동안 열처리를 실시할 수 있다.
한편, 절연막 형성시 N2O 가스를 추가로 유입시킬 수 있는데, 이 경우 SiON막이 형성되며, SiON막은 반사 방지막으로 이용될 수 있다.
상기한 조건에서 증착되는 절연막은 실리콘 전구체의 유입량, 산소 또는 오존 등의 반응 가스의 유입량, PECVD 장치의 경우 고주파 파워 또는 열 CVD 장치의 경우 히터의 온도 등에 따라 증착률(deposition rate)을 예를들어 5∼1000Å/min로 조절할 수 있다. 이렇게 증착된 절연막은 종횡비(aspect ratio)가 10:1 이상이고, 48㎚ 이하의 패턴에서 보이드가 발생되지 않도록 형성될 수 있다.
[표 1]은 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체로서 H2Si(NMeEt)2를 이용하고, LPCVD 장비에서 증착 조건을 변화시킬 경우 증착 두께와 증착률을 나타낸다. 즉, [표 1]은 H2Si(NMeEt)2를 25sccm 유입시키고, 온도, 압력, 산소와 오존의 반응 가스의 유입량 및 캐리어 가스의 유입량을 조절하여 10분동안 증착할 경우 굴절률과 증착률을 나타낸 것이다.
[표 1]에서 볼 수 있는 바와 같이 동일 온도에서는 압력이 높고 반응 가스의 유입량이 많을수록 증착률이 더 높고, 동일 압력에서는 온도가 낮고 반응 가스의 유입량이 많을수록 증착률이 더 높음을 알 수 있다. 즉, 절연막의 증착률은 실리콘 소오스의 가스의 유입량이 동일할 경우 온도가 낮을수록, 압력이 높을수록, 그리고 반응 가스의 유입량이 많을수록 높아지게 된다.
No. 온도(℃) 압력 (Torr) O3+O2 (sccm) O3 wt% O3유량 (sccm) Ar 유량 (sccm) 굴절률 증착률 (Å/min)
1 30 0.5 100 3.5 2.7 100 1.42 8.127
2 30 0.7 100 3.5 2.7 100 1.391 11.044
3 30 1 100 3.5 2.7 100 1.378 14.6
4 30 1 200 4.9 6.5 100 1.394 26.387
5 50 1 200 4.9 6.5 100 1.426 192.95
6 100 1 200 4.9 6.5 100 1.4 127.45
7 150 1 200 4.9 6.5 100 1.365 126.59
8 200 1 200 4.9 6.5 100 1.365 108.58
9 250 1 200 4.9 6.5 100 1.318 109.28
10 250 1 200 4.9 6.5 50 1.352 104.15
11 250 3 200 4.9 6.5 50 1.427 169.39
12 250 5 200 4.9 6.5 50 1.43 209.76
13 250 5 400 5.2 13.9 50 1.446 332.33
증착되는 예를들어 1000Å 두께의 산화막은 1.45±0.02의 굴절률을 나타내고, 증착 후에는 장력(tensile)을 가지며, 열처리 후에는 압축력(compressive)을 갖게 된다. 따라서, 열처리 후에는 절연막의 막질이 치밀해지면서 수축되게 되는데, 지나친 수축은 스트레스, 크랙 등의 발생 원인이 된다. 이를 방지 하기 위해 수축률이 6% 미만의 절연막을 증착하는 것이 바람직하다. 수축률은 실리콘 전구체의 유입량, 산소 또는 오존등의 반응 가스의 유입량, PECVD 장치의 경우 고주파 파워 또는 열 CVD 장비의 경우 히터 온도에 따라 조절되기 때문에 이들을 적절히 조절하여 절연막의 수축률을 6% 미만으로 조절하는 것이 바람직하다. 한편, 절연막의 수축률은 예를들어 N2 분위기와 1000℃의 온도에서 30분간 열처리한 후 측정한다.
절연막을 증착한 후 리모트 플라즈마 시스템(Remote Plasma System)을 이용하여 증착 챔버를 클리닝한다. 클리닝 가스로는 아르곤과 NF3를 이용하며, 3000∼7000W의 고주파 파워(power)를 인가하여 클리닝한다.
한편, 상기 산화막은 산화막의 특성에 따라 PECVD 뿐만 아니라 열 CVD 또는 LPCVD 방식 등을 포함하는 모든 CVD 방식으로 형성될 수 있다.
상기와 같이 형성된 절연막, 특히 산화막은 90㎚ 이하의 반도체 소자의 갭필 공정, 예를들어 STI 공정에 의한 소자 분리막과 금속 배선 사이의 갭필 공정에 이용될 수 있으며, 열처리 공정에 의하여 보이드를 제거할 수 있다. 갭필 공정 이외에도 반도체 소자 제조 공정중 산화막 증착이 필요한 공정에 사용될 수 있다.
이하에서는 본 발명에 따른 산화막을 STI 공정을 이용한 소자 분리막 형성 방법에 적용하는 경우를 예를들어 설명하겠다.
도 3(a) 내지 도 3(d)는 본 발명의 일 실시 예에 따른 반도체 소자의 갭필 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 반도체 기판(110)상부에 패드 산화막(120) 및 패드 질화막(130)을 형성한다. 그리고, 소자 분리막 형성용 마스크를 이용한 사진 및 식각 공정으로 패드 질화막(130) 및 패드 산화막(120)을 패터닝한 후 반도체 기판(110)을 소정 깊이 식각하여 트렌치(140)를 형성한다. 여기서, 트렌치(140)는 반도체 기판(110)의 영역, 예를들어 셀 영역과 주변 영역에서 폭 및 간격이 다르게 형성될 수 있는데, 이 경우 셀 영역에서 주변 영역보다 폭 및 간격이 좁게 형성된다.
도 3(b)를 참조하면, 트렌치(140)가 매립되도록 반도체 기판(110) 상부에 산화막(150)을 형성한다. 산화막(150)은 H2Si(NMeEt)2 또는 H2Si(NMe2)2중 적어도 어느 하나의 하이드로카본 아미노 치환체가 포함된 실리콘 전구체와 산소 또는 오존 가스를 포함하는 반응 가스를 반응시켜 형성한다. 여기서, 산화막(150)은 예를들어 -20∼250℃의 온도와 0.1∼760Torr의 압력에서 형성되며, 산화막(150)의 두께에 따라 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체는 10∼2000sccm의 유량으로 유입시키고, 산소 또는 오존 가스는 10∼500sccm의 유량으로 유입시키며, 캐리어 가스는 아르곤 또는 헬륨 등의 불활성 가스를 50∼1000sccm 정도의 유량으로 유입시킨다. 이렇게 형성된 산화막(150)은 Si(OH)4 상태로 증착되며, Si-O-H 및 H-O-H 결합을 포함하게 되어 유동성을 갖게 된다.
도 3(c)를 참조하면, 열처리 공정을 실시하여 산화막(150)을 유동시킨다. 이에 의해 산화막(150) 내의 보이드가 제거되며, 산화막(150)이 치밀해지면서 상부가 평탄화된다. 이때, 열처리 공정은 예를들어 N2 분위기와 800∼1200℃의 온도에서 1분∼60분 동안 열처리를 실시할 수 있다.
도 3(d)를 참조하면, 이후 산화막(150)을 CMP 공정등을 이용하여 연마한 후 노출된 패드 질화막(130) 및 패드 질화막(120)을 식각하여 제거함으로써 소자 분리막(150A)이 형성된다.
도 1은 본 발명의 일 실시 예에 따른 절연막 형성 공정에 이용되는 PECVD 장치의 개략 단면도.
도 2는 본 발명에 따라 증착된 산화막의 파수(wavenumber)와 흡광율(absorbance)의 관계를 나타낸 그래프.
도 3(a) 내지 도 3(d)는 본 발명에 따라 형성되는 산화막을 소자 분리막 형성 공정에 적용한 경우를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 120 : 패드 산화막
130 : 패드 질화막 140 : 트렌치
150 : 산화막 150A : 소자 분리막

Claims (15)

  1. 기판 상에 하이드로카본 아미노 치환체가 포함된 실리콘 전구체와 반응 가스를 이용하여 절연막을 형성하는 단계; 및
    상기 절연막을 열처리하는 단계를 포함하는 절연막 형성 방법.
  2. 제 1 항에 있어서, 상기 기판은 트렌치가 형성되며, 상기 트렌치가 매립되도록 상기 절연막이 형성되는 절연막 형성 방법.
  3. 제 1 항에 있어서, 상기 기판은 금속 배선이 형성되고, 상기 금속 배선 사이가 매립되도록 상기 절연막이 형성되는 절연막 형성 방법.
  4. 제 1 항에 있어서, 상기 실리콘 전구체는 H2Si(NMeEt)2 및 H2Si(NMe2)2중 적어도 어느 하나를 포함하는 절연막 형성 방법.
  5. 제 1 항에 있어서, 상기 실리콘 전구체는 10 내지 2000sccm의 유량으로 유입되는 절연막 형성 방법.
  6. 제 1 항에 있어서, 상기 반응 가스는 산소 가스, 오존 가스 또는 산소 및 오존의 혼합 가스를 포함하며, 10 내지 500sccm의 유량으로 유입되는 절연막 형성 방법.
  7. 제 1 항에 있어서, 상기 실리콘 전구체의 캐리어 가스로 불활성 가스를 더 유입시키는 절연막 형성 방법.
  8. 제 7 항에 있어서, 상기 불활성 가스는 50 내지 1000sccm의 유량으로 유입되는 절연막 형성 방법.
  9. 제 1 항에 있어서, 상기 절연막은 -20 내지 250℃의 온도와 0.1 내지 760Torr의 압력에서 형성되는 절연막 형성 방법.
  10. 제 1 항에 있어서, 상기 절연막은 상기 실리콘 전구체의 유입량, 상기 반응 가스의 유입량, 온도, 압력, 고주파 파워 등의 조건에 따라 증착률 및 굴절률이 조절되는 절연막 형성 방법.
  11. 제 6 항에 있어서, 상기 반응 가스는 N2O 가스를 더 유입시켜 SiON막을 형성하는 절연막 형성 방법.
  12. 제 1 항에 있어서, 상기 절연막은 CVD 방법, LPCVD 방법, PECVD 방법 또는 HDPCVD 방법으로 형성되는 절연막 형성 방법.
  13. 제 12 항에 있어서, 상기 PECVD 방법은 13.56㎒의 고주파를 갖는 100 내지 2000W의 고주파 파워를 인가하여 형성하는 절연막 형성 방법.
  14. 제 1 항에 있어서, 상기 열처리 공정은 N2 분위기와 800 내지 1200℃의 온도 에서 1분 내지 60분 동안 실시하는 절연막 형성 방법.
  15. 제 1 항에 있어서, 상기 절연막은 상기 열처리 공정후의 수축률이 6% 미만이 되도록 형성되는 절연막 형성 방법.
KR1020070088419A 2007-08-31 2007-08-31 절연막 형성 방법 KR100888186B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070088419A KR100888186B1 (ko) 2007-08-31 2007-08-31 절연막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070088419A KR100888186B1 (ko) 2007-08-31 2007-08-31 절연막 형성 방법

Publications (2)

Publication Number Publication Date
KR20090022792A true KR20090022792A (ko) 2009-03-04
KR100888186B1 KR100888186B1 (ko) 2009-03-10

Family

ID=40692608

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070088419A KR100888186B1 (ko) 2007-08-31 2007-08-31 절연막 형성 방법

Country Status (1)

Country Link
KR (1) KR100888186B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017223323A1 (en) * 2016-06-25 2017-12-28 Applied Materials, Inc. Flowable amorphous silicon films for gapfill applications
US11011384B2 (en) 2017-04-07 2021-05-18 Applied Materials, Inc. Gapfill using reactive anneal

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308213B1 (ko) * 1999-02-12 2001-09-26 윤종용 반도체 장치를 위한 저유전 층간 절연막의 제조 방법
AU2003256559A1 (en) * 2002-07-19 2004-02-09 Aviza Technology, Inc. Low temperature dielectric deposition using aminosilane and ozone
JP2006261434A (ja) * 2005-03-17 2006-09-28 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude シリコン酸化膜の形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017223323A1 (en) * 2016-06-25 2017-12-28 Applied Materials, Inc. Flowable amorphous silicon films for gapfill applications
US11011384B2 (en) 2017-04-07 2021-05-18 Applied Materials, Inc. Gapfill using reactive anneal

Also Published As

Publication number Publication date
KR100888186B1 (ko) 2009-03-10

Similar Documents

Publication Publication Date Title
US7888273B1 (en) Density gradient-free gap fill
US7902080B2 (en) Deposition-plasma cure cycle process to enhance film quality of silicon dioxide
US7087536B2 (en) Silicon oxide gapfill deposition using liquid precursors
US8728958B2 (en) Gap fill integration
KR101115750B1 (ko) 실리콘 이산화물의 막 품질을 강화시키는 신규한 증착-플라즈마 경화 사이클 프로세스
US7097886B2 (en) Deposition process for high aspect ratio trenches
US6559026B1 (en) Trench fill with HDP-CVD process including coupled high power density plasma deposition
US20130260564A1 (en) Insensitive dry removal process for semiconductor integration
US6903004B1 (en) Method of making a semiconductor device having a low K dielectric
EP1980646A1 (en) Improved gap-fill despositions in the formation of silicon containing dielectric materials
US20070087522A1 (en) Dielectric Gap Fill With Oxide Selectively Deposited Over Silicon Liner
JPH09172008A (ja) Ｓａｃｖｄ酸化物膜とｐｅｃｖｄ酸化物膜との間に良好な界面を形成する方法及び装置
KR20060081350A (ko) 개선된 갭 충전 애플리케이션을 위한 고-처리량ｈｄｐ-ｃｖｄ 프로세스
JP4633348B2 (ja) 積層構造体の形成方法及び絶縁膜の集積方法
US7001854B1 (en) Hydrogen-based phosphosilicate glass process for gap fill of high aspect ratio structures
US7189639B2 (en) Use of germanium dioxide and/or alloys of GeO2 with silicon dioxide for semiconductor dielectric applications
JP2002539640A (ja) 半導体ウェーハ上のギャップの充填方法
US6875558B1 (en) Integration scheme using self-planarized dielectric layer for shallow trench isolation (STI)
KR100888186B1 (ko) 절연막 형성 방법
KR101739496B1 (ko) 갭필 방법
KR101008490B1 (ko) 저온 화학기상증착에 의한 산화막 증착 방법
KR101487762B1 (ko) 절연막 형성 방법
JP3401322B2 (ja) 絶縁膜を有する半導体装置の製造方法
TW202314807A (zh) 完全自對準通孔整合處理
JP2001244264A (ja) 半導体素子の層間絶縁膜形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121204

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131206

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee