KR101008490B1 - 저온 화학기상증착에 의한 산화막 증착 방법 - Google Patents

저온 화학기상증착에 의한 산화막 증착 방법 Download PDF

Info

Publication number
KR101008490B1
KR101008490B1 KR1020080046163A KR20080046163A KR101008490B1 KR 101008490 B1 KR101008490 B1 KR 101008490B1 KR 1020080046163 A KR1020080046163 A KR 1020080046163A KR 20080046163 A KR20080046163 A KR 20080046163A KR 101008490 B1 KR101008490 B1 KR 101008490B1
Authority
KR
South Korea
Prior art keywords
formula
oxide film
gas
film
silicon precursor
Prior art date
Application number
KR1020080046163A
Other languages
English (en)
Other versions
KR20090120228A (ko
Inventor
이철우
Original Assignee
주식회사 테스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 테스 filed Critical 주식회사 테스
Priority to KR1020080046163A priority Critical patent/KR101008490B1/ko
Publication of KR20090120228A publication Critical patent/KR20090120228A/ko
Application granted granted Critical
Publication of KR101008490B1 publication Critical patent/KR101008490B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 저온 화학기상증착에 의한 산화막 증착 방법에 관한 것으로, 기판 상에 하이드로카본 아미노 치환체가 포함된 실리콘 전구체와 반응 가스를 이용하여 상온 내지 350℃의 온도에서 산화막을 형성하는 단계와, 산화막을 열처리하는 단계를 포함한다.
본 발명에 의하면, 기존의 퍼니스를 이용한 열산화 공정으로 형성하는 산화막의 막질과 유사한 산화막을 저온에서 CVD 공정으로 형성할 수 있다. 따라서, 기존의 퍼니스를 이용한 열산화 공정으로 산화막을 형성할 때 발생되는 열화를 방지할 수 있어 반도체 소자의 특성 저하를 방지할 수 있다.
산화막, 하이드로카본, 아미노 치환체, 실리콘 전구체, 저온, CVD

Description

저온 화학기상증착에 의한 산화막 증착 방법{Method of depositing an oxide film using a low temperature CVD}
본 발명은 절연막 형성 방법에 관한 것으로, 특히 하이드로카본(hydro carbon) 아미노 치환체가 포함된 실리콘 전구체를 이용하는 저온 화학기상증착(low temperature chemical mechanical deposition)에 의한 산화막 증착 방법에 관한 것이다.
일반적으로 반도체 소자는 반도체 기판 상부에 절연막 및 도전막이 적층된 구조를 갖는다. 즉, 반도체 소자는 증착 공정, 사진 공정 및 식각 공정을 선택적으로 실시하여 하나의 층을 형성하고, 그 위에 상기 공정들을 이용하여 다른 층을 형성하는 과정을 반복하여 제조된다. 절연막으로는 산화막, 질화막 등이 이용되고, 도전막으로는 폴리실리콘막, 금속막 등이 이용된다.
산화막은 반도체 소자의 제조 공정에서 하부 층과 상부 층을 절연시키기 위해 형성하거나, 소자 분리막 형성 공정에서 하드 마스크층으로 형성되는 패드 질화 막에서 발생되는 응력을 완화하기 위해 형성한다. 또한, 산화막은 이온 주입 공정에서 하부의 반도체 기판의 충격을 완화시키기 위해 형성하기도 한다.
산화막은 화학 기상 증착(Chemical Vapor Deposition: 이하, "CVD"라 함), 퍼니스(furnace)를 이용한 열산화 공정 등을 이용하여 형성하고 있다. CVD 공정은 층간 절연막이나 갭필 산화막 등 산화막을 두껍게 형성하는 경우 뿐만 아니라 산화막을 얇게 형성하는 경우에도 널리 이용된다. 그러나, 퍼니스를 이용한 열산화 공정은 게이트 산화막이나 패드 산화막 등 주로 산화막을 얇게 형성하는데 이용된다. 퍼니스를 이용한 열산화 공정은 1000℃ 이상의 고온에서 산화 분위기를 만들어 산화막을 형성하게 된다. 이렇게 퍼니스를 이용하여 형성된 산화막은 CVD에 의해 형성된 산화막에 비해 막질이 치밀한 장점이 있다. 그러나, 퍼니스를 이용한 열산화 공정은 고온에서 진행되기 때문에 열화에 의한 반도체 소자의 특성을 저하시키는 문제점이 있다.
본 발명은 퍼니스를 이용한 공정으로 형성된 막과 막질이 유사하고, 저온 CVD 공정으로 형성할 수 있어 퍼니스를 이용하는 경우 발생되는 반도체 소자의 특성 저하를 방지할 수 있는 저온 CVD에 의한 산화막 증착 방법을 제공한다.
본 발명은 하이드로 카본 아미노 치환체를 포함하는 실리콘 전구체를 이용하여 막질이 우수하고 저온 CVD 공정에 의해 형성할 수 있는 저온 CVD에 의한 산화막 증착 방법을 제공한다.
본 발명의 일 양태에 따른 저온 CVD에 의한 산화막 형성 방법은 기판 상에 하이드로카본 아미노 치환체가 포함된 실리콘 전구체와 반응 가스를 이용하여 산화막을 형성하는 단계; 및 상기 산화막을 300 내지 400℃의 온도에서 열처리하는 단계를 포함한다.
상기 실리콘 전구체는 bis(methylethylamino)silan, bis(dimethyamino)silan, tris(isopropylamino)silan, tris(ethylmethylamino)silan, tetrakis(ethylmethylamino)silan, I2S2, H2S2, DH2S2, TDAS, TEMS, THS, TDHS, HMDS, HIDS, HEMDS, HYDS, DHYDS, TAOS 및 Tri-AOS 중 적어도 어느 하나를 포함한다.
상기 실리콘 전구체는 10 내지 2000sccm의 유량으로 유입된다.
상기 반응 가스는 산소 가스, 오존 가스 또는 산소 및 오존의 혼합 가스를 포함하며, 10 내지 500sccm의 유량으로 유입된다.
상기 실리콘 전구체의 캐리어 가스로 불활성 가스를 50 내지 1000sccm의 유량으로 더 유입시킨다.
상기 산화막은 APCVD 방법 또는 LPCVD 방법으로 형성된다.
상기 열처리 공정은 N2 분위기에서 1분 내지 60분 동안 실시한다.
상기 산화막은 상기 열처리 공정후의 수축률이 6% 미만이 되도록 형성된다.
본 발명에 의하면, 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체를 이용하여 350℃ 이하의 저온에서 CVD 방식으로 산화막을 형성한 후 막질을 치밀하게 하기 위해 열처리 공정을 실시한다. 이렇게 형성된 산화막은 퍼니스를 이용하여 형성된 산화막의 막질과 유사하고, 저온에서 형성되기 때문에 반도체 소자를 열화시키기 않는다. 따라서, 반도체 소자의 특성 저하를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하 도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따른 산화막을 증착하기 위한 증착 장치의 일예를 설명하기 위해 도시한 개략 단면도로서, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Mechanical Deposition; PECVD) 장비의 개략 단면도이다.
도 1을 참조하면, 증착 장치는 진공부(10), 챔버(20), 가스 공급부(30) 및 전원 공급부(40)를 포함한다. 또한, 챔버(20)를 세정하기 위해 원격 플라즈마 발생부(51)를 더 포함한다.
진공부(10)는 펌프(11), 예를 들어 터보 분자 펌프(turbo molecular pump)와 밸브(12), 그리고 배기구(13)를 포함하여 챔버(20) 내부를 증착 공정에 적합한 진공 상태로 유지시킨다. 또한, 진공부(10)는 챔버(20) 내부에 잔류하는 미반응 가스등을 배출하기 위해 이용된다.
챔버(20)는 기판(1)의 형상에 따라 직육면체 또는 원통형으로 구성되어 공정이 진행되는 내부 공간을 형성하며, 기판 지지대(21), 샤워헤드(22), 압력 측정기(23), 라이너(24) 및 펌프 플랫(Pump plat)(25)을 포함한다. 기판 지지대(21)는 챔버(20) 내부의 하부에 배치되어 절연막을 형성하기 위한 기판(1)이 안착된다. 또한, 기판 지지대(21)는 기판(1)의 온도를 상온∼350℃로 유지할 수 있도록 하기 위해 열선이 설치될 수 있다. 샤워헤드(22)는 가스 공급부(30)로부터 소오스 가스를 공급받고, 전원 공급부(40)로부터 고주파 전원을 공급받는다. 따라서, 가스 공급부(30)를 통해 공급되어 샤워헤드(22)를 통해 분사된 소오스 가스는 전원 공급 부(40)로부터 인가되는 고주파 전원에 의해 이온화되어 기판(1)상에 증착된다. 또한, 샤워헤드(22)는 챔버(22) 내벽과는 절연되어 있다. 압력 측정기(23)는 챔버(20)내의 압력을 측정하는데, 압력 측정기(23)에 의해 측정된 압력은 밸브(12)의 개방도 조절에 반영되며, 이로써 챔버(20)내의 압력을 적정 수준으로 유지할 수 있게 된다. 라이너(24)는 알루미늄 재질의 챔버(20) 내벽이 플라즈마에 의해 손상되거나 반응물이 챔버(20) 내벽에 증착되지 않도록 보호하기 위해 챔버(20) 내벽에 마련되며, 바람직하게는 세라믹 재질을 이용한다. 펌프 플랫(25)은 펌프(11)에 의해 배기구(13)를 통해 배출되는 잔류 가스가 균일하게 배기되도록 한다. 펌프 플랫(25)은 다수의 구멍이 형성된 판 형상으로 마련된다.
가스 공급부(30)는 기판(1)상에 절연막을 형성하기 위해 필요한 반응 소오스를 반응 가스와 함께 챔버(20)내에 공급하는 가스 공급관(31)을 포함한다. 즉, 반응 소오스는 기화기(31)에 의해 기화되어 가스 공급관(31)을 통해 공급되는데, 이때 캐리어 가스와 함께 공급되고, 산소 또는 오존 가스등의 반응 가스 또한 미도시된 다른 유입 경로를 거쳐 가스 공급관(31)을 통해 공급된다.
전원 공급부(40)는 고주파 발생기(41) 및 정합기(42)를 포함하며, 샤워헤드(22)에 고주파 전원을 인가하여 소오스 가스가 이온화되어 기판(1) 상에 증착되도록 한다. 이러한 전원 공급부(40)는 고주파 발생기(41)가 13.56㎒의 고주파를 갖는 100∼2000W의 고주파 파워가 발생되도록 한다.
한편, 고주파 발생기(41) 및 정합기(42)를 포함하여 고주파를 발생시키는 전원 공급부(40) 이외에 저주파 발생기(미도시) 및 정합기(미도시)를 포함하여 저주 파를 발생시키는 전원 공급부(미도시)가 더 포함될 수 있다. 이러한 저주파를 발생시키는 전원 공급부는 챔버(20)의 하부, 예를들어 기판 지지대(21)와 연결될 수 있으며, 저주파를 발생시키게 되면 소오스 가스의 이온의 직진성을 향상시켜 기판(1) 상에 증착되는 절연막이 균일하게 증착되도록 하고, 박막의 스트레스를 완화시켜 막질을 향상시키게 된다. 이러한 저주파를 발생시키기 위한 전원 공급부는 저주파 발생기가 400㎑의 저주파를 갖는 150∼400W의 저주파 파워가 발생되도록 한다.
원격 플라즈마(remote plasma) 발생부(51)는 파이프(52)와 밸브(미도시)에 의해 샤워헤드(22)와 연결된다. 원격 플라즈마 발생부(51)는 세정 가스 유입구(미도시)를 통해 세정 가스가 유입되고, 3000∼7000W의 고주파 파워(power)를 인가하여 세정 가스의 플라즈마를 발생시킨다. 플라즈마화된 세정 가스는 파이프(52)를 통해 샤워헤드(22)에 공급된다. 세정 가스로는 불소 함유 가스가 이용될 수 있는데, NF3, ClF3, CF4, C2F6, C3F8 또는 이들의 혼합 가스 또는 상기 가스들과 산소, 질소 또는 불활성 가스의 혼합 가스 등이 이용될 수 있다.
상기에서는 본 발명에 이용되는 장치의 일 예로서 PECVD 장치를 설명하였으나, 본 발명은 이에 국한되지 않고 열 CVD 장치 및 LPCVD 장치 등의 모든 CVD 장치를 이용할 수 있다.
상기 증착 장비를 이용한 본 발명에 따른 절연막 형성 방법을 설명하면 다음 과 같다.
먼저, 소정의 구조가 형성된 기판(1)을 기판 지지대(21)에 장착하여 챔버(20) 내부로 로딩한다. 이때, 기판(1)은 기판 지지대(21)를 통해 상온∼350℃의 온도를 유지하도록 한다. 진공부(10)를 이용하여 챔버(20) 내부를 진공 상태로 만든 후 반응 소오스를 기화시켜 가스 공급부(30) 및 샤워헤드(12)를 통해 분사한다. 이때, 챔버(20)에는 전원 공급부(40)로부터 샤워헤드(12)에 고주파(Radio Frequency; RF) 전원이 인가된다. 고주파 전원에 의해 챔버(20) 내부에 플라즈마가 생성되고, 반응 소오스는 이온화되어 기판(1)으로 이동하게 된다. 또한, 기판 지지대(21)에 저주파 전원이 더 인가되어 저주파 전원에 의해 이온의 직진성이 향상되어 기판(1) 상에 절연막이 형성된다. 절연막이 소정 두께로 증착된 기판(1)을 챔버(20)로부터 언로딩한 후 열처리 공정을 실시한다.
여기서, 절연막을 형성하기 위한 반응 소오스는 산화막(SiO2)의 경우 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체와 산소를 포함하는 가스를 이용한다. 하이드로카본 아미노 치환체가 포함된 실리콘 전구체는 예를들어 bis(methylethylamino)silan(D2S2), bis(dimethyamino)silan(M2S2), tris(isopropylamino)silan(TIPAS), tris(ethylmethylamino)silan(TEMAS), tetrakis(ethylmethylamino)silan 등이 이용될 수 있고, 산소를 포함하는 가스는 산소 가스, 오존 가스 또는 산소와 오존의 혼합 가스가 이용될 수 있다. 한편, 실리콘 전구체의 캐리어 가스로 아르곤 또는 헬륨 등의 불활성 가스를 이용한다. 또 한, 하이드로카본 아미노 치환체가 포함된 실리콘 전구체는 상기 물질 이외에 또한, 상기 물질 이외에 I2S2, H2S2, DH2S2, TDAS, TEMS, THS, TDHS, HMDS, HIDS, HEMDS, HYDS, DHYDS, TAOS 및 Tri-AOS 등이 이용될 수 있다.
bis(methylethylamino)silan는 분자식이 H2Si(NMeEt)2이며, 146.31의 분자량과 [화학식 1]과 같은 화학 구조를 가지며, 136℃의 끓는점(boiling point)과 20℃에서 5Torr의 증기압(vapor pressure)을 갖는다. 또한, bis(dimethyamino)silan는 분자식이 H2Si(NMe2)2이며, 118.26의 분자량과 [화학식 2]와 같은 화학 구조를 가지고, 93℃의 끓는점과 20.1℃에서 52.2Torr의 증기압을 갖는다. 그리고, tris(isopropylamino)silan은 분자식이 HSi(NHiPr)3이며, 203.41의 분자량과 [화학식 3]과 같은 화학 구조를 가지며, 165℃의 끓는점과 15.3℃에서 1.2mTorr의 증기압을 갖는다. 한편, tris(ethylmethylamino)silan은 [화학식 4]와 같은 화학 구조를 가진다.
또한, I2S2는 분자식이 H2Si(NHiPr)2이며, 146.31의 분자량과 [화학식 5]와 같은 화학 구조를 갖는다. H2S2는 분자식이 H2Si-(NHN=MeEt)2이며, 200.36의 분자량과 [화학식 6]와 같은 화학 구조를 갖는다. DH2S2는 분자식이 H2Si-(NHNMe2)2이며, 148.28의 분자량과 [화학식 7]와 같은 화학 구조를 갖는다. TDAS는 분자식이 HSi-(NMe2)3이며, 161.32의 분자량과 [화학식 8]와 같은 화학 구조를 갖는다. TEMS는 분자식이 HSi(NEtMe)3이며, 203.41의 분자량과 [화학식 9]와 같은 화학 구조를 가지 며, 188.5℃의 끓는점과 20℃에서 1.2mTorr의 증기압을 갖는다. THS는 분자식이 HSi-(NHN=MeEt)2이며, 284.48의 분자량과 [화학식 10]와 같은 화학 구조를 갖는다. TDHS는 분자식이 HSi-(NHNMe2)3이며, 206.37의 분자량과 [화학식 11]와 같은 화학 구조를 갖는다. HMDS는 분자식이 [Si(NMe)3]2이며, 320.63의 분자량과 [화학식 12]와 같은 화학 구조를 갖는다. HIDS는 분자식이 [Si(NHiPr)3]2이며, 404.80의 분자량과 [화학식 13]과 같은 화학 구조를 가지며, 254℃의 끓는점과 75에서 1.0mTorr의 증기압을 갖는다. HEMDS는 분자식이 [Si(NEtMe)3]2이며, 404.80의 분자량과 [화학식 14]와 같은 화학 구조를 가지며, 274.6℃의 끓는점과 96.1℃에서 1.0mTorr의 증기압을 갖는다. HYDS는 분자식이 [Si-(NHN=MeEt)]2이며, 566.95의 분자량과 [화학식 15]와 같은 화학 구조를 갖는다. DHYDS는 분자식이 [Si-(NHNMe2)3]2이며, 410.72의 분자량과 [화학식 16]와 같은 화학 구조를 갖는다. 또한, TAOS는 [화학식 17]과 같은 화학 구조를 갖고, Tri-AOS는 [화학식 18]과 같은 화학 구조를 갖는다.
Figure 112008035281056-pat00001
Figure 112008035281056-pat00002
Figure 112008035281056-pat00003
Figure 112008035281056-pat00004
Figure 112008035281056-pat00005
Figure 112008035281056-pat00006
Figure 112008035281056-pat00007
Figure 112008035281056-pat00008
Figure 112008035281056-pat00009
Figure 112008035281056-pat00010
Figure 112008035281056-pat00011
Figure 112008035281056-pat00012
Figure 112008035281056-pat00013
Figure 112008035281056-pat00014
Figure 112008035281056-pat00015
Figure 112008035281056-pat00016
Figure 112008035281056-pat00017
Figure 112008035281056-pat00018
하이드로카본 아미노 치환체를 포함하는 실리콘 전구체가 산소를 포함하는 가스와 반응하면 기판상에 Si(OH)4 상태로 산화막이 증착된다. 즉, 산화막은 Si(OH)4 상태로 증착되기 때문에 Si-O-H 및 H-O-H 결합을 포함하게 된다. 이는 본 발명에 따라 증착된 산화막의 파수(wavenumber)와 흡광율(absorbance)의 관계를 나타낸 FT-IR 측정 그래프인 도 2를 통해 알 수 있다. 즉, 도 2에 도시된 바와 같이 3750 파수에서는 Si-OH 결합을 포함하고, 3300 파수에서는 Si-O-H와 H-O-H 결합을 포함한다. 또한, 1140 및 1065 파수에서는 Si-O-Si 결합을 포함한다. 이후 Si(OH)4 상태로 증착된 산화막에 열처리 공정을 실시하면 H2O가 증발되면서 SiO2가 생성된다.
하이드로카본 아미노 치환체를 포함하는 실리콘 전구체를 이용한 산화막은 상온∼350℃의 기판 온도와 0.1∼760Torr의 챔버 압력에서 형성된다. 또한, 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체는 10∼2000sccm 정도의 유량으로 유입시키고, 산소를 포함하는 가스는 10∼500sccm의 유량으로 유입시키며, 캐리어 가스는 아르곤 또는 헬륨 등의 불활성 가스를 50∼1000sccm 정도의 유량으로 유입시킨다. 한편, 절연막 형성시 N2O 가스를 추가로 유입시킬 수 있는데, 이 경우 SiON막이 형성되며, SiON막은 반사 방지막으로 이용될 수 있다.
그리고, 산화막의 막질을 치밀하게 하기 위한 열처리 공정은 산화막의 증착 두께 등에 따라 공정 조건을 변화시켜 실시할 수 있는데, 예를들어 N2 분위기와 300∼400℃의 온도에서 1분∼60분 동안 실시할 수 있다.
상기한 조건에서 증착되는 절연막은 실리콘 전구체의 유입량, 산소 또는 오존 등의 반응 가스의 유입량, PECVD 장치의 경우 고주파 파워 또는 열 CVD 장치의 경우 히터의 온도 등에 따라 증착률(deposition rate)을 예를들어 5∼1000Å/min로 조절할 수 있다. 즉, 절연막의 증착률은 실리콘 소오스의 가스의 유입량이 동일할 경우 온도가 낮을수록, 압력이 높을수록, 그리고 반응 가스의 유입량이 많을수록 높아지게 된다.
하이드로 카본 아미노 치환체를 포함하는 실리콘 전구체를 이용하여 증착되는 예를들어 1000Å 두께의 산화막은 1.45±0.02의 굴절률을 나타내고, 증착 후에는 장력(tensile)을 가지며, 열처리 후에는 압축력(compressive)을 갖게 된다. 따라서, 열처리 후에는 절연막의 막질이 치밀해지면서 수축되게 되는데, 지나친 수축은 스트레스, 크랙 등의 발생 원인이 된다. 이를 방지 하기 위해 수축률이 6% 미만의 절연막을 증착하는 것이 바람직하다. 수축률은 실리콘 전구체의 유입량, 산소 또는 오존등의 반응 가스의 유입량, PECVD 장치의 경우 고주파 파워 또는 열 CVD 장비의 경우 히터 온도에 따라 조절되기 때문에 이들을 적절히 조절하여 절연막의 수축률을 6% 미만으로 조절하는 것이 바람직하다.
한편, 절연막을 증착한 후 원격 플라즈마 발생부(51)를 이용하여 증착 챔버를 세정한다. 세정 가스로는 불소를 포함하는 가스를 이용하며, 3000∼7000W의 고주파 파워(power)를 인가하여 플라즈마를 발생시켜 세정한다.
한편, 상기 산화막은 산화막의 특성에 따라 PECVD 뿐만 아니라 열 CVD 또는 LPCVD 방식 등을 포함하는 모든 CVD 방식으로 형성될 수 있다.
상기와 같이 형성된 절연막, 특히 산화막은 게이트 산화막 또는 패드 산화막등에 이용될 수 있고, SiON막은 반사 방지막으로 이용될 수 있다.
이하에서는 본 발명에 따른 산화막을 트랜지스터의 게이트 산화막으로 적용하는 예를들어 설명하겠다.
도 3(a) 내지 도 3(d)는 본 발명의 일 실시 예에 따른 트랜지스터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 단결정 반도체층을 갖는 SOI 기판 또는 단결정 반도체 웨이퍼를 포함하는 기판(110)상의 소정 영역에 소자 분리막(210)을 형성한다. 소자 분리막(210)은 STI 공정을 이용하여 형성하는 것이 바람직하다. 기판(110) 상부에 bis(methylethylamino)silan, bis(dimethyamino)silan, tris(isoprorylamino)silan 등의 하이드로카본 아미노 치환체가 포함된 실리콘 전구체를 이용하여 산화막(120)을 형성한다. 산화막(120)은 또한 상온∼350℃의 온도와 0.1∼760Torr의 압력에서 형성된다. 산화막(120)은 1000Å 이하의 두께로 형성되며, 산화막(120)의 두께레 따라 하이드로카본 아미노 치환체를 포함하는 실리콘 전구체는 10∼2000sccm의 유량으로 유입시키고, 산소 또는 오존 가스는 10∼500sccm의 유량으로 유입시킨다. 이때, 캐리어 가스는 아르곤 또는 헬륨 등의 불활성 가스를 50∼1000sccm 정도의 유량으로 유입시킨다. 이렇게 형성된 산화막(120)은 Si(OH)4 상태로 증착되며, Si-O-H 및 H-O-H 결합을 포함하게 된다.
도 3(b)를 참조하면, 질소 분위기의 300∼400℃의 온도에서 열처리 공정을 실시하여 산화막(120)내의 H2O를 증발시킨다. 따라서, SiO2 성분의 게이트 산화 막(120A)이 형성된다.
도 3(c)를 참조하면, 게이트 산화막(120A) 상부에 폴리실리콘막, 금속막 등의 도전층(130)을 단일층 또는 적층 형성한 후 그 상부에 하드 마스크막(140)을 형성한다. 게이트 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(140) 및 도전층을 식각하여 게이트 전극을 형성한다.
도 3(d)를 참조하면, 전체 구조 상부에 산화막, 질화막 등의 절연막을 형성한 후 전면 식각하여 게이트 전극 측벽에 스페이서(150)를 형성한다. 이어서, 이온 주입 공정을 실시하여 게이트 전극 양측의 반도체 기판(110) 상에 접합부(160)를 형성한다.
한편, 상기 공정에서 STI 공정을 이용한 소자 분리막 형성 공정에서 본 발명에 따른 산화막이 패드 산화막으로 이용될 수 있다. 즉, STI 공정을 이용한 소자 분리막 형성 공정은 기판 상부에 패드 산화막 및 패드 질화막을 형성한 후 소자 분리 마스크를 이용한 사진 및 식각 공정으로 패드 질화막 및 패드 산화막, 그리고 노출되는 기판을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 절연막을 형성하는 과정으로 진행된다. 이때, 상기 패드 산화막을 본 발명에 따른 하이드로카본 아미노 치환체가 포함된 실리콘 전구체를 이용하여 증착한 후 열처리 공정을 실시하여 형성할 수 있다. 뿐만 아니라 트렌치를 매립하는 절연막 또한 하이드로카본 아미노 치환체가 포함된 실리콘 전구체를 이용하여 증착한 후 열처리 공정을 실시하여 형성할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 절연막 형성 공정에 이용되는 PECVD 장치의 개략 단면도.
도 2는 본 발명에 따라 증착된 산화막의 파수(wavenumber)와 흡광율(absorbance)의 관계를 나타낸 그래프.
도 3(a) 내지 도 3(d)는 본 발명에 따라 형성되는 산화막을 트랜지스터 제조 공정에 적용한 경우를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 120 : 산화막
120A : 게이트 산화막 130 : 도전층
140 : 하드 마스크막 150 : 스페이서
160 : 접합부 210 : 소자 분리막

Claims (9)

  1. 기판을 상온 내지 350℃의 온도로 설정하는 단계;
    하이드로카본 아미노 치환체가 포함된 실리콘 전구체와 반응 가스를 이용하여 상기 기판 상에 산화막을 형성하는 단계; 및
    상기 산화막의 막질을 치밀화하기 위해 상기 산화막을 300 내지 400℃의 온도에서 열처리하는 단계를 포함하며,
    상기 실리콘 전구체는 하기 화학식 1 내지 화학식 18의 화학 구조를 갖는 물질중 적어도 어느 하나를 포함하는 CVD에 의한 산화막 증착 방법.
    화학식 1
    Figure 712010004566743-pat00019
    화학식 2
    Figure 712010004566743-pat00020
    화학식 3
    Figure 712010004566743-pat00021
    화학식 4
    Figure 712010004566743-pat00022
    화학식 5
    Figure 712010004566743-pat00023
    화학식 6
    Figure 712010004566743-pat00024
    화학식 7
    Figure 712010004566743-pat00025
    화학식 8
    Figure 712010004566743-pat00026
    화학식 9
    Figure 712010004566743-pat00027
    화학식 10
    Figure 712010004566743-pat00028
    화학식 11
    Figure 712010004566743-pat00029
    화학식 12
    Figure 712010004566743-pat00030
    화학식 13
    Figure 712010004566743-pat00031
    화학식 14
    Figure 712010004566743-pat00032
    화학식 15
    Figure 712010004566743-pat00033
    화학식 16
    Figure 712010004566743-pat00034
    화학식 17
    Figure 712010004566743-pat00035
    화학식 18
    Figure 712010004566743-pat00036
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 실리콘 전구체는 10 내지 2000sccm의 유량으로 유입되는 CVD에 의한 산화막 증착 방법.
  5. 제 1 항에 있어서, 상기 반응 가스는 산소 가스, 오존 가스 또는 산소 및 오존의 혼합 가스를 포함하며, 10 내지 500sccm의 유량으로 유입되는 CVD에 의한 산화막 증착 방법.
  6. 제 1 항에 있어서, 상기 실리콘 전구체의 캐리어 가스로 불활성 가스를 50 내지 1000sccm의 유량으로 더 유입시키는 CVD에 의한 산화막 증착 방법.
  7. 제 1 항에 있어서, 상기 산화막은 APCVD 방법 또는 LPCVD 방법으로 형성되는 CVD에 의한 산화막 증착 방법.
  8. 제 1 항에 있어서, 상기 열처리 공정은 N2 분위기에서 1분 내지 60분 동안 실시하는 CVD에 의한 산화막 증착 방법.
  9. 제 8 항에 있어서, 상기 산화막은 상기 열처리 공정후의 수축률이 6% 미만이 되도록 형성되는 CVD에 의한 산화막 증착 방법.
KR1020080046163A 2008-05-19 2008-05-19 저온 화학기상증착에 의한 산화막 증착 방법 KR101008490B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080046163A KR101008490B1 (ko) 2008-05-19 2008-05-19 저온 화학기상증착에 의한 산화막 증착 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080046163A KR101008490B1 (ko) 2008-05-19 2008-05-19 저온 화학기상증착에 의한 산화막 증착 방법

Publications (2)

Publication Number Publication Date
KR20090120228A KR20090120228A (ko) 2009-11-24
KR101008490B1 true KR101008490B1 (ko) 2011-01-14

Family

ID=41603593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080046163A KR101008490B1 (ko) 2008-05-19 2008-05-19 저온 화학기상증착에 의한 산화막 증착 방법

Country Status (1)

Country Link
KR (1) KR101008490B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11784026B2 (en) 2020-01-21 2023-10-10 Samsung Electronics Co., Ltd. Substrate processing apparatus, material layer deposition apparatus, and atmospheric pressure chemical vapor deposition apparatus

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101681573B1 (ko) * 2010-10-28 2016-12-12 엘지이노텍 주식회사 발광소자의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080006019A (ko) * 2005-06-17 2008-01-15 어플라이드 머티어리얼스, 인코포레이티드 실리콘계 유전층을 화학 기상 증착하기 위한 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080006019A (ko) * 2005-06-17 2008-01-15 어플라이드 머티어리얼스, 인코포레이티드 실리콘계 유전층을 화학 기상 증착하기 위한 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11784026B2 (en) 2020-01-21 2023-10-10 Samsung Electronics Co., Ltd. Substrate processing apparatus, material layer deposition apparatus, and atmospheric pressure chemical vapor deposition apparatus

Also Published As

Publication number Publication date
KR20090120228A (ko) 2009-11-24

Similar Documents

Publication Publication Date Title
TWI842531B (zh) 氧化矽之拓撲選擇性膜形成之方法
US7087536B2 (en) Silicon oxide gapfill deposition using liquid precursors
TWI579916B (zh) 整合可流動氧化物及頂蓋氧化物之新穎間隙填充
US6846745B1 (en) High-density plasma process for filling high aspect ratio structures
US7888273B1 (en) Density gradient-free gap fill
TW518693B (en) In situ deposition and integration of silicon nitride in a high density plasma reactor
US7790634B2 (en) Method for depositing and curing low-k films for gapfill and conformal film applications
US20130260564A1 (en) Insensitive dry removal process for semiconductor integration
JP5269093B2 (ja) 低ウェットエッチング速度の窒化シリコン膜
US7780865B2 (en) Method to improve the step coverage and pattern loading for dielectric films
US7297608B1 (en) Method for controlling properties of conformal silica nanolaminates formed by rapid vapor deposition
US7915139B1 (en) CVD flowable gap fill
US8232176B2 (en) Dielectric deposition and etch back processes for bottom up gapfill
US7329586B2 (en) Gapfill using deposition-etch sequence
US20140186544A1 (en) Metal processing using high density plasma
US20110151142A1 (en) Pecvd multi-step processing with continuous plasma
TW200403726A (en) Low temperature dielectric deposition using aminosilane and ozone
WO2007118026A2 (en) Step coverage and pattern loading for dielectric films
US7189639B2 (en) Use of germanium dioxide and/or alloys of GeO2 with silicon dioxide for semiconductor dielectric applications
KR101008490B1 (ko) 저온 화학기상증착에 의한 산화막 증착 방법
KR100888186B1 (ko) 절연막 형성 방법
KR101487762B1 (ko) 절연막 형성 방법
KR20050018641A (ko) 아미노실란 및 오존을 이용한 저온 유전체 증착
TW201622005A (zh) 絕緣膜之沉積方法
JPH098029A (ja) フッ素を含有する絶縁膜及びその形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131206

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151208

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee