KR20090022685A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예는 고집적의 반도체 소자 및 그 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계, 상기 노출된 반도체 기판에 이온 주입하여 제 1 예비 소스 영역을 형성하는 단계, 상기 마스크 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 예비 트렌치 및 상기 예비 트렌치의 양측 모서리에 제 1 소스 영역을 형성하는 단계, 상기 예비 트렌치 내벽에 이온 주입하여 제 2 예비 소스 영역을 형성하는 단계, 상기 예비 트렌치를 깊게 식각하여 트렌치 및 상기 트렌치의 측벽 일부에 형성된 제 2 소스 영역을 형성하는 단계, 상기 트렌치 내벽에 게이트 산화막을 형성하는 단계, 상기 트렌치 내의 상기 게이트 산화막 상에 게이트 패턴을 형성하는 단계 및, 상기 트렌치 내에 상기 게이트 패턴을 덮는 캡 산화막 패턴을 형성하는 단계를 포함한다.
소스 영역, 트렌치, MOSFET

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
실시예는 고집적의 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 트렌치 MOSFET(metal-oxide-semiconductor field-effect transistor)는, 채널이 수직으로 형성되고 게이트가 소스와 드레인으로부터 연장되어 소스와 드레인 사이에 트렌치(trench:도랑) 형태로 형성되는 트랜지스터이다.
상술한 트렌치는, 반도체 기판에 파인 홈에 산화물층과 같은 얇은 절연층으로 윤곽이 형성된다. 상기 트렌치에 다결정 실리콘(poly silicone)과 같은 도전체가 채워져 트렌치 게이트 구조를 형성한다.
상기 트렌치의 양측을 따라 고농도의 이온을 주입하여 소스 영역이 형성되는 데 이온 주입에 따른 이온의 수평 확산에 의하여 소스 영역의 가로 폭이 늘어나 셀 피치(cell pitch)를 줄이는 데 한계가 있다.
또한, 상기 소스 영역 상부의 가로 폭이 줄어들어 셀 피치를 줄인다 하더라도 소스 전극과 상기 소스 영역 간의 접촉 면적이 작아져 소스 콘택 저항이 증가하여 트렌치 MOSFET의 온-저항(on-resistance)이 증가하게 되는 문제점이 있다.
실시예는 셀 간 간격이 좁은 고집적의 반도체 소자 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자는, 반도체 표면에서 하부로 형성된 트렌치 내에 형성된 게이트 패턴,
상기 트렌치의 모서리에 형성된 제 1 소스 영역과, 상기 제 1 소스 영역과 연결되며 상기 트렌치 측벽의 일부를 따라 형성된 제 2 소스 영역을 포함하는 소스 영역,
상기 소스 영역 주변에 형성된 웰 영역,
상기 웰 영역 하부에 형성된 드리프트 영역 및,
상기 드리프트 영역 하부에 형성된 드레인 영역을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계,
상기 노출된 반도체 기판에 이온 주입하여 제 1 예비 소스 영역을 형성하는 단계,
상기 마스크 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 예비 트렌치 및 상기 예비 트렌치의 양측 모서리에 제 1 소스 영역을 형성하는 단계,
상기 예비 트렌치 내벽에 이온 주입하여 제 2 예비 소스 영역을 형성하는 단계,
상기 예비 트렌치를 식각하여 트렌치 및 상기 트렌치의 측벽 일부에 형성된 제 2 소스 영역을 형성하는 단계,
상기 트렌치 내벽에 게이트 산화막을 형성하는 단계,
상기 트렌치 내의 상기 게이트 산화막 상에 게이트 패턴을 형성하는 단계 및,
상기 트렌치 내에 상기 게이트 패턴을 덮는 캡 산화막 패턴을 형성하는 단계를 포함한다.
실시예는 반도체 소자에서, 소스 영역을 자기정렬식으로 제작하기 때문에 오정렬 공차(alignment tolerance)에 따른 소스 면적 증가를 방지하는 효과가 있다.
실시예는 반도체 소자에서, 두번의 이온 주입 영역을 통해 소스 영역을 형성함으로써 소스 영역의 수평 확산을 방지할 수 있어 고집적 반도체 소자를 구현할 수 있는 효과가 있다.
이하, 첨부한 도면을 참조로 하여 실시예들에 따른 반도체 패키지 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이 는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 1에 도시한 바와 같이, 반도체 기판(100a) 상에 실리콘이 에피택셜 성장하여 이루어진 에피층(100b)이 형성되어 있다.
상기 에피층(100b)에는 소정의 트렌치(145)가 형성되어 있고, 상기 트렌 치(145) 내부에는 게이트 패턴으로서 폴리 실리콘막 패턴(113)이 형성되어 있다. 상기 폴리 실리콘막 패턴(113) 상부에 캡 산화막 패턴(117)이 형성되어 있다.
상기 캡 산화막 패턴(117)과 상기 폴리 실리콘막 패턴(113) 사이에는 자연적으로 산화되어 형성된 산화막(115)이 배치될 수 있다.
상기 폴리 실리콘막 패턴(113)과 상기 트렌치(145) 내벽 사이에는 게이트 산화막(111)이 더 형성된다.
상기 트렌치(145)의 모서리 및 측벽을 따라서 소스 영역(125)이 형성되어 있다.
상기 소스 영역(125)은 제 1 소스 영역(125a)과 제 2 소스 영역(125b)을 포함한다.
상기 제 1 소스 영역(125a)은 상기 트렌치(145)의 모서리 양측에 형성되어 있고, 상기 제 2 소스 영역(125b)은 상기 제 1 소스 영역(125a)과 연결되며 상기 트렌치(145)의 측벽을 따라서 형성되어 있다.
상기 제 1 소스 영역(125a)의 가로 폭은 상기 제 2 소스 영역(125b)의 가로 폭보다 같거나 클 수도 있다.
상기 제 2 소스 영역(125b)은 상기 폴리 실리콘막 패턴(113)과 오버랩되어 형성된다.
상기 소스 영역(125)과 인근 셀의 소스 영역(125) 사이의 에피층(100b)에는 바디 콘택 영역(121)이 형성되어 있다.
상기 소스 영역(125)과 상기 바디 콘택 영역(121)은 서로 다른 형의 불순물 이 주입되어 형성된다.
상기 소스 영역(125) 주변에는 웰 영역(또는, 바디 영역)(103)이 형성되어 있다.
상기 웰 영역(103)의 하부에는 드리프트 영역(101)이 형성되어 있다. 상기 드리프트 영역(101)과 접촉하는 상기 반도체 기판(100a)은 고농도의 불순물이 주입되어 드레인 영역(126)을 갖는다.
상기 에피층(100b) 상에는 상기 소스 영역(125)과 접촉하는 소스 전극(130)이 형성되어 있다.
상기와 같은 구조의 트렌치 MOSFET는 소스 영역(125)을 두번에 걸쳐 형성하며, 상기 제 2 소스 영역(125b)은 상기 예비 트렌치의 깊이에 좌우되므로 상기 제 2 소스 영역(125b)의 깊이를 조절하기가 용이하다. 또한, 상기 소스 영역(125)은 폴리 실리콘막 패턴(113)이 형성되는 트렌치(145) 내벽을 따라 균일하게 형성되어 있으므로 별도의 열처리를 하지 않을 수도 있다.
또한, 상기 소스 영역(125)의 수평 확산이 거의 일어나지 않으므로 셀 피치를 줄일 수 있으므로 집적화에 용이하다.
도 2 내지 도 12는 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.
도 2에 도시한 바와 같이, 고농도의 제 1형 불순물을 반도체 기판(100a)에 주입한다.
상기 반도체 기판(100a)은 드레인 영역(126)의 역할을 수행한다.
상기 반도체 기판(100a) 상에 실리콘을 에피택셜 성장시켜 에피층(100b)을 형성한다.
이하, 상기 반도체 기판(100a)과 상기 에피층(100b)을 기판이라고 지칭할 수도 있다.
상기 에피층(100b)에 저농도 제 1형 불순물을 주입하여 드리프트 영역(101)을 형성한다.
상기 에피층(100b)에 저농도 제 2형 불순물을 주입하여 웰(well) 영역(103)을 형성한다.
상기 웰 영역(103)은 바디(body) 영역이라고 할 수도 있다.
상기 웰 영역(103)은 상기 드리프트 영역(101)보다 상부에 형성된다.
상기 웰 영역(103)이 형성된 상기 에피층(100b) 상에 패드 산화막(141), 질화막(142), 산화막(143)이 차례대로 형성된다.
상기 패드 산화막(141)은 열산화법으로 형성될 수 있으며, 상기 패드 산화막(141)의 두께는 200 Å 내지 500 Å일 수 있다. 상기 패드 산화막(141)은 후속 공정으로부터 반도체 기판(100a) 예를 들어, 상기 에피층(100b)을 보호하기 위해서이다.
상기 질화막(142)은 상기 패드 산화막(141) 상에 형성되며, 상기 질화막(142)의 두께는 약 1500 Å 내지 2500 Å 일 수 있다. 예를 들어, 상기 질화막(142)은 CVD(chemical vapor deposition) 법으로 형성할 수 있다.
상기 산화막(143)은 상기 질화막(142) 상에 형성되며, 상기 산화막(143)의 두께는 1500 Å 내지 5000 Å일 수 있다. 예를 들어, 상기 산화막(143)은 CVD(chemical vapor deposition) 법으로 형성할 수 있다.
상기 제 1형 불순물은 N형 불순물일 수 있고, 상기 제 2형 불순물은 P형 불순물일 수 있다. 이와 달리, 상기 제 1형 불순물은 P형 불순물일 수 있고, 상기 제 2형 불순물은 N형 불순물일 수도 있다.
도 3에 도시한 바와 같이, 상기 패드 산화막(141), 질화막(142) 및 산화막(143)을 패터닝하여 상기 웰 영역(103)의 일부를 노출시킨다.
상기 패드 산화막 패턴(141a), 질화막 패턴(142a) 및 산화막 패턴(143a)은 마스크 패턴(140)을 형성한다.
도 4에 도시한 바와 같이, 상기 마스크 패턴(140)에 의해 노출된 상기 웰 영역(103)에 고농도의 제 1형 불순물을 주입하여 제 1형 불순물 주입 영역(125a')을 형성한다.
예를 들어, 상기 제 1형 불순물의 도즈량은 415 ~ 615 /cm2, 에너지는 60~80 KeV로 한다.
상기 고농도의 제 1형 불순물의 주입은 상기 기판에 수직한 방향으로 이루어질 수도 있고 경사진 방향으로 이루어질 수도 있다.
상기 고농도의 제 1형 불순물을 주입한 후 어닐링을 수행할 수도 있고, 상기 어닐링을 수행하지 않을 수도 있다.
예를 들어, 상기 어닐링은 900℃ 내지 950℃ 에서 10분 내지 40분 동안의 공정 조건으로 이루어진다.
상기 제 1형 불순물 주입 영역(125a')은 수평 확산에 의하여 상기 마스크 패턴(140)의 하부의 일부에도 소정 형성된다.
도 5에 도시한 바와 같이, 상기 마스크 패턴(140)이 형성된 기판을 식각하여 상기 마스크 패턴(140)에 의해 노출된 부분에 예비 트렌치(145a)를 형성한다.
상기 예비 트렌치(145a)의 깊이는 0.3 내지 0.5 ㎛일 수 있다.
상기 예비 트렌치(145a)는 상기 제 1형 불순물 주입 영역(125a')의 깊이보다 깊게 형성될 수 있다.
상기 식각 공정에 의하여 상기 마스크 패턴(140) 사이에 노출된 상기 제 1형 불순물 주입 영역(125a')의 일부는 제거되고, 상기 예비 트렌치(145)의 양측 모서리를 따라 상기 고농도의 제 1형 불순물이 주입된 제 1 소스 영역(125a)이 남는다.
도 6에 도시한 바와 같이, 상기 예비 트렌치(145)가 형성된 기판에 고농도의 제 1형 불순물을 주입하여 노출된 상기 예비 트랜치(145)의 내벽을 따라 제 1형 불순물 주입 영역(125b')을 형성한다.
상기 고농도의 제 1형 불순물은 상기 기판에 대하여 경사진 방향으로 이온 주입될 수 있다.
예를 들어, 상기 제 1형 불순물의 도즈량은 415 ~ 615 /cm2, 에너지는 60~80 KeV, 경사각도는 기판에 대한 수직선으로부터 7°~30°인 공정조건으로 한다.
이는 상기 예비 트렌치(145) 내의 측벽에도 상기 제 1형 불순물 주입 영역이 형성되어야 하기 때문이다.
상기 제 1형 불순물 주입 영역(125b')과 상기 제 1 소스 영역(125a)의 제 1 형 불순물 농도의 일치할 수 있으며, 상기 제 1 형 불순물 주입 영역(125b')과 상기 제 1 소스 영역(125a)은 서로 연결된다.
도 7에 도시한 바와 같이, 상기 마스크 패턴(140)을 식각 마스크로 상기 예비 트렌치(145a) 하부로 더 식각하여 트렌치(145)를 형성한다.
상기 트렌치(145)의 깊이는 1.5 내지 1.8 ㎛ 일 수 있다.
상기 트렌치(145)가 형성됨에 따라 상기 제 1형 불순물 주입 영역(125b')의 일부는 제거되고 상기 예비 트렌치(145)의 측벽에 형성된 상기 제 1형 불순물 주입 영역(125b')이 남아 제 2 소스 영역(125b)을 형성한다.
상기 제 2 소스 영역(125b)은 상기 제 1 소스 영역(125a)과 연결되며, 상기 제 1 소스 영역(125a)의 하부에 상기 제 2 소스 영역(125b)이 형성되어 소스 영역(125)을 이룬다.
상기 소스 영역(125)을 형성한 후 상기 소스 영역(125)이 골고루 확산되도록 하기 위한 열처리 공정을 생략할 수도 있다. 따라서, 상기 소스 영역(125)의 수평 확산을 막을 수 있고 상기 소스 영역(125)의 면적을 최소화할 수도 있다.
상기 제 1 소스 영역(125a)의 가로 폭이 상기 제 2 소스 영역(125b)의 가로 폭보다 클 수도 있다.
상기 소스 영역(125)의 가로 폭이 좁아짐에 따라 셀 피치가 줄어들어 고집적이 가능하다.
상기 트렌치(145) 내벽에 게이트 산화막(111)을 형성한다.
상기 게이트 산화막(111)은 열산화법으로 형성할 수 있다.
도 8에 도시한 바와 같이, 상기 게이트 산화막(111)이 형성된 후 상기 기판 상부에 도전성막, 예를 들어 폴리 실리콘막을 형성하는데, 폴리 실리콘막은 트렌치(145)를 완전히 채운다.
이후, 에치 백 공정으로 상기 폴리 실리콘막을 에칭하여 상기 트렌치(145)의 내부에 폴리 실리콘막 패턴(113)이 남도록 한다.
여기서, 상기 폴리 실리콘막 균일한 에칭을 위해 폴리 실리콘막의 에칭은 엔드 포인트 디텍트(end point detect)막으로 상기 마스크 패턴(140)의 질화막 패턴(142a)을 사용할 수 있다.
상기 폴리 실리콘막은 오버 에칭되어 상기 폴리 실리콘막 패턴(113)의 상부는 상기 에피층(100b)의 상부면보다 낮게 형성된다.
상기 트렌치(145) 내에 채워진 상기 폴리 실리콘막 패턴(113) 상부에는 자연 산화 또는 열산화에 의하여 산화막(115)이 형성된다.
도 9에 도시한 바와 같이, 상기 폴리 실리콘막 패턴(113)이 형성된 기판 전면에 캡 산화막을 형성하고 연마하여 트렌치 내에서 상기 폴리 실리콘막 패턴(113)을 덮는 캡 산화막 패턴(117)을 형성한다. 이후, 상기 질화막 패턴(142a)을 제거한다.
이로써, 도 10에 도시한 바와 같이, 상기 기판의 트렌치(145) 내에 폴리 실리콘막 패턴(113) 및 상기 캡 산화막 패턴(117)이 형성된다. 여기서, 상기 패드 산화막 패턴(141a)은 제거되지 않을 수도 있다.
도 11에 도시한 바와 같이, 상기 에피층(100b)에 고농도의 제 2형 불순물을 주입하여 바디 콘택 영역(121)을 형성할 수 있다.
상기 바디 콘택 영역(121)은 상기 소스 영역(125)과 인근 셀의 소스 영역(125) 사이의 상기 에피층(100b)에 형성된다.
상기 바디 콘택 영역(121) 형성 공정에서, 상기 에피층(100b) 상에 마스크 패턴을 형성하여 상기 바디 콘택 영역(121)을 형성할 수도 있다.
이와 달리, 상기 바디 콘택 영역(121) 형성 공정에서, 상기 에피층(100b) 상에 마스크 패턴을 형성하지 않고, 상기 에피층(100b) 전면에 고농도의 제 2형 불순물을 주입할 수도 있다. 이 경우 상기 소스 영역(125) 위치에서는 상기 소스 영역(125)이 고농도의 제 1형 불순물이 주입된 영역이므로 상기 고농도의 제 2형 불순물이 주입된다 하더라도 제 2형 불순물 주입 영역으로 바뀌지 않는다. 상기 소스 영역(125)과 인근의 소스 영역(125) 사이의 상기 에피층(100b)에만 선택적으로 상기 제 2형 불순물이 주입되어 상기 바디 콘택 영역(121)이 형성될 수 있다.
상기 바디 콘택 영역(121)을 형성하기 위한 이온 주입 공정 조건을 보면, 예를 들어, 도즈량은 115 ~ 215 /cm2, 에너지는 40~60 KeV일 수 있다.
도 12에 도시한 바와 같이, 상기 기판 전면에 금속층을 형성하고 패터닝하여 상기 소스 영역과 접촉하는 소스 전극(130)을 형성한다.
상기 소스 전극(130) 형성 전에 패드 산화막 패턴(141a)이 제거될 수도 있다.
상기와 같은 구조의 트렌치 MOSFET는 소스 영역을 두번에 걸쳐 형성하며, 상기 제 2 소스 영역(125b)은 상기 예비 트렌치(145a)의 깊이에 좌우되므로 상기 제 2 소스 영역(125b)의 깊이를 조절하기가 용이하다. 또한, 상기 소스 영역(125)은 폴리 실리콘막 패턴(113)이 형성되는 트렌치(145) 내벽을 따라 균일하게 형성되어 있으므로 별도의 열처리를 하지 않을 수도 있다.
이상에서 본 발명에 대하여 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 2 내지 도 12는 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.

Claims (10)

  1. 반도체 기판 표면에서 하부로 형성된 트렌치 내에 형성된 게이트 패턴;
    상기 트렌치의 모서리에 형성된 제 1 소스 영역과, 상기 제 1 소스 영역과 연결되며 상기 트렌치 측벽의 일부를 따라 형성된 제 2 소스 영역을 포함하는 소스 영역;
    상기 소스 영역 주변에 형성된 웰 영역;
    상기 웰 영역 하부에 형성된 드리프트 영역; 및
    상기 드리프트 영역 하부에 형성된 드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 트렌치 측벽으로부터 상기 제 1 소스 영역의 가로폭이 상기 제 2 소스 영역의 가로폭보다 큰 것을 특징으로 하는 반도체 소자.
  3. 반도체 기판을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계;
    상기 노출된 반도체 기판에 이온 주입하여 제 1 예비 소스 영역을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 예비 트렌치 및 상기 예비 트렌치의 양측 모서리에 제 1 소스 영역을 형성하는 단계:
    상기 예비 트렌치 내벽에 이온 주입하여 제 2 예비 소스 영역을 형성하는 단계:
    상기 예비 트렌치를 식각하여 트렌치 및 상기 트렌치의 측벽 일부에 형성된 제 2 소스 영역을 형성하는 단계;
    상기 트렌치 내벽에 게이트 산화막을 형성하는 단계;
    상기 트렌치 내의 상기 게이트 산화막 상에 게이트 패턴을 형성하는 단계; 및
    상기 트렌치 내에 상기 게이트 패턴을 덮는 캡 산화막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 반도체 기판을 선택적으로 노출시키는 상기 마스크 패턴을 형성하는 단계 이전에,
    실리콘 기판에 드레인 영역을 형성하는 단계;
    상기 실리콘 기판 상에 실리콘을 성장시켜 에피층을 형성하는 단계; 및
    상기 에피층에 드리프트 영역, 상기 드리프트 영역 상에 웰 영역을 형성하여 상기 반도체 기판을 준비하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3항에 있어서,
    상기 마스크 패턴을 형성하는 단계에 있어서,
    상기 반도체 기판 상에 패드 산화막, 상기 패드 산화막 상에 질화막, 상기 질화막 상에 산화막을 형성하는 단계;
    상기 패드 산화막, 상기 질화막, 상기 산화막을 패터닝하여 상기 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 3항에 있어서,
    상기 제 1 소스 영역과 상기 제 2 소스 영역은 서로 연결되어 있으며, 동일한 불순물이 주입된 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 3항에 있어서,
    상기 제 2 소스 영역을 형성하는 단계에 있어서,
    상기 반도체 기판에 대하여 경사진 방향으로 불순물이 주입된 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 제 3항에 있어서,
    상기 트렌치의 측벽으로부터 상기 제 1 소스 영역의 가로 폭이 상기 제 2 소스 영역의 가로 폭보다 큰 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. 제 3항에 있어서,
    상기 예비 트렌치의 깊이는 0.3 내지 0.4 ㎛ 이고, 상기 트렌치의 깊이는 1.5 내지 1.8 ㎛ 인 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. 제 3항에 있어서,
    상기 제 1 예비 소스 영역을 형성하는 단계에 있어서, 상기 제 1 예비 소스 영역은 상기 마스크 패턴의 아래로 확산되어 상기 제 1 소스 영역을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
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* Cited by examiner, † Cited by third party
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449758A (zh) * 2016-10-13 2017-02-22 中航（重庆）微电子有限公司 一种沟槽功率mos器件结构及其制备方法
CN109244138A (zh) * 2018-09-19 2019-01-18 电子科技大学 具有良好第三象限性能的SiC MOSFET器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050396A (ko) * 1999-01-08 2000-08-05 윤종용 트렌치 게이트형 전력 반도체 소자 및 그 제조방법
JP4538211B2 (ja) 2003-10-08 2010-09-08 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4829473B2 (ja) 2004-01-21 2011-12-07 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置およびその製造方法
JP2006228906A (ja) 2005-02-16 2006-08-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220030588A (ko) * 2020-09-03 2022-03-11 현대모비스 주식회사 전력 반도체 소자 및 그 제조 방법

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