KR20090017823A - 시스템 인 패키지의 제조 방법 - Google Patents

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Abstract

본 발명은 구리 필러를 이용하여 제조원가 절감과 공정을 줄일 수 있는 시스템 인 패키지의 제조 방법에 관한 것이다.
본 발명에 시스템 인 패키지의 제조방법은 금속 배선이 형성된 반도체 기판에 패시베이션막을 형성하는 단계와; 상기 패시베이션막을 패터닝하여 개구부를 형성하는 단계와; 상기 금속 배선이 형성된 절연막을 관통하여 상기 기판의 일부까지 연장된 깊은 트랜치를 형성하는 단계와; 상기 개구부와 상기 트랜치 내부를 채우도록 비아 컨덕터를 형성하는 단계와; 상기 비아 컨덕터 상에 솔더 범프를 형성하는 단계를 포함하여 구성된다.
이러한 구성에 의하여 본 발명은 알루미늄 패드 공정을 삭제하여 제조 공정을 줄이고, 구리 컨덕터의 상부에 구리 필러를 형성함으로써 제조원가를 줄일 수 있다.
시스템 인 패키지, 구리 필러, 구리 범프, Pillar

Description

시스템 인 패키지의 제조 방법{METHOD FOR MANUFACTURING OF SYSTEM IN PACKAGE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 구리 필러를 이용하여 제조원가 절감과 공정을 줄일 수 있는 시스템 인 패키지의 제조 방법에 관한 것이다.
일반적으로, 현재 전자 제품 시장은 반도체 소자의 크기를 축소하는 방향으로 발전해가고 있고, 이를 위해 전자 제품에 사용되는 반도체 패키지는 보다 얇고, 보다 작은 크기로 변화하고 있다. 이러한 시장 욕구를 충족하기 위해 SOC(System On Chip) 혹은 SIP(System In Package)가 반도체 소자의 제조분야에 등장하고 있다.
여기서, SOC는 하나의 반도체 칩 내부에 복수개의 반도체 칩들은 통합하여 만드는 기술이 사용된 반도체 소자를 말하며, SIP은 다수개의 개별 반도체 소자를 하나의 반도체 패키지에 집어넣어 조립하는 기술이 사용된 반도체소자를 말한다.
구체적으로, SIP은 하나 이상의 반도체 집적회로 칩과, 커패시터, 저항, 인덕터와 같은 수동 소자 칩들을 단일 패키지 안에 실장하여 완전한 시스템 또는 서 브시스템을 구현하는 기술이다. 여기서, SIP은 기존의 멀티 칩 모듈(multi chip module; MCM) 개념의 연장선 위에 있지만, 멀티 칩 모듈의 경우에 수평적인 칩 배치 형태가 주종을 이루는데 반하여, SIP의 경우에는 수직으로 칩을 적층하는 기술이 주로 적용되고 있다.
특히, SIP 안에 실장되는 수동 소자들은 전기적 특성을 향상시키고자 하는 대상 소자에 근접하여 배치할수록 우수한 특성을 구현할 수 있다. 예를 들어, 디커플링 커패시터(decoupling capacitor)의 경우에는 대상 소자와의 근접 정도에 따라서 인덕턴스 값이 결정되고, 인덕턴스 값에 의하여 커패시터의 특성이 달라진다. 따라서, 대상 소자 칩 위에 직접 수동 소자 칩을 적층하여 전기적으로 연결하는 기술이 필요하다.
이와 관련하여, 하부 칩은 와이어 본딩(wire bonding)을 이용하여 패키지 기판에 연결하고, 상부 칩은 플립 칩 본딩(flip chip bonding)을 이용하여 하부 칩 위에 적층하는 기술이 알려져 있다. 이때, 하부 칩은 와이어 본딩과 플립 칩 본딩이 모두 가능한 패드 구조를 가지고 있어야 한다.
이러한 종래에 반도체 집적회로의 패드 구조는 통상적으로 알루미늄(Al)으로 형성된 본딩 패드의 상부면에 금(Au)이 주재료인 범프를 형성하여 상하부칩이 적층되는 구조를 갖는다.
그러나, 이렇게 형성된 알루미늄 패드는 고유 저항이 크고 전자이탈(electromigration) 현상에 취약한 문제점이 있고, 범프를 금으로 형성함으로써 제조원가가 상승하는 문제점이 발생하게 된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 구리 필러를 이용하여 제조원가 절감과 공정을 줄일 수 있는 시스템 인 패키지를 제공하는데 있다.
본 발명에 따른 시스템 인 패키지의 제조 방법은 금속 배선이 형성된 반도체 기판에 패시베이션막을 형성하는 단계와; 상기 패시베이션막을 패터닝하여 개구부를 형성하는 단계와; 상기 금속 배선이 형성된 절연막을 관통하여 상기 기판의 일부까지 연장된 깊은 트랜치를 형성하는 단계와; 상기 개구부와 상기 트랜치 내부를 채우도록 비아 컨덕터를 형성하는 단계와; 상기 비아 컨덕터 상에 솔더 범프를 형성하는 단계를 포함하여 구성된다.
본 발명에 따른 시스템 인 패키지의 제조방법은 알루미늄 패드 공정을 삭제하여 제조 공정을 줄이고, 구리 컨덕터의 상부에 구리 필러를 형성함으로써 제조원가를 줄일 수 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1 내지 도 7은 본 발명의 실시 예에 따른 시스템 인 패키지의 제조 방법을 단계적으로 나타낸 단면도들이다.
도 1을 참조하면, 반도체 기판(202) 상에 임의의 반도체 칩에 적당한 하부 구조물이 형성된다. 하부 구조물은 다수의 금속 배선 및 절연막을 포함하는 것으로, 도면에는 반도체 기판(202) 상에 형성된 다수의 하부 금속 배선(204) 및 상부 금속 배선(206)과, 상하부 금속 배선(204, 206) 사이의 제 1 절연막(208)을 관통하여 상하부 금속 배선(204, 206)을 각각 전기적으로 연결하는 컨택(210)과, 상부 금속 배선(206)이 매립된 제 2 절연막(212)을 포함하는 예를 개략적으로 도시하였다. 상부 금속 배선(206)으로 구리를 이용하는 경우 제 2 절연막(212)을 패터닝하여 상부 금속 배선(206)이 형성될 트랜치를 형성하고, 트랜치에 매립되고 제 2 절연막(212)의 표면의 덮도록 구리를 증착한 다음, CMP 공정으로 제 2 절연막(212)이 노출될 때까지 구리를 식각함으로써 제 2 절연막(212)과 같은 평탄한 표면을 갖는 상부 금속 배선(206)이 형성된다.
이어, 상부 금속 배선(206)이 매립된 제 2 절연막(212) 상에 패시베이션막(Passivation Layer)(214)을 형성한다. 여기서, 패시베이션막(214)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)등의 증착방법을 이용하여 증착한다. 이때, 패시베이션막(214)은 SiN, SiC 또는 SiNx 등과 같은 질화 절연물을 증착하여 형성된다. 또한, 패시베이션막(214)의 두께는 100 내지 1000Å으로 형성할 수 있다.
이어, 패시베이션막(214)을, 도 2에 도시된 바와 같이, 포토 공정 및 식각 공정으로 패터닝함으로써 개구부(216)를 형성한다. 여기서, 개구부(216)는 상부 금속 배선(206)이 노출되고 후속 공정에서 비아 컨덕터가 형성될 영역을 마련한다.
이어, 개구부(216)에, 도 3에 도시된 바와 같이, 비아 컨턱터가 형성될 영역을 오픈하도록 포토 공정 및 시각 공정으로 제 1 및 제 2 절연막(208, 212)을 패터닝하여 트랜치(218)를 형성한다. 여기서, 트랜치(218)는 제 1 및 제 2 절연막(208, 212)을 관통하여 반도체 기판(202)의 하부까지 연장되어 깊게 형성된다. 이때, 트랜치(218)는 고속 식각 장비를 이용하여 제 1 및 제 2 절연막(208, 212)을 관통하고 반도체 기판(202)의 하부까지 연장되어 형성되지만, 반도체 기판(202)을 관통하지 않도록 형성한다. 여기서, 트랜치(218)는 1 ~ 100㎛의 폭과, 1 내지 300㎛ 정도의 깊이를 갖도록 형성할 수 있다.
이어, 트랜치(218)를 포함한 기판의 전면에, 도 4에 도시된 바와 같이, 장벽 산화막(barrier oxide)(220)를 형성한다. 여기서, 장벽 산화막(220)은 PECVD등의 증착방법으로 증착된다. 이때, 장벽 산화막(220)은 SiO2 , SiN 또는 SiON등의 물질을 1000 내지 20,000Å의 두께로 형성한다.
이어, 장벽 산화막(220)의 전면에 구리 베리어 금속층(Cu Barrier Metal)(222)을 형성한다. 여기서, 구리 베리어 금속층(222)은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition), PVD(Physical Vapor Deposition)등의 증착방법으로 증착된다. 이때, 구리 베리어 금속층(222)은 TA, TaN, TaSiN, TiSiN, Ru 등의 물질을 100 내지 2,000Å의 두께로 형성한다.
이어, 구리 베리어 금속층(222)의 전면에 구리 씨드층(Cu seed Layer)(214)을 형성한다. 여기서, 구리 씨드층(214)은 PVD, CVD 등의 증착방법으로 증착한다. 이때, 구리 씨드층(214)은 100 내지 2000Å의 두께로 형성한다.
이어, 트랜치(218)를 채우고 구리 씨드층(214)의 전면에, 도 5에 도시된 바와 같이, 구리층(226)을 형성한다. 여기서, 구리층(226)은 전기도금법 또는 무전해도금법을 이용하여 도금된다.
이어, 구리층(226)을 화학 기계적 연마(CMP; Chemical Mechanical Polishing)공정으로 장벽 산화막(220)이 노출되도록 연마하여, 도 6에 도시된 바와 같이, 구리 컨덕터(Cu Conductor)(226a)를 형성한다.
이어, 구리 컨덕터의 상부에 솔더 범프를 형성한다. 이때, 솔더 범프는 구리 필러(228)와 솔더(230)를 포함하여 구성된다.
먼저, 구리 컨덕터(226a)의 상부에, 도 7에 도시된 바와 같이, 구리 필러(Cu Pillar)(228)를 형성한다. 여기서, 구리 필러(228)는 전기도금법으로 구리 컨덕터(226a)의 상부에 도금된다. 이때, 구리 필러(228)은 5 내지 100um의 두께로 형성된다.
이어, 구리 필러(228)의 상부에 솔더(Solder)(230)를 형성한다. 여기서 솔더(230)는 전기도금법으로 도금한다. 이때, 솔더(230)는 PbSn, SnAg, SnAgCu등의 물질이 1 내지 50um의 두께로 형성된다.
이러한 제조방법에 의하여 본 발명은 알루미늄 패드 공정을 삭제하여 제조 공정을 줄이고, 구리 컨덕터의 상부에 구리 필러를 형성함으로써 제조원가를 줄일 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 7은 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 단계적으로 나타낸 도면.
202 : 반도체 기판 204 : 하부 금속 배선
206 : 상부 금속 배선 208 : 제 1 절연막
210 : 컨택 212 : 제 2 절연막
214 : 패시베이션막 216 : 개구부
218 : 트랜치 220 : 장벽 산화막
222 : 구리 베리어 금속층 224 : 구리 씨드층
226a : 구리 컨덕터 228 : 구리 필러
230 : 솔더

Claims (8)

  1. 금속 배선이 형성된 반도체 기판에 패시베이션막을 형성하는 단계와;
    상기 패시베이션막을 패터닝하여 개구부를 형성하는 단계와;
    상기 금속 배선이 형성된 절연막을 관통하여 상기 기판의 일부까지 연장된 깊은 트랜치를 형성하는 단계와;
    상기 개구부와 상기 트랜치 내부를 채우도록 비아 컨덕터를 형성하는 단계와;
    상기 비아 컨덕터 상에 솔더 범프를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 시스템 인 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 비아 컨덕터를 형성하는 단계는
    상기 패시베이션막, 금속배선 및 깊은 트랜치를 포함한 전면에 산화막을 형성하는 단계와;
    상기 산화막 상에 베리어막을 형성하는 단계와;
    상기 베리어막 상에 씨드 구리층을 형성하는 단계와;
    상기 트랜치를 채우고 상기 씨드 구리층 상에 전해 도금법으로 구리층을 형성하는 단계; 및
    상기 구리층을 상기 산화막이 노출되도록 화학 기계적 연마하는 단계를 포함 하여 구성되는 것을 특징으로 하는 시스템 인 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 산화막은 SiO2, SiN 또는 SiON 중 어느 하나인 것을 특징으로 하는 시스템 인 패키지의 제조 방법.
  4. 제 2 항에 있어서,
    상기 베리어막은 Ta, TaN, TaSiN, TiSiN, Ru 또는 이들의 합금중 어느 하나 인것을 특징으로 하는 시스템 인 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 솔더 범프를 형성하는 단계는,
    상기 개구부에 전해 도금법으로 구리 필러을 형성하는 단계와;
    상기 구리 기둥 상에 솔더 물질을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 시스템 인 패키지.
  6. 제 5 항에 있어서,
    상기 구리 필러의 두께는 5 내지 100um인 것을 특징으로 하는 시스템 인 패키지.
  7. 제 5 항에 있어서,
    상기 솔더는 PbSn, SnAg 또는 SnAgCu 중 어느 하나인 것을 특징으로 하는 시스템 인 패키지.
  8. 제 7 항에 있어서,
    상기 솔더의 두께는 1 내지 50um인 것을 특징으로 하는 시스템 인 패키지.
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