JP5865881B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5865881B2
JP5865881B2 JP2013197964A JP2013197964A JP5865881B2 JP 5865881 B2 JP5865881 B2 JP 5865881B2 JP 2013197964 A JP2013197964 A JP 2013197964A JP 2013197964 A JP2013197964 A JP 2013197964A JP 5865881 B2 JP5865881 B2 JP 5865881B2
Authority
JP
Japan
Prior art keywords
layer
electrode
semiconductor device
alloy
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013197964A
Other languages
English (en)
Other versions
JP2014068014A (ja
JP2014068014A5 (ja
Inventor
光辰 文
光辰 文
聖嬉 姜
聖嬉 姜
泰成 金
泰成 金
炳律 朴
炳律 朴
然相 朴
然相 朴
碩哲 方
碩哲 方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2014068014A publication Critical patent/JP2014068014A/ja
Publication of JP2014068014A5 publication Critical patent/JP2014068014A5/ja
Application granted granted Critical
Publication of JP5865881B2 publication Critical patent/JP5865881B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は半導体に関し、より具体的には貫通電極を具備する半導体装置及びその製造方法に関する。
最近、電子産業の趨勢は軽量化、小型化、高速化、多機能化、及び高性能化された製品を低廉な価額に製造することである。このような目標を達成するためにマルチチップ積層パッケージ（ｍｕｌｔｉ−ｃｈｉｐ ｓｔａｃｋｅｄ ｐａｃｋａｇｅ）技術又はシステム−イン−パッケージ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）技術が使用される。
マルチチップ積層パッケージ又はシステム−イン−パッケージは複数個の単位半導体装置の機能を１つの半導体パッケージで遂行することができる。マルチチップ積層パッケージ又はシステム−イン−パッケージは通常的な単一チップパッケージに比べて若干厚くなるが、平面的には単一チップパッケージと大きさと概ね類似であるので、携帯電話機、ノートブック型コンピューター、メモリカード、携帯用カムコーダー等のような高機能でありながら、同時に小型乃至移動性が要求される製品に主に使用される。マルチチップ積層パッケージ技術又はシステム−イン−パッケージ技術はシリコン貫通電極（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ：ＴＳＶ）技術を使用する。前記貫通電極は半導体装置の性能に影響を及ぼすことができる。
米国特許公開２０１１／０１７７６５５号公報
本発明が解決しようとする課題は、貫通電極をなす結晶粒の熱的ストレスによる突出現象を緩和して半導体パッケージの接続不良又はクラックを防止することにある。
前記目的を達成することができる本発明の一実施形態による半導体装置は、第１面及び前記第１面に対向する第２面を含む基板と、前記基板を貫通するビアホール内の貫通電極と、前記貫通電極と隣接して前記第１面に提供された集積回路と、を含み、前記貫通電極は、前記ビアホールの一部を満たす金属層と、前記ビアホールの残りの部分を満たす合金層と、を含み、前記合金層は、前記金属層に含まれた金属元素及び前記金属層に含まれた金属元素と異なる金属元素を包含することができる。
前記貫通電極は、前記第１面に隣接する上面及び前記第２面に隣接する下面を含み、前記合金層は、貫通電極の上面で露出され得る。
前記金属層は、前記合金層と前記ビアホールの側壁との間に延長された延長部を包含することができる。
前記合金層上面の直径は、前記延長部の厚さより大きくなり得る。
前記貫通電極と前記集積回路とを電気的に連結する上部配線をさらに含み、前記金属層と前記合金層とは、前記上部配線と共通的に接することができる。
前記貫通電極は、前記ビアホールの側壁に沿って提供されるバリアー層をさらに含み、前記合金層は、前記バリアー層と接することができる。
前記貫通電極は、前記金属層と前記合金層との間の分離導電層をさらに含み、前記金属層と前記合金層は、前記分離導電層によって分離され得る。
前記合金層の厚さは、前記貫通電極の総長さの約２％乃至約１５％であり得る。
前記合金層の結晶粒の大きさは、前記金属層の結晶粒の大きさより小さいことがあり得る。
前記金属層の平均結晶粒の大きさは、前記合金層の平均結晶粒の大きさの約２倍以上であり得る。
前記合金層は、銅合金又はタングステン合金を包含することができる。
前記金属層は、銅（Ｃｕ）を含み、前記合金層は、Ｃｕ−Ｍｎ合金（Ｍｎは５ａｔｍ％乃至８ａｔｍ％）、Ｃｕ−Ａｕ合金（Ａｕは１０ａｔｍ％以上）、又はＣｕ−Ｎｉ合金（Ｎｉは２ａｔｍ％以上）の中の少なくとも１つを包含することができる。
前記金属層は、タングステン（Ｗ）を含み、前記合金層は、Ｗ−Ｍｎ合金（Ｍｎは５ａｔｍ％乃至８ａｔｍ％）、Ｗ−Ａｕ合金（Ａｕは１０ａｔｍ％以上）、又はＷ−Ｎｉ合金（Ｎｉは２ａｔｍ％以上）の中の少なくとも１つを包含することができる。
前記集積回路を覆う第１層間絶縁膜をさらに含み、前記貫通電極は、前記第１面に対向する、前記第１層間絶縁膜の上面まで延長され得る。
前記合金層の下面は、前記第１面より高いことがあり得る。
前記集積回路を覆う第１層間絶縁膜をさらに含み、前記第１層間絶縁膜は、前記貫通電極の上面を覆うことができる。
前記集積回路を覆う第１層間絶縁膜と、前記第１層間絶縁膜上の金属配線と、前記金属配線上の第２層間絶縁膜と、をさらに含み、前記貫通電極は、前記第１層間絶縁膜に対向する、前記第２層間絶縁膜の上面まで延長され得る。
本発明の他の実施形態による半導体装置は、活性面、前記活性面と対向する非活性面、及び前記活性面と前記非活性面を貫通するビアホールを含む基板と、前記ビアホール内の貫通電極と、を含み、前記貫通電極は、前記ビアホールの一部を満たす金属層、及び前記金属層上に提供され、前記金属層に含まれた金属元素と異なる金属元素を含む合金層を含み、前記金属層は、前記合金層と前記ビアホールの側壁間に延長された延長部を包含することができる。
前記金属層は、前記合金層下のボディー部をさらに含み、前記延長部の結晶粒の大きさは、前記ボディー部の結晶粒の大きさより小さいことがあり得る。
前記貫通電極と隣接して前記基板の活性面上に提供された集積回路と、前記貫通電極と前記集積回路とを電気的に連結する上部配線と、をさらに含み、前記金属層と前記合金層とは、前記上部配線と共通的に接することができる。
前記集積回路を覆う層間絶縁膜をさらに含み、前記貫通電極は、前記層間絶縁膜を貫通して前記上部配線と連結され得る。
前記合金層の下面は、前記活性面より高いことがあり得る。
前記延長部の内側壁は、垂直ではない傾斜を有することができる。
前記合金層は、前記金属層に含まれた金属元素をさらに包含することができる。
前記目的を達成することができる本発明の一実施形態による半導体装置は、基板の第１面を貫通するビアホールを形成することと、前記ビアホール内に金属層を形成することと、前記金属層上に前記ビアホールを満たし、前記金属層に含まれた金属元素と異なる金属元素を含む合金層を形成することと、前記基板の第１面と対向する前記基板の第２面を研磨して前記金属層を露出させることと、を包含することができる。
前記金属層を形成することは、前記ビアホールの側壁上にバリアー層及びシード層を順に形成することを包含することができる。
前記金属層は、ビアホールの下面より前記ビアホールの上面の側壁上で相対的に薄く形成され得る。
前記金属層は、前記シード層を利用する電解鍍金で形成され、前記金属層を形成することは、前記シード層に印加される電流を中止して前記ビアホールの側壁上に形成された前記金属層の一部を溶解させることをさらに含むことができる。
前記金属層の溶解によって前記シード層の一部が露出され、前記合金層は、前記露出されたシード層を利用する電解鍍金で形成され得る。
前記ビアホールの側壁上に形成された前記金属層の溶解の時、前記シード層の一部が共に溶解されて前記バリアー層が露出され得る。
前記合金層は、前記金属層と異なる方法によって形成され、前記合金層を形成する前に、前記金属層の表面に分離導電層を形成することをさらに包含することができる。
前記基板の第１面上に集積回路を形成することと、前記集積回路を覆う第１層間絶縁膜を形成することと、をさらに含み、前記金属層及び前記合金層を形成することは、前記集積回路及び前記第１層間絶縁膜を形成した後及び前記金属配線を形成する前に遂行されることができる。
前記基板の第１面上に集積回路を形成することをさらに含み、前記金属層及び前記合金層を形成することは、前記集積回路の形成する前に遂行されることができる。
前記基板の第１面上に集積回路を形成することと、前記集積回路を覆う第１層間絶縁膜を形成することと、前記第１層間絶縁膜上に金属配線を形成することと、前記金属配線上に第２層間絶縁膜を形成することと、をさらに含み、前記金属層及び前記合金層を形成することは、前記第２層間絶縁膜を形成した後に遂行されることができる。
本発明によると、貫通電極の上部の結晶粒が微細化されて貫通電極上部の突出現象を緩和させることができる。また、貫通電極上の層間絶縁膜の変形及びクラック等を防止し、上部配線との接合部分での剥離を防止することによって接触抵抗を改善することができる。
本発明の実施形態による半導体装置を示した断面図である。 本発明の一実施形態による半導体装置の製造方法を示した断面図及び平面図である。 本発明の一実施形態による半導体装置の製造方法を示した断面図及び平面図である。 本発明の一実施形態による半導体装置の製造方法を示した断面図及び平面図である。 本発明の一実施形態による半導体装置の製造方法を示した断面図及び平面図である。 本発明の一実施形態による半導体装置の製造方法を示した断面図及び平面図である。 本発明の一実施形態による半導体装置の製造方法を示した断面図及び平面図である。 本発明の一実施形態による半導体装置の製造方法を示した断面図及び平面図である。 本発明の他の実施形態による貫通電極の形状を図示する断面図及び平面図である。 本発明の他の実施形態による貫通電極の形状を図示する断面図及び平面図である。 本発明のその他の実施形態による貫通電極の形状を図示する断面図及び平面図である。 本発明のその他の実施形態による貫通電極の形状を図示する断面図及び平面図である。 本発明のその他の実施形態による貫通電極の形状を図示する断面図及び平面図である。 本発明のその他の実施形態による貫通電極の形状を図示する断面図及び平面図である。 本発明のその他の実施形態による貫通電極の形状を図示する断面図及び平面図である。 本発明のその他の実施形態による貫通電極の形状を図示する断面図及び平面図である。 本発明のその他の実施形態による貫通電極の形状を図示する断面図及び平面図である。 貫通電極の形成が集積回路の形成と金属配線の形成との間に遂行されるビアミドル構造の製造方法の工程フローチャートである。 図１１Ａによって形成された半導体装置の断面図である。 貫通電極が集積回路と配線の形成以前に形成されるビアファースト構造の製造方法の工程フローチャートである。 図１２Ａによって形成された半導体装置の断面図である。 貫通電極が集積回路形成以後、及び第１金属配線と第２金属配線の形成との間に形成されるビアラスト構造の製造方法の工程フローチャートである。 図１３Ａによって形成された半導体装置の断面図である。 本発明の実施形態による半導体パッケージの断面図である。 本発明の実施形態による半導体パッケージの断面図である。 本発明の実施形態による半導体パッケージの断面図である。 本発明の実施形態によるパッケージモジュールを示す平面図である。 本発明の実施形態によるメモリカードを示す概略図である。 本発明の実施形態による電子システムを示すブロック図である。 電子システムがモバイルフォンに適用される例を図示する。
以下、本発明によるエアーギャップ絶縁構造を有する貫通電極を具備する半導体装置及びその製造方法を添付した図面を参照して詳細に説明する。
本発明と従来技術とを比較した長所は添付された図面を参照した詳細な説明と特許請求の範囲とを通じて明確になり得る。特に、本発明は特許請求の範囲で明確に請求されている。しかし、本発明は添付された図面に関連して次の詳細な説明を参照することによって最も良く理解できる。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。
＜装置例＞
図１は本発明の実施形態による半導体装置１０を示した断面図である。
図１を参照すれば、半導体装置１０は電気的信号を基板１００を貫通して伝達する導電性連結部１２０を包含することができる。前記導電性連結部１２０は前記基板１００を貫通する貫通電極ＴＳを包含することができる。前記導電性連結部１２０は前記貫通電極ＴＳと接触され、前記基板１００の上面１００ａ上に配置された上部配線１１０と、前記貫通電極ＴＳと接触され、前記基板１００の下面１００ｃ上に配置された下部配線１１６の中で少なくとも１つを包含することができる。前記上面１００ａは前記基板１００の活性面と称し、前記下面１００ｃは前記基板１００の非活性面と称され得る。前記上面１００ａ及び前記下面１００ｃの各々は基板１００の厚さ方向と垂直する水平方向に延長された実質的に平らな面であり得る。
前記上部配線１１０は前記基板１００の上面１００ａにしたがって水平に延長されることができ、前記下部配線１１６は前記基板１００の下面１００ｃにしたがって水平に延長され得る。前記上部配線１１０と前記下部配線１１６との中で少なくともいずれか１つは再配線されることができる。前記下部配線１１６には前記半導体装置１０を他の装置、例えば他の半導体装置或いは印刷回路基板に電気的に連結できる連結端子で第１バンプ１１８が付着されることができる。前記上部配線１１０に連結端子がさらに付着され得る。
前記貫通電極ＴＳは前記基板１００を垂直貫通して前記上部配線１１０及び前記下部配線１１６と連結され得る。前記上部配線１１０を通じて伝達される電気的信号は前記貫通電極ＴＳにしたがって前記基板１００を垂直貫通して前記下部配線１１６に或いはその逆に伝達され得る。
前記基板１００の上面１００ａ及び下面１００ｃは上部保護膜１２４及び下部保護膜１１４によって各々覆われることができる。前記上部保護膜１２４及び前記下部保護膜１１４は前記基板１００を外部環境から保護し、電気的に絶縁させ得る。前記導電性連結部１２０は基板１００と電気的に絶縁され得る。例えば、前記上部保護膜１２４は前記上部配線１１０を前記基板１００の上面１００ａから離隔させて電気的に絶縁させ、前記下部保護膜１１４は前記下部配線１１６を前記基板１００の下面１００ｃから離隔させて電気的に絶縁させ得る。一例として、前記上部保護膜１２４及び前記下部保護膜１１４はシリコン酸化物、シリコン窒化物、又はシリコン酸化窒化物を包含することができる。前記貫通電極ＴＳは前記基板１００を貫通するビアホール１７１内に提供され得る。前記ビアホール１７１は前記基板１００の内表面によって定義される部分であり得る。前記貫通電極ＴＳはライナー絶縁膜１３３によって前記基板１００と電気的に絶縁され得る。前記ビアホール１７１は前記上面１００ａと前記下面１００ｃとを継ぐ実質的に垂直になる面であり得る。前記ライナー絶縁膜１３３は酸化膜或いは窒化膜を包含することができる。前記ライナー絶縁膜１３３は前記貫通電極ＴＳを囲み、その側壁に沿って前記上部配線１１０から前記下部配線１１６まで延長され得る。
前記貫通電極ＴＳは前記ビアホール１７１の一部を満たす金属層１０８及び前記ビアホール１７１内で、前記金属層１０８上に提供される合金層１０７を包含することができる。前記合金層１０７は前記基板１００の上面１１０ａに隣接する前記貫通電極ＴＳの上面に露出されて前記上部配線１１０に連結され得る。前記合金層１０７は前記基板１００の下面１１０ｃに隣接する前記貫通電極ＴＳの下面に露出されないこともあり得る。一例として、前記合金層１０７の前記上面１１０ａと垂直する方向の厚さＴ１は前記貫通電極ＴＳの総高さＨ１の約２％乃至約１５％であり得る。前記貫通電極ＴＳは前記ライナー絶縁膜１３３と前記金属層１０８との間に提供されるバリアー層１３１を包含することができる。前記バリアー層１３１は前記金属層１０８から金属原子が前記基板１００へ拡散することを減らし得る。前記バリアー層１３１はチタニウム、チタニウム窒化物、タンタル、タンタル窒化物、ルテニウム、コバルト、マンガン、タングステン窒化物、ニッケル、ニッケルホウ化物、又はチタニウム／チタニウム窒化物のような二重膜を包含することができる。
前記金属層１０８は銅、タングステン、銀、金、又はインジウムを包含することができる。前記合金層１０７は前記金属層１０８に含まれた金属元素と異なる金属元素を包含することができる。一例として、前記合金層１０７は前記金属層１０８に含まれた金属元素と異なる金属元素と、前記金属層１０８に含まれた金属元素の合金物質を包含することができる。前記金属層１０８が銅である場合、前記合金層１０７は銅と異なる金属元素又は金属元素、一例として、Ｗ、Ｍｎ、Ｃｒ、Ａｇ、Ａｕ、Ｎｉ、又はＳｇＡＧの中で少なくとも１つを含む合金であり得る。前記合金層１０７は２種又は３種以上の金属元素を含む合金であり得る。前記合金層１０７は非金属不純物元素をさらに包含することができる。一例として、前記銅と異なる金属元素を含む合金物質はＣｕ−Ｍｎ合金（Ｍｎは５ａｔｍ％乃至８ａｔｍ％）、Ｃｕ−Ａｕ合金（Ａｕは１０ａｔｍ％以上）、Ｃｕ−Ｎｉ合金（Ｎｉは２ａｔｍ％以上）等であり得る。一例として、前記金属層１０８がタングステンである場合、前記合金層１０７はタングステンと異なる金属元素を含む合金であり得る。一例として、前記タングステンと異なる金属元素を含む合金物質はＷ−Ｍｎ合金（Ｍｎは５ａｔｍ％乃至８ａｔｍ％）、Ｗ−Ａｕ合金（Ａｕは１０ａｔｍ％以上）、Ｗ−Ｎｉ合金（Ｎｉは２ａｔｍ％以上）等であり得る。
前記金属層１０８は合金ではないことがあり得る。本明細書で、合金は金属間の化合物に限定され、金属と非金属との間の化合物を含まないことを意味している。しかし、前記金属間の化合物は非金属物質をさらに包含することができる。
前記合金層１０７は前記金属層１０８に含まれた金属元素を包含しないことがあり得る。一例として、前記金属層１０８が銅である場合、前記合金層１０７は銅を包含しない合金物質で形成され得る。一例として、前記銅を包含しない合金物質はＡｇ−Ｎｉ合金、Ａｇ−Ｍｎ合金、Ａｇ−Ａｕ合金、Ｗ−Ｎｉ合金、Ｗ−Ｍｎ合金、Ｗ−Ａｕ合金、Ｗ−Ｔｉ合金、又はＷ−Ｔａ合金の中から少なくとも１つを包含することができる。
前記合金層１０７は以後遂行される高温工程によって、前記金属層１０８の結晶粒サイズが増加されることを防止することができる。一例として、前記高温工程は前記貫通電極ＴＳの形成以後に遂行される金属配線の形成工程であり得る。一例として、前記高温工程は約４００℃以上であり得る。前記金属層１０８の結晶粒は高温工程で粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）の移動によって相対的に小さい結晶粒は消滅され、大きい結晶粒は続いて成長されることができる。その結果、前記基板１００の上面１００ａに隣接する前記貫通電極ＴＳの上面の結晶粒は熱的ストレス（ｔｈｅｒｍａｌ ｓｔｒｅｓｓ）によって、局部的に突出（ｅｘｔｒｕｓｉｏｎ）されることがあり得る。前記突出現象は前記貫通電極ＴＳと前記貫通電極ＴＳ上の金属配線（一例として、前記上部配線１１０）との間の断線又は接触抵抗不良を発生させるか、或いは前記貫通電極ＴＳ上の絶縁膜のクラックを発生させ得る。
前記金属層１０８上に前記合金層１０７を提供する場合、前記貫通電極ＴＳと前記上部配線１１０とが接触する部分で前記貫通電極ＴＳの結晶粒成長が抑制され得る。一例として、図１に示したように、前記金属層１０８が前記合金層１０７下のボディー部ＢＤと前記合金層１０７と前記バリアー層１３１との間の延長部ＥＸを包含する場合、前記延長部ＥＸの結晶粒成長は前記ボディー部ＢＤの結晶粒成長に比べて抑制され得る。即ち、前記高温工程以後、前記延長部ＥＸの結晶粒の大きさは前記ボディー部ＢＤの結晶粒の大きさに比べて小さいことがあり得る。
前記合金層１０７は前記合金層１０７に含まれた異種金属元素によって結晶粒成長が抑制され得る。一例として、前記合金層１０７の平均結晶粒の大きさは前記ボディー部ＢＤの平均結晶粒の大きさの１／２倍以下であり得る。一例として、前記ボディー部ＢＤの平均結晶粒の大きさは約３μｍ〜約４μｍであり、前記合金層１０７の平均結晶粒の大きさは約１μｍ〜約２μｍであり得る。
前記合金層１０７は前記金属層１０８の結晶粒成長による突出現象を緩和し、前記貫通電極ＴＳと前記上部配線１１０との間の接触抵抗を改善することができる。
前記半導体装置１０において、前記金属層１０８及び前記合金層１０７の形態や構造は後述する実施形態を参照して多様に変形され得る。また、前記ライナー絶縁膜１３３、前記バリアー層１３１、及び前記ビアホール１７１の形態は多様に変形され得る。
＜方法例＞
図２乃至図７Ｂは本発明の一実施形態による半導体装置の製造方法を示した断面図及び平面図である。
図２を参照すれば、基板１００が提供される。基板１００はシリコン或いはシリコンを含む半導体を包含することができる。前記基板１００の第１面１１上に上部絶縁膜１０２が形成され得る。一例として、前記上部絶縁膜１０２はシリコン酸化物、シリコン窒化物、又はシリコン酸化窒化物を包含することができる。前記上部絶縁膜１０２を貫通し、前記基板１００の第２面１２方向に延長されるビアホール１７１が形成され得る。前記第１面１１は基板の活性面と称し、前記第２面１２は前記基板の非活性面と称され得る。平面的観点で、前記ビアホール１７１は円形、楕円形又は四角形であり得る。前記ビアホール１７１はドリルリング方法、ボッシュ（Ｂｏｓｃｈ）エッチング、又はステディー（Ｓｔｅａｄｙ Ｓｔａｔｅ）エッチング方法で形成され得る。前記ビアホール１７１は前記基板１００を貫通しない深さまで延長され得る。即ち、前記ビアホール１７１の深さは前記基板１００全体の厚さより小さいことがあり得る。一例として、前記ビアホール１７１の深さは大略５０μｍ以上であり得る。前記ビアホール１７１の深さはデザインルール（Ｄｅｓｉｇｎ Ｒｕｌｅ）や素子要求特性によって変化され得る。
図３を参照すれば、前記ビアホール１７１内にライナー絶縁膜１３３が形成され得る。前記ライナー絶縁膜１３３は酸化膜（例：ＳｉＯｘ））や窒化膜（例：ＳｉＮｘ）のような絶縁性物質を蒸着して形成することができる。前記ライナー絶縁膜１３３はビアホール１７１の内壁にしたがって実質的にコンフォーマルに蒸着され得る。前記ライナー絶縁膜１３３は前記上部絶縁膜１０２の上に延長されるように形成され得る。一例として、前記ライナー絶縁膜１３３の形成は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によって形成され得る。
前記ライナー絶縁膜１３３上にバリアー層１３１が形成され得る。前記バリアー層１３１はチタニウム、チタニウム窒化物、タンタル、タンタル窒化物、ルテニウム、コバルト、マンガン、タングステン窒化物、ニッケル、ニッケルホウ化物、又はチタニウム／チタニウム窒化物のような二重膜を包含することができる。一例として、前記バリアー層１３１はスパッタリング、ＣＶＤ、又は原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）によって形成され得る。
前記バリアー層１３１上にシード層（ｓｅｅｄ ｌａｙｅｒ、１０６）が形成され得る。前記シード層１０６は以下説明される金属層の蒸着のための層で、前記金属層と同一な物質を包含することができる。前記シード層１０６は銅、タングステン、銀、金、又はインジウムを包含することができる。一例として、前記シード層１０６はスパッタリング方法によって形成され得る。
図４を参照すれば、前記シード層１０６上に金属層１０８が形成され得る。一例として、前記金属層１０８は銅、タングステン、銀、金、又はインジウムで形成され得る。前記金属層１０８は前記シード層１０６を利用する電解鍍金工程で形成され得る。他の実施形態で、前記金属層１０８は無電解鍍金又はスパッタリングで形成され得る。前記金属層１０８は前記シード層１０６にしたがって、前記上部絶縁膜１０２の上に延長されるように形成され得る。一例として、前記電解鍍金工程はＣｕＳＯ４、Ｈ２ＳＯ４、及びＣｌを含む電解溶液にウエハーを浸けて遂行されることができる。前記金属層１０８は前記ビアホール１７１を完全に満たさないように形成され得り、その結果、前記金属層１０８の上部に前記金属層１０８の側壁によって定義されるホール領域１７２が形成され得る。一例として、前記金属層１０８は前記ビアホール１７１の下面より前記ビアホール１７１の側壁上に相対的に薄く形成され得る。このような前記金属層１０８の厚さ調節は電解鍍金工程に使用されるサプレッサ（ｓｕｐｐｒｅｓｓｏｒ）及びアクセラレーター（ａｃｃｅｌｅｒａｔｏｒ）の調節又は電流密度分布調節によって達成され得る。一例として、前記サプレッサはＰＥＧ（Ｐｏｌｙ Ｅｔｈｙｌｅｎｅ Ｇｌｙｃｏｌ）を包含でき、前記アクセラレーターはＳＰＳ（Ｓｕｌｆｏｐｒｏｐｙｌ Ｄｉｓｕｌｆｉｄｅ）又はＢｉｓ−（３−ｓｕｌｆｏｐｒｏｐｙｌ） ｄｉｓｕｌｆｉｄｅを包含することができる。前記サプレッサは前記ビアホール１７１の側壁上に前記金属層１０８が形成されることを抑制することができる。
図５を参照すれば、前記ホール領域１７２を満たす合金層１０７が形成され得る。一例として、前記合金層１０７は既に形成された前記合金層１０７を電流の供給通路として使用して電解鍍金工程で形成され得る。他の実施形態において、前記合金層１０７の形成は無電解鍍金、又はスパッタリングで形成され得る。前記合金層１０７は前記金属層１０８にしたがって、前記上部絶縁膜１０２の上に延長されるように形成され得る。前記合金層１０７は前記金属層１０８に含まれた金属元素と異なる金属元素を含む物質で形成され得る。一例として、前記合金層１０７は前記金属層１０８に含まれた金属元素と異なる金属元素と、前記合金層１０７は前記金属層１０８に含まれた金属元素の合金に形成され得る。一例として、前記金属層１０８が銅である場合、前記合金層１０７は銅と異なる金属元素又は金属元素、一例として、Ｗ、Ｍｎ、Ｃｒ、Ａｇ、Ａｕ、Ｎｉ、又はＳｇＡＧの中で少なくとも１つを含む合金であり得る。前記合金層１０７は２種又は３種以上の金属元素を含む合金であり得る。前記合金層１０７は非金属不純物元素をさらに包含することができる。一例として、前記銅と異なる金属元素を含む合金物質はＣｕ−Ｍｎ合金（Ｍｎは５ａｔｍ％乃至８ａｔｍ％）、Ｃｕ−Ａｕ合金（Ａｕは１０ａｔｍ％以上）、Ｃｕ−Ｎｉ合金（Ｎｉは２ａｔｍ％以上）等であり得る。一例として、前記金属層１０８がタングステンである場合、前記合金層１０７はタングステンと異なる金属元素を含む合金であり得る。一例として、前記タングステンと異なる金属元素を含む合金物質はＷ−Ｍｎ合金（Ｍｎは５ａｔｍ％乃至８ａｔｍ％）、Ｗ−Ａｕ合金（Ａｕは１０ａｔｍ％以上）、Ｗ−Ｎｉ合金（Ｎｉは２ａｔｍ％以上）等であり得る。このような前記合金層１０７の形成は電解溶液内に前記合金層１０７を構成する金属元素の供給源を追加して遂行されることができる。前記合金層１０７の形成の後、アニーリング工程が遂行されることができる。前記アニーリング工程は約２００℃乃至約５００℃で遂行されることができる。前記アニーリング工程によって前記金属層１０８内の結晶粒が一部成長され、前記金属層１０８と前記合金層１０７内の残留応力が緩和され得る。
前記合金層１０７は前記金属層１０８に含まれた金属元素を包含しない合金で形成され得る。一例として、前記金属層１０８が銅である場合、前記合金層１０７は銅を包含しない合金物質で形成され得る。一例として、前記銅を包含しない合金物質はＡｇ−Ｎｉ合金、Ａｇ−Ｍｎ合金、Ａｇ−Ａｕ合金、Ｗ−Ｎｉ合金、Ｗ−Ｍｎ合金、Ｗ−Ａｕ合金、Ｗ−Ｔｉ合金、又はＷ−Ｔａ合金の中で少なくとも１つを包含することができる。
図６を参照すれば、平坦化工程を遂行して前記上部絶縁膜１０２上の層が除去されることができる。一例として、前記平坦化工程は化学的物理的な研磨膜（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を包含することができる。前記平坦化工程によって、前記ビアホール１７１内に限定された貫通電極ＴＳが形成され得る。
図７Ａ及び図７Ｂを参照すれば、前記基板１００の第２面１２が研磨されて前記貫通電極ＴＳが露出され得る。図７Ｂは図７Ａの前記貫通電極ＴＳの上面を図示する平面図である。前記研磨工程がより詳細に説明される。
先ず、前記基板１００の第１面１１上に、接着層を利用して、キャリヤー基板（ｃａｒｒｉｅｒ ｓｕｂｓｔｒａｔｅ、図示せず）が付着され得る。前記キャリヤー基板は前記基板１００の前記第２面１２を研磨する過程で前記基板１００に作用する機械的なストレスを緩和し、研磨工程の以後に薄型化された前記基板１００で発生する歪みを防止することができる。前記キャリヤー基板はガラス基板、又は樹脂基板を包含することができる。前記接着層は紫外線接着剤又は熱可塑性接着剤を包含することができる。次に、前記ライナー絶縁膜１３３が露出されるように、前記基板１００の前記第２面１２が研磨される。前記基板１００を研磨することは、例えば、ＣＭＰ、エッチバック（Ｅｔｃｈ−ｂａｃｋ）、スピンエッチ（Ｓｐｉｎ Ｅｔｃｈ）方法を各々又は混用するグラインディング（ｇｒｉｎｄｉｎｇ）方法を利用して遂行されることができる。
次に、前記貫通電極ＴＳが前記基板１００の前記第２面１２から突出されるように、前記基板１００が選択的に蝕刻されることができる。前記選択的蝕刻は前記ライナー絶縁膜１３３に比べて大きい蝕刻選択比を有する湿式蝕刻又は乾式蝕刻工程を利用して前記基板１００を選択的に蝕刻することであり得る。例えば、前記ライナー絶縁膜１３３がシリコン酸化膜である場合、ＳＦ６蝕刻ガスを利用して前記基板１００が選択的に蝕刻されることができる。前記第２面１２上に前記貫通電極ＴＳを覆う下部絶縁膜１０３が形成された後、前記貫通電極ＴＳが露出されるように前記下部絶縁膜１０３の一部を除去することができる。前記下部絶縁膜１０３はシリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜であり得る。
前記基板１００の第１面１１上に前記貫通電極ＴＳと連結される上部配線１１０が形成され得る。前記基板１００の第２面１２上に前記貫通電極ＴＳと連結される下部配線１１６が形成され得る。一例として、前記上部配線１１０と前記下部配線１１６とは銅、タングステン、銀、金、又はインジウムを含む物質で形成され得る。前記上部配線１１０及び前記下部配線１１６の位置、前記貫通電極ＴＳとの関係は以下説明される貫通電極の形成順序にしたがって変更されることができる。
本発明の一実施形態による貫通電極ＴＳは前記ビアホール１７１の一部を満たす前記金属層１０８及び前記金属層１０８上の前記合金層１０７を包含することができる。前記合金層１０７は前記金属層１０８の上面によって定義されたホール領域１７２内に提供され得る。前記金属層１０８は前記合金層１０７と前記バリアー層１３１との間に延長され得る。前記貫通電極ＴＳの上面には前記合金層１０７が露出され、前記合金層１０７の周囲に順に形成された前記金属層１０８、前記シード層１０６、前記バリアー層１３１、及び前記ライナー絶縁膜１３３が露出される。前記合金層１０７上面の直径Ｄ１は前記延長部の厚さＤ２より大きくなり得る。他の実施形態で、前記合金層１０７上面の直径Ｄ１は前記延長部の厚さＤ２より小さいことがあり得る。
前記ホール領域１７２の側壁は垂直ではない傾斜を有することと図示されたが、これと異なりに前記基板１００の第１面１１及び／又は第２面１２と実質的に垂直であり得る。
図８Ａ及び図８Ｂは本発明の他の実施形態による貫通電極の形状を図示する断面図及び平面図である。説明を簡単にするために同一の構成に対する説明は省略される。本実施形態において、前記貫通電極ＴＳは前記金属層１０８と前記合金層１０７との間に分離導電層１０９をさらに包含することができる。前記分離導電層１０９は前記金属層１０８と前記合金層１０７とを分離することができる。前記分離導電層１０９は前記金属層１０８と前記合金層１０７とが互に異なる工程によって形成される場合に提供され得る。一例として、前記分離導電層１０９はチタニウム、チタニウム窒化物、タンタル、タンタル窒化物、ルテニウム、コバルト、マンガン、タングステン窒化物、ニッケル、ニッケルホウ化物、又はチタニウム／チタニウム窒化物のような二重膜を包含することができる。前記分離導電層１０９は前記合金層１０７と前記金属層１０８との間に延長されて前記貫通電極ＴＳの上面に露出され得る。前記分離導電層１０９は本実施形態に限定されなく、以後説明される他の実施形態に追加され得る。
図９Ａ、図９Ｂ、及び図９Ｃは本発明のその他の実施形態による貫通電極の形状を図示する断面図及び平面図である。説明を簡単にするために同一の構成に対する説明は省略される。本実施形態において、合金層１０７ａはシード層１０６と接し、前記金属層１０８は貫通電極ＴＳの上面に露出されないこともあり得る。即ち、前記合金層１０７ａは前記シード層１０６の側壁を露出するホール領域１７３内に提供され得る。前記合金層１０７ａの形状は図９Ｃに示したように金属層１０８ａが前記シード層１０６の一部を露出するように形成することにしたがって決定され得る。このような前記金属層１０８ａの形状は電解鍍金工程の時、前記シード層１０６に印加される電流を中止して前記シード層１０６の側壁上に形成された金属層の一部を溶解させて形成され得る。例えば、具体的に前記金属層１０８ａの上部が形成される時に、電解鍍金工程に使用されるサプレッサ（ｓｕｐｐｒｅｓｓｏｒ）を相対的に強く調節して前記シード層１０６の上部側壁には鍍金がなされないように調節することができる。
図１０Ａ乃至図１０Ｄは本発明のその他の実施形態による貫通電極の形状を図示する断面図及び平面図である。説明を簡単にするために同一の構成に対する説明は省略される。本実施形態において、合金層１０７ｂはバリアー層１３１と接し、金属層１０８ａ及びシード層１０６ａは貫通電極ＴＳの上面に露出されないこともあり得る。即ち、前記合金層１０７ｂは前記バリアー層１３１の側壁を露出するホール領域１７４内に提供され得る。前記合金層１０７ｂの形状は図１０Ｃに示したように前記金属層１０８ａ及び前記シード層１０６ａが前記バリアー層１３１の一部を露出するように形成することにしたがって決定され得る。このような前記金属層１０８ａ及び前記シード層１０６ａの形状は電解鍍金工程の時、前記シード層１０６ａに印加される電流を中止して前記シード層１０６の側壁上に形成された金属層及び前記シード層１０６層の一部を溶解させて形成され得る。この時、前記金属層１０８ａ上の前記合金層１０７ｂは鍍金方式ではないＣＶＤ方式又はＰＶＤ方式で合金層を形成した後、熱処理を通じてリフロ（Ｒｅｆｌｏｗ）する方式で形成され得る。
図１０Ｄは前記合金層１０７ｂ下に追加的な合金層１０７ｄが形成された実施形態を図示する。前記追加的な合金層１０７ｄは前記合金層１０７ｂと類似な物質又は同一の物質で形成され得る。
上述した貫通電極及びその製造方法は貫通電極を含む半導体装置の多様な形成方法に各々適用され得る。貫通電極はビアラスト（Ｖｉａ Ｌａｓｔ）、ビアミドル（Ｖｉａ Ｍｉｄｄｌｅ）及びビアファースト（Ｖｉａ Ｆｉｒｓｔ）構造の中でいずれか１つに分類され得る。以下、前記各構造及び形成方法に対してより詳細に説明される。
＜Ｖｉａ Ｍｉｄｄｌｅ＞
図１１Ａは貫通電極の形成が集積回路の形成と金属配線の形成との間に遂行されるビアミドル構造の製造方法の工程フローチャートである。図１１Ｂは図１１Ａによって形成された半導体装置の断面図である。説明を簡単にするために貫通電極は図７Ａ及び図７Ｂを参照して説明された実施形態の形状に図示されたが、これに限定されなく、他の実施形態による貫通電極の形状また適用され得る。説明を簡単にするために同一の構成に対する説明は省略され得る。
図１１Ａ及び図１１Ｂを参照すれば、貫通電極ＴＳの形成（Ｓ１２）は集積回路９５の形成（Ｓ１１）の以後に、そして第１及び第２金属配線（上部配線１１０及び金属配線１１１）が形成（Ｓ１４）される以前に遂行されることができる。前記貫通電極ＴＳの形成（Ｓ１２）以後、図７Ａ及び図７Ｂを参照して説明された基板研磨（Ｓ１３）が遂行され、その後、前記上部配線１１０及び前記金属配線１１１が形成され得る。
層間絶縁膜１０１は基板１００の上面１００ａ上に形成されて前記集積回路９５を覆う第１層間絶縁膜１０１ａと、前記第１層間絶縁膜１０１ａ上に形成されて前記上部配線１１０及び前記金属配線１１１を覆う第２層間絶縁膜１０１ｂを包含することができる。前記上部配線１１０は前記第１層間絶縁膜１０１ａと前記第２層間絶縁膜１０１ｂとの間に提供されて、前記貫通電極ＴＳと前記集積回路９５とを電気的に連結することができる。前記金属配線１１１は前記上部配線１１０上に提供され、前記上部配線１１０と前記第２層間絶縁膜１０１ｂとの上部に形成されたボンディングパッド１０５を連結することができる。貫通電極ＴＳは基板１００と第１層間絶縁膜１０１ａとを貫通することができる。上部保護膜１２４は第２層間絶縁膜１０１ｂ上に形成され得り、金属配線１１１に連結された前記ボンディングパッド１０５を開放させることができる。
本実施形態で、前記貫通電極ＴＳは前記基板１００の上面１００ａに対向する、前記第１層間絶縁膜１０１ａの上面に延長されて前記上部配線１１０に連結される。前記貫通電極ＴＳを構成する合金層１０７の下面ＢＳは前記基板１００の上面１００ａより高いことがあり得る。
前記基板１００及び多様な絶縁層（例えば、前記基板１００上の層間絶縁膜１０１）は半導体チップの一部であり得る。
＜Ｖｉａ Ｆｉｒｓｔ＞
図１２Ａは貫通電極が集積回路と配線の形成以前に形成されるビアファースト構造の製造方法の工程フローチャートである。図１２Ｂは図１２Ａによって形成された半導体装置の断面図である。説明を簡単にするために同一の構成に対する説明は省略され得る。
図１２Ａ及び図１２Ｂを参照すれば、貫通電極ＴＳの形成（Ｓ２１）は集積回路９５の形成（Ｓ２２）の以前に遂行されることができる。より詳細に、前記貫通電極ＴＳの形成（Ｓ２１）以後、集積回路９５が形成され（Ｓ２２）、第１及び第２金属配線（上部配線１１０及び金属配線１１１）が形成（Ｓ２３）されることができる。その後、図７Ａ及び図７Ｂを参照して説明された基板研磨（Ｓ２４）が遂行されることができる。
前記基板１００の上面１００ａには層間絶縁膜１０１が形成され得る。前記層間絶縁膜１０１は前記集積回路９５と上部配線１１０を覆う第１層間絶縁膜１０１ａと、第１層間絶縁膜１０１ａ上に形成された金属配線１１１を覆いボンディングパッド１０５を露出させる第２層間絶縁膜１０１ｂを包含することができる。前記上部配線１１０は第１金属配線Ｍ１、前記金属配線１１１は第２金属配線Ｍ２と称され得る。
本実施形態で、前記第１層間絶縁膜１０１ａは前記貫通電極ＴＳの上面を覆うことができる。前記上部配線１１０は前記第１層間絶縁膜１０１ａと前記貫通電極ＴＳとの間に提供され得る。前記金属配線１１１は前記第１層間絶縁膜１０１ａと前記第２層間絶縁膜１０１ｂとの間に提供されて前記上部配線１１０と前記集積回路９５とを電気的に連結することができる。前記貫通電極ＴＳは前記上部配線１１０下に提供された蝕刻防止層１１５を貫通して前記上部配線１１０と連結され得る。
前記貫通電極ＴＳを構成する合金層１０７の下面ＢＳは前記基板１００の上面１００ａより低いことがあり得る。
本実施形態において、前記貫通電極ＴＳは図１１Ｂに図示された実施形態とは異なり前記第１層間絶縁膜１０１ａの上面に延長されないことがあり得る。
＜Ｖｉａ Ｌａｓｔ＞
図１３Ａは貫通電極が集積回路形成の以後、及び第１金属配線と第２金属配線の形成との間に形成されるビアラスト構造の製造方法の工程フローチャートである。図１３Ｂは図１３Ａによって形成された半導体装置の断面図である。説明を簡単にするために同一の構成に対する説明は省略され得る。
図１３Ａ及び図１３Ｂを参照すれば、貫通電極ＴＳの形成（Ｓ３３）は集積回路９５の形成（Ｓ３１）及び第１金属配線（金属配線１１１）の形成の以後に遂行されることができる。より詳細に、前記集積回路９５の形成（Ｓ３１）以後、前記集積回路９５を覆う第１層間絶縁膜１０１ａが形成され得る。前記第１層間絶縁膜１０１ａ上に金属配線１１１を形成した後、前記金属配線１１１を覆う第２層間絶縁膜１０１ｂが形成され得る。前記第１及び第２層間絶縁膜１０１ａ、１０１ｂを貫通する前記貫通電極ＴＳが形成された後（Ｓ３３）、前記貫通電極ＴＳと前記集積回路９５とを電気的に連結する第２金属配線（上部配線１１０）が形成され得る。即ち、前記貫通電極ＴＳは前記第１及び第２層間絶縁膜１０１ａ、１０１ｂを形成した後に形成され得る。前記金属配線１１１は第１金属配線Ｍ１と称され、前記上部配線１１０は第２金属配線Ｍ２と称され得る。その後、図７Ａ及び図７Ｂを参照して説明された基板研磨（Ｓ３５）が遂行されることができる。
本実施形態で、前記貫通電極ＴＳは前記第１層間絶縁膜１０１ａに対向する、前記第２層間絶縁膜１０１ｂの上面に延長され得る。前記貫通電極ＴＳを構成する合金層１０７の下面ＢＳは前記第１層間絶縁膜１０１ａの上面より高いことがあり得る。
＜応用例＞
図１４乃至図１６は本発明の実施形態による半導体パッケージの断面図である。
図１４を参照して、本発明の実施形態による半導体パッケージ４０１の一例はパッケージ基板２００とその上に実装された半導体装置１０とを包含することができる。前記パッケージ基板２００は印刷回路基板であり得る。前記パッケージ基板２００は絶縁基板２０１、前記絶縁基板２０１を貫通するパッケージ基板貫通ビア２０７、前記絶縁基板２０１の上下面に配置される導電パターン２０９、２１１及び前記導電パターン２０９、２１１を一部覆うパッケージ基板絶縁膜２０５、２０３を包含することができる。前記半導体装置１０は図１乃至図１３を参照して説明された半導体装置に対応され得る。
前記半導体装置１０は、前記基板１００の第２面１２が前記パッケージ基板２００に対向するように、前記パッケージ基板２００上に実装され得る。即ち、前記半導体装置１０は第１バンプ１１８によって前記パッケージ基板２００に電気的に連結され得る。前記パッケージ基板２００の下部には第２バンプ７３が付着され得る。前記バンプ１１８、７３はソルダボール、導電性バンプ、導電性スペーサー、ピングリッドアレイ又はこれらの組合であり得る。前記半導体パッケージ４０１は前記半導体装置１０を覆うモールド膜３１０をさらに包含することができる。前記モールド膜３１０はエポキシモールディングコンパウンドを包含することができる。
図１５を参照して、本発明の実施形態による半導体パッケージ４０２の他の例はパッケージ基板２００、その上に実装された第１半導体装置１０、及び前記第１半導体装置１０上の第２半導体装置３００を含む。前記パッケージ基板２００は印刷回路基板であり得る。前記パッケージ基板２００は絶縁基板２０１、前記絶縁基板２０１を貫通するパッケージ基板貫通ビア２０７、前記絶縁基板２０１の上下面に配置される導電パターン２０９、２１１、及び前記導電パターン２０９、２１１を一部覆うパッケージ基板絶縁膜２０５、２０３を包含することができる。前記第１半導体装置１０は図１乃至図１３を参照して説明された半導体装置に対応され得る。前記第２半導体装置３００は前記第１半導体装置１０とは他の半導体装置で、メモリチップやロジックチップに対応され得る。前記第２半導体装置３００は前記貫通電極を包含しないことがあり得る。
前記第１半導体装置１０は第１バンプ１１８によって前記パッケージ基板２００に電気的に連結され得る。前記第１半導体装置１０は上部配線１１０と電気的に連結された再配線構造を包含することができる。前記再配線構造はコンタクト６６及び接続パッド６７を包含することができる。前記第２半導体装置３００は前記第１半導体装置１０にフリップチップボンディング方式で実装され得る。前記第２半導体装置３００は第３バンプ７５によって前記第１半導体装置１０の接続パッド６７に連結され得る。前記第１半導体装置１０はインタポーザの機能を遂行することができる。前記第３バンプ７５及び貫通電極ＴＳは複数個であり得る。
前記パッケージ基板２００の下部には第２バンプ７３が付着され得る。前記バンプ１１８、７３、７５はソルダボール、導電性バンプ、導電性スペーサー、ピングリッドアレイ又はこれらの組合であり得る。前記半導体パッケージ４０２は前記第１及び第２半導体装置１０、３００を覆うモールド膜３１０をさらに包含することができる。前記モールド膜３１０はエポキシモールディングコンパウンドを包含することができる。
図１６を参照して、本発明の実施形態による半導体パッケージ４０３のその他の例はパッケージ基板２００、その上に実装された第１半導体装置１０、及び第２半導体装置２０を含む。本発明の実施形態による半導体パッケージ４０３はマルチチップパッケージであり得る。前記第１半導体装置１０と第２半導体装置２０とは同一の種類及び構造を有することができる。
前記パッケージ基板２００は印刷回路基板であり得る。前記パッケージ基板２００は絶縁基板２０１、前記絶縁基板２０１を貫通するパッケージ基板貫通ビア２０７、前記絶縁基板２０１の上下面に配置される導電パターン２０９、２１１、及び前記導電パターン２０９、２１１を一部覆うパッケージ基板絶縁膜２０５、２０３を包含することができる。前記第１及び第２半導体装置１０、２０は図１乃至図１３を参照して説明された半導体装置に対応され得る。
前記第１半導体装置１０及び前記第２半導体装置２０は各々第１貫通電極ＴＳ１及び第２貫通電極ＴＳ２を包含することができる。前記第１貫通電極ＴＳ１と前記第２貫通電極ＴＳ２とは互いに重畳されて連結され得る。前記第２貫通電極ＴＳ２と前記第１貫通電極ＴＳ１とは第３バンプ７５によって互いに連結され得る。
第１バンプ１１８によって前記第１半導体装置１０は前記パッケージ基板２００に電気的に連結され得る。前記第１半導体装置１０はインタポーザの機能を遂行することができる。前記パッケージ基板２００の下部には第２バンプ７３が付着され得る。前記バンプ１１８、７３、７５はソルダボール、導電性バンプ、導電性スペーサー、ピングリッドアレイ、又はこれらの組合であり得る。前記半導体パッケージ４０３は前記第１及び第２半導体装置１０、２０を覆うモールド膜３１０をさらに包含することができる。前記モールド膜３１０はエポキシモールディングコンパウンドを包含することができる。
前述した本発明の実施形態によるパッケージは貫通電極を通じて前記パッケージ基板に電気的に連結されることを説明しているが、これに限定されない。例えば一部のパッドはワイヤボンディングによって前記パッケージ基板と電気的に連結され得る。
図１７は本発明の実施形態によるパッケージモジュール５００を示す平面図である。図１７を参照して、前記パッケージモジュール５００は外部連結端子５０８が具備されたモジュール基板５０２と、前記モジュール基板５０２に実装された半導体チップ５０４及びＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）された半導体パッケージ５０６を包含することができる。前記半導体チップ５０４及び／又は前記半導体パッケージ５０６は本発明の実施形態による半導体装置を包含することができる。前記パッケージモジュール５００は前記外部連結端子５０８を通じて外部電子装置と連結され得る。
図１８は本発明の実施形態によるメモリカード６００を示す概略図である。図１８を参照して、前記メモリカード６００はハウジング６１０内に制御器６２０とメモリ６３０とを包含することができる。前記制御器６２０と前記メモリ６３０とは電気的な信号を交換することができる。例えば、前記制御器６２０の命令によって、前記メモリ６３０と前記制御器６２０とはデータを交換することができる。これによって、前記メモリカード６００は前記メモリ６３０にデータを格納するか、或いは又は前記メモリ６３０からデータを外部へ出力することができる。
前記制御器６２０及び／又は前記メモリ６３０は本発明の実施形態による半導体装置又は半導体パッケージの中の少なくとも１つを包含することができる。このような前記メモリカード６００は多様な携帯用機器のデータ格納媒体に利用され得る。例えば、前記メモリカード６００はマルチメディアカード（ｍｕｌｔｉ ｍｅｄｉａ ｃａｒｄ；ＭＭＣ）又は保安デジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ；ＳＤ）カードを包含することができる。
図１９は本発明の実施形態による電子システム７００を示すブロック図である。図１９を参照して、前記電子システム７００は本発明の実施形態による半導体装置又は半導体パッケージを少なくとも１つ包含することができる。前記電子システム７００はモバイル機器やコンピューター等を包含することができる。例えば、前記電子システム７００はメモリシステム７１２、プロセッサー７１４、ＲＡＭ７１６、及びユーザーインターフェイス７１８を包含することができ、これらはバス（Ｂｕｓ、７２０）を利用して互いにデータを通信することができる。前記プロセッサー７１４はプログラムを実行し、前記電子システム７００を制御する役割を果たし得る。前記ＲＡＭ７１６は前記プロセッサー７１４の動作メモリとして使用され得る。例えば、前記プロセッサー７１４及び前記ＲＡＭ７１６は各々本発明の実施形態による半導体装置又は半導体パッケージを包含することができる。又は前記プロセッサー７１４と前記ＲＡＭ７１６が１つのパッケージに包含され得る。前記ユーザーインターフェイス７１８は前記電子システム７００にデータを入力又は出力するのに利用され得る。前記メモリシステム７１２は前記プロセッサー７１４の動作のためのコード、前記プロセッサー７１４によって処理されたデータ又は外部から入力されたデータを格納することができる。前記メモリシステム７１２は制御器及びメモリを包含でき、図１７のメモリカード６００と実質的に同様に構成されることができる。
前記電子システム（図１９の７００）は多様な電子機器の電子制御装置に適用され得る。図２０は前記電子システム（図１９の７００）がモバイルフォン８００に適用される例を図示する。その他に、前記電子システム（図１９の７００）は携帯用ノートブック型コンピューター、ＭＰ３プレーヤー、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）、固相ディスク（Ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ；ＳＳＤ）、自動車又は家電製品（Ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）に適用され得る。
発明の特定実施形態に対する以上の説明は例示及び説明のために提供された。したがって、本発明は前記実施形態に限定されなく、本発明の技術的思想内で該当分野で通常の知識を有する者によって前記実施形態を組合して実施する等様々な多い修正及び変更が可能であるのは明白である。
１０・・・半導体装置
１００・・・基板
１０８・・・金属層
１０７・・・合金層
１１０・・・上部配線
１１４・・・下部保護膜
１１６・・・下部配線
１１８・・・バンプ
１２０・・・導電性連結部
１２４・・・上部保護膜
１３１・・・バリアー層
１３３・・・ライナー絶縁膜
１７１・・・ビアホール
ＢＤ・・・ボディー部
ＥＸ・・・延長部
ＴＳ・・・貫通電極

Claims (28)

  1. 第１面及び前記第１面に対向する第２面を含む基板と、
    前記基板を貫通するビアホール内の貫通電極と、を含む半導体装置であって、
    前記貫通電極は、
    前記ビアホールの一部を満たす金属層と、
    前記ビアホールの残りの部分を満たす合金層と、を含み、
    前記合金層の結晶粒の大きさは、前記金属層の結晶粒の大きさより小さく、
    前記合金層は、前記金属層に含まれた金属元素及び前記金属層に含まれた金属元素と異なる金属元素の少なくとも二つの金属元素を含み、
    前記貫通電極は、前記金属層と前記合金層との間の分離導電層をさらに含み、
    前記金属層と前記合金層とは、前記分離導電層によって分離されている半導体装置。
  2. 前記貫通電極は、前記第１面に隣接する上面及び前記第２面に隣接する下面を含み、
    前記合金層は、前記貫通電極の上面の少なくとも一部を提供している請求項１に記載の半導体装置。
  3. 前記金属層は、前記合金層の側壁と前記ビアホールの側壁との間に介在した延長部を含む請求項１に記載の半導体装置。
  4. 前記合金層上面の直径は、前記延長部の水平方向の厚さより大きい請求項３に記載の半導体装置。
  5. 前記貫通電極と隣接して前記第１面上に提供された集積回路と、
    前記貫通電極と前記集積回路とを電気的に連結する上部配線をさらに含み、
    前記金属層と前記合金層とは、前記上部配線と共通的に接している請求項３に記載の半導体装置。
  6. 前記貫通電極は、前記ビアホールの側壁に沿って提供されるバリアー層をさらに含み、
    前記合金層は、前記バリアー層と接している請求項１に記載の半導体装置。
  7. 前記合金層の厚さは、前記貫通電極の全体の垂直方向の長さの約２％乃至約１５％である請求項１に記載の半導体装置。
  8. 前記金属層の平均結晶粒の大きさは、前記合金層の平均結晶粒の大きさの少なくとも２倍より大きい請求項１に記載の半導体装置。
  9. 前記合金層は、銅合金又はタングステン合金を含む請求項１に記載の半導体装置。
  10. 前記金属層は、銅（Ｃｕ）を含み、前記合金層は、Ｃｕ−Ｍｎ合金（Ｍｎは５ａｔｍ％乃至８ａｔｍ％）、Ｃｕ−Ａｕ合金（Ａｕは１０ａｔｍ％以上）、又はＣｕ−Ｎｉ合金（Ｎｉは２ａｔｍ％以上）の中の少なくとも１つを含む請求項１に記載の半導体装置。
  11. 前記金属層は、タングステン（Ｗ）を含み、前記合金層は、Ｗ−Ｍｎ合金（Ｍｎは５ａｔｍ％乃至８ａｔｍ％）、Ｗ−Ａｕ合金（Ａｕは１０ａｔｍ％以上）、又はＷ−Ｎｉ合金（Ｎｉは２ａｔｍ％以上）の中の少なくとも１つを含む請求項１に記載の半導体装置。
  12. 前記貫通電極と隣接して前記第１面上に提供された集積回路と、
    前記集積回路を覆う第１層間絶縁膜をさらに含み、
    前記貫通電極は、前記第１層間絶縁膜の上面まで延長された請求項１に記載の半導体装置。
  13. 前記合金層は、前記第１面より高い下面を有している請求項１２に記載の半導体装置。
  14. 前記貫通電極と隣接して前記第１面上に提供された集積回路と、
    前記集積回路を覆う第１層間絶縁膜をさらに含み、
    前記第１層間絶縁膜は、前記貫通電極の上面を覆っている請求項１に記載の半導体装置。
  15. 前記貫通電極と隣接して前記第１面上に提供された集積回路と、
    前記集積回路を覆う第１層間絶縁膜と、
    前記第１層間絶縁膜上の金属配線と、
    前記金属配線上の第２層間絶縁膜と、をさらに含み、
    前記貫通電極は、前記第２層間絶縁膜の上面まで延長された請求項１に記載の半導体装置。
  16. 活性面、前記活性面と対向する非活性面を含む基板であって、前記基板を貫通して前記活性面から前記非活性面まで延在しているビアホールをさらに含む基板と、
    前記ビアホールの側壁に沿って提供されるバリアー層と、
    前記ビアホール内の貫通電極と、を含み、
    前記貫通電極は、前記ビアホールの一部を満たす金属層、及び前記金属層上に提供され、前記金属層に含まれた金属元素と異なる少なくとも一つの金属元素を含む合金層を含み、
    前記金属層は、前記合金層の側壁と前記バリアー層との間に介在した延長部を含み、
    前記貫通電極は、前記金属層と前記合金層との間の分離導電層をさらに含み、
    前記金属層と前記合金層とは、前記分離導電層によって分離されている半導体装置。
  17. 前記金属層は、前記合金層下のボディー部をさらに含み、
    前記延長部の結晶粒の大きさは、前記ボディー部の結晶粒大きさより小さい請求項１６に記載の半導体装置。
  18. 前記貫通電極と隣接して前記基板の活性面上に提供された集積回路と、
    前記貫通電極と前記集積回路とを電気的に連結する上部配線と、をさらに含み、
    前記金属層と前記合金層とは、前記上部配線と共通的に接している請求項１６に記載の半導体装置。
  19. 前記集積回路を覆う層間絶縁膜をさらに含み、
    前記貫通電極は、前記層間絶縁膜を貫通して前記上部配線と連結される請求項１８に記載の半導体装置。
  20. 前記合金層は、前記活性面より高い下面を有している請求項１９に記載の半導体装置。
  21. 前記延長部は、前記ビアホールの前記側壁に対して斜めに傾いた内側壁を有している請求項１６に記載の半導体装置。
  22. 前記合金層は、前記金属層に含まれた金属元素をさらに含む請求項１６に記載の半導体装置。
  23. 半導体基板及び前記半導体基板上の層間絶縁膜を含む半導体チップを含み、
    前記半導体チップは、前記半導体チップの少なくとも一部を貫通するように垂直延長する貫通電極を含み、
    前記貫通電極は、金属層及び前記金属層に隣接する合金層を含み、
    前記合金層は、少なくとも２つの金属元素を含み、前記少なくとも２つの金属元素は、前記金属層に含まれた金属元素及び前記金属層に含まれた金属元素と異なる金属元素を含み、
    前記合金層の結晶粒の大きさは、前記金属層の結晶粒の大きさより小さく、
    前記貫通電極は、前記金属層と前記合金層との間の分離導電層をさらに含み、
    前記金属層と前記合金層とは、前記分離導電層によって分離されている半導体装置。
  24. 前記層間絶縁膜は、順に積層された第１層間絶縁膜及び第２層間絶縁膜を含み、前記貫通電極は、前記基板及び前記第１層間絶縁膜を貫通する請求項２３に記載の半導体装置。
  25. 前記貫通電極は、前記第２層間絶縁膜を貫通しない請求項２４に記載の半導体装置。
  26. 前記層間絶縁膜は、順に積層された第１層間絶縁膜及び第２層間絶縁膜を含み、前記貫通電極は、前記半導体基板を貫通する請求項２３に記載の半導体装置。
  27. 前記貫通電極は、前記第１及び第２層間絶縁膜を貫通しない請求項２６に記載の半導体装置。
  28. 前記層間絶縁膜は、順に積層された第１層間絶縁膜及び第２層間絶縁膜を含み、前記貫通電極は、前記基板、前記第１層間絶縁膜、及び前記第２層間絶縁膜を貫通する請求項２３に記載の半導体装置。
JP2013197964A 2012-09-25 2013-09-25 半導体装置及びその製造方法 Active JP5865881B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120106707A KR101992352B1 (ko) 2012-09-25 2012-09-25 반도체 장치
KR10-2012-0106707 2012-09-25

Publications (3)

Publication Number Publication Date
JP2014068014A JP2014068014A (ja) 2014-04-17
JP2014068014A5 JP2014068014A5 (ja) 2015-11-12
JP5865881B2 true JP5865881B2 (ja) 2016-02-17

Family

ID=50338075

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013197964A Active JP5865881B2 (ja) 2012-09-25 2013-09-25 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US9153522B2 (ja)
JP (1) JP5865881B2 (ja)
KR (1) KR101992352B1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673132B2 (en) * 2012-04-27 2017-06-06 Taiwan Semiconductor Manufacting Company, Ltd. Interconnection structure with confinement layer
KR20140011137A (ko) * 2012-07-17 2014-01-28 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
EP2893553A4 (en) * 2012-09-05 2016-05-11 Res Triangle Inst ELECTRONIC DEVICES USING SPEED CONTACT PADS AND METHODS OF MAKING
US9514986B2 (en) * 2013-08-28 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Device with capped through-substrate via structure
US9865523B2 (en) 2014-01-17 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Robust through-silicon-via structure
US9583417B2 (en) * 2014-03-12 2017-02-28 Invensas Corporation Via structure for signal equalization
KR102320821B1 (ko) 2014-09-11 2021-11-02 삼성전자주식회사 반도체 패키지
DE102014115105B4 (de) 2014-10-09 2023-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitereinrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
JP2016139648A (ja) 2015-01-26 2016-08-04 株式会社東芝 半導体装置及びその製造方法
US10074594B2 (en) * 2015-04-17 2018-09-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9761509B2 (en) 2015-12-29 2017-09-12 United Microelectronics Corp. Semiconductor device with throgh-substrate via and method for fabrication the semiconductor device
US10050139B2 (en) 2016-06-24 2018-08-14 Infineon Technologies Ag Semiconductor device including a LDMOS transistor and method
US10242932B2 (en) 2016-06-24 2019-03-26 Infineon Technologies Ag LDMOS transistor and method
US10622284B2 (en) 2016-06-24 2020-04-14 Infineon Technologies Ag LDMOS transistor and method
US9875933B2 (en) 2016-06-24 2018-01-23 Infineon Technologies Ag Substrate and method including forming a via comprising a conductive liner layer and conductive plug having different microstructures
US10432172B2 (en) 2016-09-01 2019-10-01 Samsung Electro-Mechanics Co., Ltd. Bulk acoustic filter device and method of manufacturing the same
US10276528B2 (en) * 2017-07-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor device and manufacturing method thereof
KR102542614B1 (ko) * 2017-10-30 2023-06-15 삼성전자주식회사 이미지 센서
JP7219598B2 (ja) * 2018-11-27 2023-02-08 新光電気工業株式会社 配線基板及びその製造方法
US11398408B2 (en) * 2019-09-24 2022-07-26 Advanced Semiconductor Engineering, Inc. Semiconductor substrate with trace connected to via at a level within a dielectric layer
KR20230024298A (ko) * 2020-06-17 2023-02-20 도쿄엘렉트론가부시키가이샤 표면 세정 공정을 이용한 영역 선택적 증착 방법

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262354A (en) * 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
MY128333A (en) * 1998-09-14 2007-01-31 Ibiden Co Ltd Printed wiring board and its manufacturing method
US6884335B2 (en) * 2003-05-20 2005-04-26 Novellus Systems, Inc. Electroplating using DC current interruption and variable rotation rate
US7019402B2 (en) 2003-10-17 2006-03-28 International Business Machines Corporation Silicon chip carrier with through-vias using laser assisted chemical vapor deposition of conductor
US6979625B1 (en) * 2003-11-12 2005-12-27 Advanced Micro Devices, Inc. Copper interconnects with metal capping layer and selective copper alloys
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
JP4800585B2 (ja) 2004-03-30 2011-10-26 ルネサスエレクトロニクス株式会社 貫通電極の製造方法、シリコンスペーサーの製造方法
US7232513B1 (en) * 2004-06-29 2007-06-19 Novellus Systems, Inc. Electroplating bath containing wetting agent for defect reduction
US8004087B2 (en) * 2004-08-12 2011-08-23 Nec Corporation Semiconductor device with dual damascene wirings and method for manufacturing same
US7946331B2 (en) * 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling
JP4552770B2 (ja) 2005-06-21 2010-09-29 パナソニック電工株式会社 半導体基板への貫通配線の形成方法
JP2007005404A (ja) 2005-06-21 2007-01-11 Matsushita Electric Works Ltd 半導体基板への貫通配線の形成方法
JP4581864B2 (ja) 2005-06-21 2010-11-17 パナソニック電工株式会社 半導体基板への貫通配線の形成方法
US7528006B2 (en) 2005-06-30 2009-05-05 Intel Corporation Integrated circuit die containing particle-filled through-silicon metal vias with reduced thermal expansion
US7772116B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
JP5231733B2 (ja) 2006-11-27 2013-07-10 パナソニック株式会社 貫通孔配線構造およびその形成方法
US7939941B2 (en) 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US7973416B2 (en) * 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
US7678696B2 (en) 2008-08-08 2010-03-16 International Business Machines Corporation Method of making through wafer vias
KR20100021856A (ko) 2008-08-18 2010-02-26 삼성전자주식회사 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치
US8097953B2 (en) 2008-10-28 2012-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit stacking-joint interface structure
US20100200408A1 (en) * 2009-02-11 2010-08-12 United Solar Ovonic Llc Method and apparatus for the solution deposition of high quality oxide material
US8610283B2 (en) * 2009-10-05 2013-12-17 International Business Machines Corporation Semiconductor device having a copper plug
KR101302564B1 (ko) 2009-10-28 2013-09-02 한국전자통신연구원 비아 형성 방법 및 이를 이용하는 적층 칩 패키지의 제조 방법
KR20110050957A (ko) * 2009-11-09 2011-05-17 삼성전자주식회사 반도체 소자의 관통 비아 콘택 및 그 형성 방법
US8304863B2 (en) * 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias
JP2011216867A (ja) * 2010-03-17 2011-10-27 Tokyo Electron Ltd 薄膜の形成方法
KR101692434B1 (ko) 2010-06-28 2017-01-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5504147B2 (ja) * 2010-12-21 2014-05-28 株式会社荏原製作所 電気めっき方法
JP2012151435A (ja) 2010-12-27 2012-08-09 Elpida Memory Inc 半導体装置の製造方法
KR101541056B1 (ko) * 2011-09-13 2015-07-31 아데스토 테크놀러지스 코포레이션 합금 전극을 갖는 저항 스위칭 디바이스 및 그 형성 방법
US8785790B2 (en) * 2011-11-10 2014-07-22 Invensas Corporation High strength through-substrate vias
US9269612B2 (en) * 2011-11-22 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of forming damascene interconnect structures
KR20140011137A (ko) * 2012-07-17 2014-01-28 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법

Also Published As

Publication number Publication date
US20150332967A1 (en) 2015-11-19
KR101992352B1 (ko) 2019-06-24
JP2014068014A (ja) 2014-04-17
US20140084473A1 (en) 2014-03-27
KR20140039895A (ko) 2014-04-02
US9679829B2 (en) 2017-06-13
US9153522B2 (en) 2015-10-06

Similar Documents

Publication Publication Date Title
JP5865881B2 (ja) 半導体装置及びその製造方法
US9824973B2 (en) Integrated circuit devices having through-silicon via structures and methods of manufacturing the same
KR102064863B1 (ko) 관통 비아 구조체를 갖는 반도체 소자 제조 방법
US9543250B2 (en) Semiconductor devices including through-silicon via
KR101931115B1 (ko) 반도체 장치 및 그 제조 방법
US9153559B2 (en) Semiconductor devices including through silicon via electrodes and methods of fabricating the same
US8586477B2 (en) Semiconductor apparatus, method of manufacturing the same, and method of manufacturing semiconductor package
US20150130078A1 (en) Semiconductor chip and semiconductor package having same
US20150123278A1 (en) Semiconductor devices, methods of manufacturing the same, memory cards including the same and electronic systems including the same
KR20100021856A (ko) 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치
JP2012044168A (ja) 積層半導体装置及び積層半導体装置の製造方法
US20140141569A1 (en) Semiconductor devices having through-via and methods of fabricating the same
US20140138819A1 (en) Semiconductor device including tsv and semiconductor package including the same
JP2013070057A (ja) 半導体チップ、これを含む半導体パッケージ、及びその製造方法
KR20140104778A (ko) 관통전극을 갖는 반도체 소자의 제조방법
KR101095373B1 (ko) 장벽층을 갖는 범프를 포함하는 반도체칩 및 그 제조방법
KR20120091867A (ko) ＣｏＣ 구조의 반도체 패키지 및 그 패키지 제조방법
US9431332B2 (en) Semiconductor package
US8754531B2 (en) Through-silicon via with a non-continuous dielectric layer
US9059067B2 (en) Semiconductor device with interposer and method manufacturing same
KR20150019089A (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
US20120049349A1 (en) Semiconductor chips and methods of forming the same
TW201501256A (zh) 中介板及其製法
US9281274B1 (en) Integrated circuit through-substrate via system with a buffer layer and method of manufacture thereof
WO2022088092A1 (zh) 膜层穿孔的形成方法、半导体器件及芯片

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20141226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150924

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150924

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20150924

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20151124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151228

R150 Certificate of patent or registration of utility model

Ref document number: 5865881

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250