KR20090003654A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

Info

Publication number
KR20090003654A
KR20090003654A KR1020070066495A KR20070066495A KR20090003654A KR 20090003654 A KR20090003654 A KR 20090003654A KR 1020070066495 A KR1020070066495 A KR 1020070066495A KR 20070066495 A KR20070066495 A KR 20070066495A KR 20090003654 A KR20090003654 A KR 20090003654A
Authority
KR
South Korea
Prior art keywords
voltage
level
back bias
bias voltage
response
Prior art date
Application number
KR1020070066495A
Other languages
English (en)
Other versions
KR100904480B1 (ko
Inventor
강길옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070066495A priority Critical patent/KR100904480B1/ko
Publication of KR20090003654A publication Critical patent/KR20090003654A/ko
Application granted granted Critical
Publication of KR100904480B1 publication Critical patent/KR100904480B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Abstract

본 발명은 백 바이어스 전압이 타겟 레벨을 기준으로 안정적으로 레벨변동 하도록 하기 위한 백 바이어스 전압 생성회로에 관한 것으로서, 예정된 제1타겟 레벨을 기준으로 백 바이어스 전압 단의 레벨을 검출하기 위한 제1전압검출부와, 예정된 제2타겟 레벨을 기준으로 상기 백 바이어스 전압 단의 레벨을 검출하기 위한 제2전압검출부와, 상기 제1전압검출수단의 출력신호에 응답하여 예정된 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성부와, 상기 발진신호에 응답하여 전하 펌핑 동작을 통해 상기 백 바이어스 전압 단의 레벨을 하강시키기 위한 전하펌핑부, 및 상기 제2전압검출수단의 출력신호에 응답하여 상기 백 바이어스 전압 단의 레벨을 상승시키기 위한 전하방전부를 구비하는 반도체 메모리 소자를 제공한다.
백 바이어스 전압, 전하 방전, 전하 펌핑

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 메모리 소자의 백 바이어스 전압 생성회로에 관한 것이며, 더 자세히는 백 바이어스 전압이 타겟 레벨을 기준으로 안정적으로 레벨변동 하도록 하기 위한 백 바이어스 전압 생성회로에 관한 것이다.
DRAM을 비롯한 대부분의 반도체 메모리 소자는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전위의 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 안정적으로 공급하는 것이다.
반도체 메모리 소자의 고속동작화와 더불어 저전력화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다. 이러한 저전압 환경하에서 대부분의 반도체 메모리 소자는 내부의 트랜지스 터에서 발생하는 누설전류(leakage current)를 줄이기 위해 접지전압(VSS)보다 낮은 전압레벨을 갖는 백 바이어스 전압(VBB)을 필요로 한다.
특히, DRAM에서는 워드라인 구동회로, 신호라인 분리회로, 데이터 출력 버퍼회로 등에서 MOS 트랜지스터의 누설전류를 줄이기 위한 목적으로 백 바이어스 전압(VBB)이 널리 사용되고 있다.
도 1A은 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로를 도시한 블록 다이어그램이다.
도 1A을 참조하면, 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로는, 백 바이어스 전압(VBB)의 타겟 레벨에 대응하는 기준전압(VREFB)에 응답하여 백 바이어스 전압(VBB) 단의 레벨을 검출하기 위한 전압 검출부(100)와, 전압 검출부(100)의 출력신호(VBB_EN)에 응답하여 예정된 주기로 발진하는 발진신호(OSC)를 생성하기 위한 발진부(110), 및 발진신호(OSC)에 응답하여 전하 펌핑 동작을 통해 백 바이어스 전압(VBB) 단의 레벨을 하강시키기 위한 전압 펌핑부(120)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로의 동작을 설명하면 다음과 같다.
먼저, 전압 검출부(100)에서 백 바이어스 전압(VBB)의 타겟 레벨에 대응하는 기준전압(VREFB)에 응답하여 백 바이어스 전압(VBB) 단의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 높은지 또는 낮은지를 검출하여 검출신호(VBB_EN)의 논리레벨을 결정한다.
예를 들면, 백 바이어스 전압(VBB) 단의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 높으면 로직'하이'(High)로 활성화된 검출신호(VBB_EN)을 출력하고, 백 바이어스 전압(VBB) 단의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 낮으 면 로직'로우'(Low)로 비활성화된 검출신호(VBB_EN)를 출력한다.
그리고, 발진부(110)에서는 검출신호(VBB_EN)의 레벨에 응답하여 예정된 주파수로 발진하는 발진신호(OSC)를 생성하거나 또는 발진하지 않고 고정된 레벨을 갖는 발진신호(OSC)를 생성한다.
예를 들면, 로직'하이'(High)로 활성화된 검출신호(VBB_EN)가 입력되면 예정된 주파수로 발진하는 발진신호(OSC)를 생성하고, 로직'로우'(Low)로 비활성화된 검출신호(VBB_EN)가 입력되면 발진하지 않고 고정된 레벨 - 로직'하이'(High) 또는 로직'로우'(Low) - 을 갖는 발진신호(OSC)를 생성한다.
그리고, 전하 펌핑부(120)에서는 발진신호(OSC)에 응답하여 전하 펌핑 동작의 수행을 결정한다.
예를 들면, 발진신호(OSC)가 예정된 주파수로 발진하면서 입력되면 전하 펌핑 동작을 수행하고, 발진신호(OSC)가 고정된 레벨로 입력되면 전하 펌핑 동작을 수행하지 않는다.
그리고, 도 1A에서는 도시되지 않았지만 전하 펌핑부 내부에서도 전하 펌핑 동작을 제어하기 위한 신호를 생성하는 과정과, 생성된 신호에 대응하여 실제로 전하 펌핑 동작을 수행하는 과정으로 나누어진다.
이러한 과정을 통해 생성된 백 바이어스 전압(VBB)은 셀 어레이(130)로 공급되어 전술한 바와 같이 셀 어레이(130)에 포함된 다수의 NMOS 트랜지스터의 누설전류를 줄인다.
그런데, 전술한 종래기술에 따른 백 바이어스 전압 생성회로의 구성 및 동작 을 살펴보면 전하 펌핑 동작을 시작하거나 또는 멈추기 위해서 순차적으로 여러 과정을 거치는 것을 알 수 있다.
이때, 전하 펌핑 동작을 시작하거나 또는 멈추기 위한 여러 과정을 순차적으로 수행할 때 각각의 과정을 수행하기 위한 내부회로들의 응답시간이 존재하기 때문에 과정이 많다는 것을 그만큼 많은 시간이 필요하다는 것을 의미한다.
따라서, 종래기술에 따른 백 바이어스 전압 생성회로의 전압레벨은 다음과 같이 변동한다.
도 1B는 도 1A에 도시된 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압의 레벨변동을 도시한 타이밍 다이어그램이다.
도 1B를 참조하면, 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압(VBB)은, 백 바이어스 전압(VBB)의 타겟 레벨을 중심으로 전압레벨이 상승과 하강을 반복하는 것을 알 수 있다.
구체적으로 살펴보면, 백 바이어스 전압(VBB)의 타겟 레벨보다 백 바이어스 전압 생성회로에서 생성되는 백 바이어스 전압(VBB)의 레벨이 높은 경우, 전하 펌핑 동작을 수행하여 백 바이어스 전압(VBB)의 레벨을 하강시킨다(①).
전하 펌핑 동작으로 인해 백 바이어스 전압(VBB)의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 낮아지면 전하 펌핑 동작을 중지한다(②).
이렇게, 전하 펌핑 동작이 중지되면 자연적인 방전 또는 셀 어레이에서 백 바이어스 전압(VBB)을 사용하는 동작 등에 의해 백 바이어스 전압(VBB)의 레벨이 상승하며, 상승하던 백 바이어스 전압(VBB)의 레벨이 다시 백 바이어스 전압(VBB)의 타겟 레벨보다 높아질 때 전하 펌핑 동작이 다시 시작된다(③).
그런데, 전하 펌핑 동작을 수행하여 백 바이어스 전압(VBB)의 레벨이 하강할 때에는 상대적으로 급격하게 하강할 뿐만 아니라 백 바이어스 전압(VBB)의 타겟 레벨을 지난 후에도 전압레벨이 상대적으로 더 많이 하강하는 것을 알 수 있다.
이는, 전술한 바와 같이 백 바이어스 전압 생성회로에서 백 바이어스 전압(VBB)의 타겟 레벨 변동을 검출함으로써 전하 펌핑 동작을 수행하거나 다시 중지하기까지 소요되는 시간이 존재하기 때문이다.
즉, 백 바이어스 전압 생성회로에서 전하 펌핑 동작이 시작된 후, 다시 전하 펌핑 동작을 정지하기까지 소요되는 시간 동안 계속 전하 펌핑 동작이 수행되기 때문에 백 바이어스 전압(VBB)의 레벨이 하강할 때에는 상대적으로 급격하게 하강할 뿐만 아니라 백 바이어스 전압(VBB)의 타겟 레벨을 지난 후에도 전압레벨이 상대적으로 더 많이 하강하는 현상이 발생한다.
이렇게, 백 바이어스 전압(VBB)의 타겟 레벨보다 전압레벨이 과도하게 하강하면 셀 어레이의 MOS트랜지스터 문턱 전압(Threshold voltage) 레벨이 과도하게 상승하여 백 바이어스 전압(VBB)의 원래 목적인 셀 어레이의 누설전류를 줄여주는 효과는 더 좋아질지 모르지만 셀에 데이터를 전달하거나 읽어오기가 힘들기 때문에 데이터 입/출력 오류가 발생할 수 있는 문제가 있다.
반대로, 전하 펌핑 동작을 수행하지 않아서 백 바이어스 전압(VBB)의 레벨이 상승할 때에는 상대적으로 완만하게 상승할 뿐만 아니라 백 바이어스 전압(VBB)의 타겟 레벨을 지난 후 전압레벨이 상대적으로 더 적게 상승하는 것을 알 수 있다.
이는, 종래기술에 따른 백 바이어스 전압 생성회로에서는 전하 펌핑 동작의 수행 유/무만을 선택하기 때문이다.
즉, 반도체 메모리 소자에서 백 바이어스 전압(VBB)을 사용할 때에는 전하 펌핑 동작으로 인해 하강했던 백 바이어스 전압(VBB)의 레벨이 수십 마이크로 세컨드(micro second) 만에 다시 백 바이어스 전압(VBB)의 타겟 레벨에 도달하겠지만, 반도체 메모리 소자에서 백 바이어스 전압(VBB)을 사용하지 않고 자연적인 방전이 발생할 때에는 전하 펌핑 동작으로 인해 하강했던 백 바이어스 전압(VBB)의 레벨이 다시 백 바이어스 전압(VBB)의 타겟 레벨에 도달하기 위해 수백 마이크로 세컨드의 시간이 필요하기 때문에 백 바이어스 전압(VBB)의 레벨이 상승할 때에는 상대적으로 완만하게 상승하는 현상이 발생한다.
이렇게, 백 바이어스 전압(VBB)의 레벨이 상대적으로 완만하게 상승하게 되면 백 바이어스 전압(VBB)의 타겟 레벨보다 낮은 레벨을 유지하는 시간이 상대적으로 길어질 수 있는데, 이는 전술한 백 바이어스 전압(VBB)의 타겟 레벨보다 백 바이어스 전압(VBB)의 레벨이 과도하게 하강하는 문제와 어우러져서 셀 어레이에서 MOS 트랜지스터의 문턱 전압(Threshold voltage) 레벨이 과도하게 상승하는 구간이 상대적으로 길어지는 문제점이 있다. 즉, 셀에 데이터를 전달하거나 읽어오기가 힘들어서 데이터 입/출력 오류가 발생할 수 있는 시간이 상대적으로 길어지는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 백 바이어스 전압(VBB) 단의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 과다하게 하강하는 것을 방지하기 위한 반도체 메모리 소자의 백 바이어스 생성회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 예정된 제1타겟 레벨을 기준으로 백 바이어스 전압 단의 레벨을 검출하기 위한 제1전압검출수단; 예정된 제2타겟 레벨을 기준으로 상기 백 바이어스 전압 단의 레벨을 검출하기 위한 제2전압검출수단; 상기 제1전압검출수단의 출력신호에 응답하여 예정된 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성수단; 상기 발진신호에 응답하여 전하 펌핑 동작을 통해 상기 백 바이어스 전압 단의 레벨을 하강시키기 위한 전하펌핑수단; 및 상기 제2전압검출수단의 출력신호에 응답하여 상기 백 바이어스 전압 단의 레벨을 상승시키기 위한 전하방전수단을 구비하는 반도체 메모리 소자를 제공한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, ㅍ예정된 제1타겟 레벨을 기준으로 백 바이어스 전압 단의 레벨을 검출하는 단계; 예정된 제2타겟 레벨을 기준으로 상기 백 바이어스 전압 단의 레벨을 검출하는 단계; 상기 제1타겟 레벨을 기준으로 검출하는 단계의 결과에 대응하여 예정된 주기로 발진하는 발진신호를 생성하는 단계; 상기 발진신호에 응답하여 전하 펌핑 동작을 통해 상기 백 바이어스 전압 단의 레벨을 하강시키는 단계; 및 상기 제2타겟 레 벨을 기준으로 검출하는 단계의 결과에 대응하여 상기 백 바이어스 전압 단의 레벨을 상승시키는 단계를 포함하는 반도체 메모리 소자의 동작방법을 제공한다.
전술한 본 발명은 백 바이어스 전압 생성회로에서 백 바이어스 전압의 레벨이 과다하게 하강하는 경우에도 백 바이어스 전압의 레벨을 상대적으로 빠르게 상승시킴으로써 백 바이어스 전압의 레벨과 백 바이어스 전압의 타겟 레벨이 차이가 나는 시간을 최소한으로 유지할 수 있는 효과가 있다.
이로 인하여, 반도체 메모리 소자에서 백 바이어스 전압의 레벨변동으로 인한 데이터 입/출력 오류의 발생 시간을 최소한으로 유지할 수 있는 효과가 있다. 즉, 반도체 메모리 소자의 안정적인 동작을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생 성회로를 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로는, 예정된 제1타겟 레벨에 대응하는 제1기준전압(VREFB1)에 응답하여 백 바이어스 전압(VBB) 단의 레벨을 검출하기 위한 제1전압검출부(200)와, 예정된 제2타겟 레벨에 대응하는 제2기준전압(VREFB2)에 응답하여 백 바이어스 전압(VBB) 단의 레벨을 검출하기 위한 제2전압검출부(240)와, 제1전압검출부(200)에서 백 바이어스 전압(VBB) 단의 레벨을 검출한 결과 출력되는 제1검출신호(VBB_EN)에 응답하여 예정된 주기로 발진하는 발진신호(OSC)를 생성하기 위한 발진신호 생성부(210)와, 발진신호(OSC)에 응답하여 전하 펌핑 동작을 통해 백 바이어스 전압(VBB) 단의 레벨을 하강시키기 위한 전하펌핑부(220), 및 제2전압검출부(240)에서 백 바이어스 전압(VBB) 단의 레벨을 검출한 결과 출력되는 제2검출신호(VBB_DISCH)에 응답하여 백 바이어스 전압(VBB) 단의 레벨을 상승시키기 위한 전하방전부(250)을 구비한다.
여기서, 제1기준전압(VREFB)과 제2기준전압(VREFB)은 서로 같은 전압레벨을 가질 수도 있고, 서로 다른 전압레벨을 가질 수도 있다. 즉, 제1타겟 레벨과 제2타겟 레벨이 서로 같을 수도 있고, 서로 다를 수도 있다. 이는, 설계자에 의해 선택될 수 있다.
도 3A는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 제1전압검출부를 상세히 도시한 회로도이다.
도 3A를 참조하면, 백 바이어스 전압 생성회로의 구성요소 중 제1전압검출 부(200)는, 제1타겟 레벨에 대응하는 제1기준전압(VREFB1) 및 백 바이어스 전압(VBB)에 응답하여 레벨이 결정되는 제1검출전압(DET_END)을 생성하기 위한 검출전압 생성부(202), 및 제1검출전압(DET_END)을 드라이빙하여 제1검출신호(VBB_EN)로서 출력하기 위한 드라이빙부(204)를 구비한다.
여기서, 검출전압 생성부(202)는, 제1기준전압(VREFB1) 단과 접지전압(VSS) 단 사이에 직렬로 접속된 제1 및 제2 PMOS 트랜지스터(P1, P2)를 구비하고, 제1PMOS트랜지스터(P1)는 게이트로 입력받은 접지전압(VSS)에 응답하여 제1기준전압(VREFB1) 단과 제1 및 제2 PMOS 트랜지스터(P1, P2)의 접속노드가 연결되는 것을 제어하며, 제2PMOS트랜지스터(P2)는 게이트로 입력받은 백 바이어스 전압(VBB)에 응답하여 제1 및 제2 PMOS 트랜지스터(P1, P2)의 접속노드와 접지전압(VSS) 단이 연결되는 것을 제어한다.
또한, 드라이빙부(204)는, 검출전압 생성부(202)로부터 입력받은 제1검출전압(DET_END)의 레벨에 대응하여 예정된 논리 문턱전압 레벨을 기준으로 제1검출신호(VBB_EN)의 논리레벨을 결정하기 위해 체인형태로 이루어진 적어도 한 개 이상의 인버터(204a, 204b)를 구비하며, 인버터(204a, 204b)는 제1기준전압(VREFB1)과 접지전압(VSS)을 전원으로 사용한다.
이때, 논리 문턱전압 레벨은, 로직'로우'(Low)와 로직'하이'(High)를 구분하기 위해 기준으로 사용되는 전압레벨로서 일반적으로 인버터(204a, 204b)를 구성하는 PMOS트랜지스터(P3, P4)와 NMOS트랜지스터(N1, N2)의 사이즈를 조절함으로써 그 레벨을 변동할 수 있다. 즉, 인버터(204a)로 입력되는 제1검출전압(DET_END)의 레 벨이 로직'로우'(Low)에 속하는지 로직'하이'(High)에 속하는지를 판단할 수 있는 전압레벨이다.
도 3B는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 제2전압검출부를 상세히 도시한 회로도이다.
도 3B를 참조하면, 백 바이어스 전압 생성회로의 구성요소 중 제2전압검출부(240)는, 제2타겟 레벨에 대응하는 제2기준전압(VREFB2) 및 백 바이어스 전압(VBB)에 응답하여 레벨이 결정되는 제2검출전압(DET_DND)을 생성하기 위한 검출전압 생성부(242), 및 제2검출전압(DET_DND)을 드라이빙하여 제2검출신호(VBB_DISCH)로서 출력하기 위한 드라이빙부(244)를 구비한다.
여기서, 검출전압 생성부(242)는, 제2기준전압(VREFB2) 단과 접지전압(VSS) 단 사이에 직렬로 접속된 제1 및 제2 PMOS 트랜지스터(P1, P2)를 구비하고, 제1PMOS트랜지스터(P1)는 게이트로 입력받은 접지전압(VSS)에 응답하여 제2기준전압(VREFB2) 단과 제1 및 제2 PMOS 트랜지스터(P1, P2)의 접속노드가 연결되는 것을 제어하며, 제2PMOS트랜지스터(P2)는 게이트로 입력받은 백 바이어스 전압(VBB)에 응답하여 제1 및 제2 PMOS 트랜지스터(P1, P2)의 접속노드와 접지전압(VSS) 단이 연결되는 것을 제어한다.
또한, 드라이빙부(244)는, 제2검출전압(DET_DND)의 레벨에 대응하여 예정된 논리 문턱전압 레벨을 기준으로 제2검출신호(VBB_DISCH)의 논리레벨을 결정하기 위해 체인형태로 이루어진 적어도 한 개 이상의 인버터(244)를 구비하며, 인버터(244)는 제2기준전압(VREFB2)과 백 바이어스 전압(VBB)을 전원으로 사용한다.
이때, 논리 문턱전압 레벨은, 로직'로우'(Low)와 로직'하이'(High)를 구분하기 위해 기준으로 사용되는 전압레벨로서 일반적으로 인버터(244)를 구성하는 PMOS트랜지스터(P3)와 NMOS트랜지스터(N1)의 사이즈를 조절함으로써 그 레벨을 변동할 수 있다. 즉, 인버터(244)로 입력되는 제2검출전압(DET_DND)의 레벨이 로직'로우'(Low)에 속하는지 로직'하이'(High)에 속하는지를 판단할 수 있는 전압레벨이다.
전술한 구성을 바탕으로 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 제1전압검출부(200)와 제2전압검출부(240)의 동작을 설명하면 다음과 같다.
먼저, 도 3A와 도 3B를 통해 도시된 바와 같이 제1전압검출부(200)와 제2전압검출부(240)은 유사한 구성을 갖는 것을 알 수 있다. 따라서, 제1전압검출부(200)의 동작을 기준으로 제2전압검출부(240)와 제1전압검출부(200)의 차이점을 설명하도록 하겠다.
구체적으로, 제1 및 제2전압검출부(200, 240)에 속한 구성요소 중 검출전압 생성부(202, 204)는 입력되는 기준전압(VREFB1, VREFB2)가 서로 다른 것을 제외하면 도면상으로는 동일한 구성을 갖는다. 또한, 전술한 설명에서 제1 기준전압(VREFB1)와 제2기준전압(VREFB2)가 서로 같을 수도 있다고 하였으므로 도면상으로는 완전히 동일한 구성이다.
하지만, 제1전압검출부(200)에 속한 구성요소 중 검출전압 생성부(202)에서 검출하는 백 바이어스 전압(VBB)의 레벨과 제2전압검출부(240)에 속한 구성요소 중 검출전압 생성부(242)에서 검출하는 백 바이어스 전압(VBB)의 레벨이 서로 다를 수 있는데, 그 방법은 각각의 검출전압 생성부(202, 242)에 속한 제1 및 제2 PMOS 트랜지스터(P1, P2)의 사이즈를 서로 다르게 하는 방법이다.
예를 들어, 제1전압검출부(200)에 속한 구성요소 중 검출전압 생성부(202)의 제1 PMOS와 제2PMOS 사이즈 비율을 4 대 1로 하고, 제2전압검출부(240)에 속한 구성요소 중 검출전압 생성부(242)의 제1 PMOS와 제2PMOS 사이즈 비율을 5 대 1로 한다면 제1전압검출부(200)에 속한 구성요소 중 검출전압 생성부(202)에서 검출하는 백 바이어스 전압(VBB)의 레벨과 제2전압검출부(240)에 속한 구성요소 중 검출전압 생성부(242)에서 검출하는 백 바이어스 전압(VBB)의 레벨이 서로 다를 수 있다.
물론, 제1전압검출부(200)에 속한 구성요소 중 검출전압 생성부(202)의 제1 PMOS와 제2PMOS 사이즈 비율과 제2전압검출부(240)에 속한 구성요소 중 검출전압 생성부(242)의 제1 PMOS와 제2PMOS 사이즈 비율을 서로 같게 한다면 검출하는 백 바이어스 전압(VBB)의 레벨을 동일하게 하는 것도 가능하다.
그리고, 제1전압검출부(200)에 속한 구성요소 중 드라이빙부(204)는, 한 개의 PMOS 트랜지스터와 한 개의 NMOS 트랜지스터로 이루어진 일반적인 인버터(204A 204B)가 체인형태로 구성되어 있는 형태이다.
하지만, 일반적인 인버터가 전원으로 전원전압(VDD)과 접지전압(VSS)을 주로 사용하는데 비해 제1전압검출부(200)에 속한 구성요소 중 드라이빙부(204)의 인버터(204A, 204B)는 전원으로 제1기준전압(VREFB1)과 접지전압(VSS)을 사용하였다.
즉, 드라이빙부(204)로 입력되는 제1검출전압(DET_END)의 레벨이 논리 문턱전압레벨보다 낮아서 PMOS 트랜지스터를 턴 온 시키면 제1기준전압(VREFB1)이 인버 터(204A)의 출력이 되고, 제1검출전압(DET_END)의 레벨이 논리 문턱전압레벨보다 높아서 NMOS 트랜지스터를 턴 온 시키면 접지전압(VSS)이 인버터(204A)의 출력이 된다.
또한, 드라이빙부(204)에 속한 인버터의 개수가 짝수개이면 제1검출전압(DET_END)의 레벨이 논리 문턱전압레벨보다 낮을 때 제1검출신호(VBB_EN)의 논리레벨을 로직'하이'(High)로 결정하고, 드라이빙부(204)에 속한 인버터의 개수가 홀수개이면 제1검출전압(DET_END)의 레벨이 논리 문턱전압레벨보다 높을 때 제1검출신호(VBB_EN)의 논리레벨을 로직'하이'(High)로 결정한다. 즉, 드라이빙부(204)에 속한 인버터의 개수는 제1검출신호(VBB_EN)의 논리레벨을 결정하기 위해 설계자에 의해 변경이 가능하다.
한편, 그리고, 제2전압검출부(240)에 속한 구성요소 중 드라이빙부(244) 역시 한 개의 PMOS 트랜지스터와 한 개의 NMOS 트랜지스터로 이루어진 일반적인 인버터가 체인형태로 구성되어 있는 형태이다.
하지만, 일반적인 인버터가 전원으로 전원전압(VDD)과 접지전압(VSS)을 주로 사용하고, 전술한 제1전압검출부(200)에 속한 구성요소 중 드라이빙부(204)의 인버터가 전원으로 제1기준전압(VREFB1)과 접지전압(VSS)을 사용하는데 비해 제2전압검출부(240)에 속한 구성요소 중 드라이빙부(244)의 인버터는 전원으로 제2기준전압(VREFB2)과 백 바이어스 전압(VBB)을 사용하였다.
즉, 드라이빙부(244)로 입력되는 제2검출전압(DET_DND)의 레벨이 논리 문턱전압레벨보다 낮아서 PMOS 트랜지스터를 턴 온 시키면 제2기준전압(VREFB2)이 드라 이빙부(244)의 출력이 되고, 제2검출전압(DET_DND)의 레벨이 논리 문턱전압레벨보다 높아서 NMOS 트랜지스터를 턴 온 시키면 백 바이어스 전압(VBB)이 드라이빙부(244)의 출력이 된다.
또한, 드라이빙부(244)에 속한 인버터의 개수가 짝수개이면 제2검출전압(DET_DND)의 레벨이 논리 문턱전압레벨보다 낮을 때 제2검출신호(VBB_DISCH)의 논리레벨을 로직'하이'(High)로 결정하고, 드라이빙부(244)에 속한 인버터의 개수가 홀수개이면 제2검출전압(DET_DND)의 레벨이 논리 문턱전압레벨보다 높을 때 제2검출신호(VBB_DISCH)의 논리레벨을 로직'하이'(High)로 결정한다. 즉, 드라이빙부(244)에 속한 인버터의 개수는 제2검출신호(VBB_DISCH)의 논리레벨을 결정하기 위해 설계자에 의해 변경이 가능하다.
여기서, 제1전압검출부(200)에 속한 구성요소 중 드라이빙부(204)와 제2전압검출부(240)에 속한 구성요소 중 드라이빙부(244)의 차이점은 전원으로 사용하는 전압이 다르다는 점인데 그 이유는, 제1전압검출부(200)에서 출력되는 제1검출신호(VBB_EN)와 제2전압검출부(240)에서 출력되는 제2검출신호(VBB_DISCH)가 사용되는 장치가 다르기 때문이다.
즉, 제1전압검출부(200)에서 출력되는 제1검출신호(VBB_EN)는 발진부(210)로 입력되어 발진신호(OSC)를 생성하는데 사용되므로 논리'하이'(High)일 때의 전압레벨과 논리'로우'(Low)일 때의 전압레벨이 일정 전압레벨만큼의 차이만 있다면 상관이 없다.
하지만, 제2전압검출부(240)에서 출력되는 제2검출신호(VBB_DISCH)는 전하 방전부(250)으로 입력되어 접지전압(VSS)을 백 바이어스 전압(VBB) 단으로 구동하는데 제어하는 신호로서 사용될 수 있기 때문에 방전부(250)에서 발생하는 누설전류를 최소한으로 유지하기 위해서 논리'로우'(Low)일 때는 그 전압레벨이 백 바이어스 전압(VBB)의 레벨과 같아야 한다. 물론, 논리'하이'(High)일 때는 일정 전압레벨보다 높은 전압레벨을 갖기만 하면 상관이 없다.
도 4는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 전하 방전부를 상세히 도시한 회로도이다.
도 4를 참조하면, 백 바이어스 전압 생성회로의 구성요소 중 전하 방전부(250)는, 제2전압검출부(250)에서 출력되는 제2검출신호(VBB_DISCH)에 응답하여 예정된 시간 동안 활성화구간을 유지하는 펄스를 생성하기 위한 펄스생성부(252)와, 펄스생성부(252)에서 생성된 펄스를 예정시간만큼 지연하여 출력하기 위한 지연부(254), 및 지연부(254)의 출력신호에 응답하여 백 바이어스 전압(VBB) 단에 전하를 공급하는 것을 제어하기 위한 전하공급부(256)를 구비한다.
여기서, 전하공급부(256)는, 게이트로 입력받은 지연부(254)의 출력신호에 응답하여 드레인-소스 접속된 접지전압(VSS) 단과 백 바이어스 전압(VBB) 단이 연결되는 것을 제어함으로써 백 바이어스 전압(VBB) 단에 전하를 공급하는 것을 제어하는 NMOS 트랜지스터(CHN0)를 구비한다.
또한, 펄스생성부(252) 및 지연부(254)는, 펄스생성부(252)로 입력되는 제2검출신호(VBB_DISCH)의 논리레벨이 전술한 바와 같은 이유로 인해 로직'하이'(High)일 때는 제2기준전압(VREFB2)과 같은 전압레벨이고 로직'로우'(Low)일 때 는 백 바이어스 전압(VBB)과 같은 전압레벨이므로 전원으로 제2기준전압(VREFB2)과 백 바이어스 전압(VBB)이 사용되어야 한다.
그리고, 펄스생성부(252)는, 제2검출신호(VBB_DISCH)를 예정된 시간만큼 지연하여 출력하기 위한 지연소자(252A)와, 지연소자(252A)의 출력신호를 입력받아 출력하는 제1인버터(INV1)와, 제2검출신호(VBB_DISCH)와, 제1인버터(INV1)의 출력신호를 입력받아 출력하기 위한 낸드게이트(NAND), 및 낸드게이트(NAND)의 출력신호를 입력받아 출력하기 위한 제2인버터(INV2)를 구비한다. 이때, 지연소자(252A)는 체인형태로 연결된 다수의 인버터를 구비한다.
전술한 구성을 바탕으로 백 바이어스 전압 생성회로의 구성요소 중 전하 방전부(250)의 동작을 설명하면 다음과 같다.
먼저, 제2검출신호(VBB_DISCH)가 로직'로우'(Low) 상태이면 펄스생성부(252)에서는 펄스가 생성되지 않는다. 즉, 토글링하지 않고 항상 로직'로우'로 고정된 파형이 출력된다. 따라서, 전하공급부(256)에서 접지전압(VSS) 단과 백 바이어스 전압(VBB) 단을 연결되지 않으므로 백 바이어스 전압(VBB) 단으로 전하가 공급되지 않는다. 즉, 백 바이어스 전압(VBB)의 레벨이 상승하지 않는다.
이때, 제2검출신호(VBB_DISCH)가 천이하여 로직'하이'(High)로 활성화되어 입력되면 펄스생성부(252)에서 예정된 시간만큼 활성화구간을 유지하는 펄스가 생성된다. 즉, 로직'로우'(Low)에서 로직'하이'(High)로 천이한 후 예정된 시간 후에 다시 로직'로우'(Low)로 천이되는 파형이 출력된다. 따라서, 전하공급부(256)는 펄스생성부(252)에서 생성된 펄스가 로직'하이'(High)를 유지하는 예정된 시간만큼 접지전압(VSS) 단과 백 바이어스 전압(VBB) 단을 연결한다. 즉, 예정된 시간만큼 접지전압(VSS) 단에서 백 바이어스 전압(VBB) 단으로 전하가 공급되어 백 바이어스 전압(VBB)의 레벨이 상승한다.
이때, 지연부(254)는 제2검출신호(VBB_DISCH)가 활성화되는 시점과 펄스가 토글링하는 시점과의 차이를 조절하는데 사용된다. 즉, 설계자에 의해 변경이 가능하다.
전술한 전하 방전부(250)에 속하는 구성요소 중 펄스생성부(252)와 지연부(254)는, 제2검출신호(VBB_DISCH)가 활성화되는 것에 응답하여 백 바이어스 전압(VBB) 단의 레벨이 상승하는 시점을 설계자의 의도대로 미세하게 조절하기 위한 부가적인 구성요소로서 사용하지 않고도 본 발명의 목적을 달성하는 것이 가능하다.
즉, 제2전압검출부(240)에서 출력되는 제2검출신호(VBB_DISCH)를 전술한 전하 방전부(250)에 속하는 구성요소 중 전하공급부(256)에 직접 입력하여도 접지전압(VSS) 단으로부터 백 바이어스 전압(VBB) 단에 전하를 공급하여 백 바이어스 전압(VBB)의 레벨을 상승시키는 것이 가능하다.
예를 들면, 제1전압검출부(200)에서 검출하는 백 바이어스 전압(VBB)의 타겟 레벨보다 제2전압검출부(240)에서 검출하는 백 바이어스 전압(VBB)의 타겟 레벨을 더 낮게 설정하게 되면, 제1전압검출부(200)에서 검출하는 백 바이어스 전압(VBB)의 타겟 레벨에 의해 백 바이어스 전압(VBB)의 레벨이 하강하고, 제2전압검출부(240)에서 검출하는 백 바이어스 전압(VBB)의 타겟 레벨에 의해 백 바이어스 전 압(VBB)의 레벨이 상승함으로써 본 발명의 목적인 백 바이어스 전압(VBB)의 레벨이 과다하게 하강하는 것을 방지할 수 있다.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압의 레벨변동을 도시한 타이밍 다이어그램이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압(VBB)의 레벨은, 백 바이어스 전압(VBB)의 타겟 레벨을 중심으로 전압레벨이 상승과 하강을 반복하기는 하지만, 거의 대부분의 구간에서 백 바이어스 전압(VBB)의 타겟 레벨을 유지하는 것을 알 수 있다.
구체적으로 살펴보면, 백 바이어스 전압(VBB)의 타겟 레벨보다 백 바이어스 전압 생성회로에서 생성되는 백 바이어스 전압(VBB)의 레벨이 높은 경우, 전하 펌핑 동작이 발생하여 백 바이어스 전압(VBB)의 레벨을 하강시킨다(①).
전하 펌핑 동작으로 인해 백 바이어스 전압(VBB)의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 낮아지면 전하 펌핑 동작을 중지한다(②).
전하 펌핑 동작이 중지됨과 동시에 전하 방전 동작을 제어하는 펄스(PLSD)가 토글링함으로써 전하 방전 동작이 발생하여 백 바이어스 전압(VBB)의 레벨을 상승시킨다(③). 이때, 전하 방전 동작을 제어하는 펄스(PLSD)의 활성구간을 적절히 조절함으로써 전하 방전 동작으로 인한 백 바이어스 전압(VBB)의 레벨 상승폭을 적절히 조절하여 백 바이어스 전압(VBB)의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨 을 넘지 않도록 제어한다.
그 후, 자연적인 방전 또는 셀 어레이에서 백 바이어스 전압(VBB)을 사용하는 동작 등에 의해 백 바이어스 전압(VBB)의 레벨이 상승하며, 상승하던 백 바이어스 전압(VBB)의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 높아질 때 전하 펌핑 동작이 다시 시작된다(④).
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 백 바이어스 전압(VBB)의 레벨변동에 대응하여 동작하는 백 바이어스 전압 생성회로의 동작 응답시간으로 인해 백 바이어스 전압(VBB)의 레벨이 과다하게 하강하는 경우에도, 백 바이어스 전압(VBB) 단에 전하를 공급하는 하는 전하 방전 동작에 의해 백 바이어스 전압(VBB)의 레벨을 상대적으로 빠르게 상승시킴으로써 백 바이어스 전압(VBB)의 레벨과 백 바이어스 전압(VBB)의 타겟 레벨이 서로 차이가 나는 시간을 최소한으로 유지할 수 있다. 즉, 반도체 메모리 소자에서 입/출력 오류가 발생할 수 있는 시간을 최소한으로 유지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1A은 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로를 도시한 블록 다이어그램.
도 1B는 도 1A에 도시된 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압의 레벨변동을 도시한 타이밍 다이어그램.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로를 도시한 블록 다이어그램.
도 3A는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 제1전압검출부를 상세히 도시한 회로도.
도 3B는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 제2전압검출부를 상세히 도시한 회로도.
도 4는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 전하 방전부를 상세히 도시한 회로도.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압의 레벨변동을 도시한 타이밍 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
100 : 전압 검출부 110, 210 : 발진부
120, 220 : 전하 펌핑부 130, 230 : 셀 어레이
200 : 제1전압 검출부 240 : 제2전압 검출부
250 : 전하 방전부

Claims (15)

  1. 예정된 제1타겟 레벨을 기준으로 백 바이어스 전압 단의 레벨을 검출하기 위한 제1전압검출수단;
    예정된 제2타겟 레벨을 기준으로 상기 백 바이어스 전압 단의 레벨을 검출하기 위한 제2전압검출수단;
    상기 제1전압검출수단의 출력신호에 응답하여 예정된 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성수단;
    상기 발진신호에 응답하여 전하 펌핑 동작을 통해 상기 백 바이어스 전압 단의 레벨을 하강시키기 위한 전하펌핑수단; 및
    상기 제2전압검출수단의 출력신호에 응답하여 상기 백 바이어스 전압 단의 레벨을 상승시키기 위한 전하방전수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1전압검출수단은,
    상기 제1타겟 레벨에 대응하는 기준전압 및 상기 백 바이어스 전압에 응답하여 레벨이 결정되는 검출전압을 생성하기 위한 검출전압 생성부; 및
    상기 검출전압을 드라이빙하여 검출신호로서 출력하기 위한 드라이빙부를 구 비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 검출전압 생성부는,
    상기 기준전압 단과 접지전압 단 사이에 직렬로 접속된 제1 및 제2 PMOS 트랜지스터를 구비하고,
    상기 제1PMOS트랜지스터는 게이트로 입력받은 접지전압에 응답하여 상기 기준전압 단과 제1 및 제2 PMOS 트랜지스터의 접속노드가 연결되는 것을 제어하며,
    상기 제2PMOS트랜지스터는 게이트로 입력받은 백 바이어스 전압에 응답하여 상기 제1 및 제2 PMOS 트랜지스터의 접속노드와 접지전압 단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제2항에 있어서,
    상기 드라이빙부는,
    상기 검출전압의 레벨에 대응하여 예정된 논리 문턱전압 레벨을 기준으로 상기 검출신호의 논리레벨을 결정하기 위해 체인형태로 이루어진 적어도 한 개 이상의 인버터를 구비하며,
    상기 인버터는 상기 기준전압과 접지전압을 전원으로 사용하는 것을 특징으 로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제2전압검출수단은,
    상기 제2타겟 레벨에 대응하는 기준전압 및 상기 백 바이어스 전압에 응답하여 레벨이 결정되는 검출전압을 생성하기 위한 검출전압 생성부; 및
    상기 검출전압을 드라이빙하여 검출신호로서 출력하기 위한 드라이빙부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 검출전압 생성부는,
    상기 기준전압 단과 접지전압 단 사이에 직렬로 접속된 제1 및 제2 PMOS 트랜지스터를 구비하고,
    상기 제1PMOS트랜지스터는 게이트로 입력받은 접지전압에 응답하여 상기 기준전압 단과 제1 및 제2 PMOS 트랜지스터의 접속노드가 연결되는 것을 제어하며,
    상기 제2PMOS트랜지스터는 게이트로 입력받은 백 바이어스 전압에 응답하여 상기 제1 및 제2 PMOS 트랜지스터의 접속노드와 접지전압 단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제5항에 있어서,
    상기 드라이빙부는,
    상기 검출전압의 레벨에 대응하여 예정된 논리 문턱전압 레벨을 기준으로 상기 검출신호의 논리레벨을 결정하기 위해 체인형태로 이루어진 적어도 한 개 이상의 인버터를 구비하며,
    상기 인버터는 상기 기준전압과 백 바이어스 전압을 전원으로 사용하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 전하방전수단은,
    게이트로 입력받은 상기 제2전압검출수단의 출력신호에 응답하여 드레인-소스 접속된 접지전압 단과 백 바이어스 전압 단이 연결되는 것을 제어하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 전하방전수단은,
    상기 제2전압검출수단의 출력신호에 응답하여 예정된 시간만큼 활성화되는 펄스를 생성하기 위한 펄스생성부;
    상기 펄스를 예정시간만큼 지연하여 출력하기 위한 지연부; 및
    상기 지연부의 출력신호에 응답하여 상기 백 바이어스 전압 단에 전하를 공급하는 것을 제어하기 위한 전하공급부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 펄스생성부 및 지연부는,
    접지 전원으로 백 바이어스 전압을 사용하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제9항에 있어서,
    상기 전하공급부는,
    게이트로 입력받은 상기 지연부의 출력신호에 응답하여 드레인-소스 접속된 접지전압 단과 백 바이어스 전압 단이 연결되는 것을 제어함으로써 상기 백 바이어스 전압 단에 전하를 공급하는 것을 제어하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 예정된 제1타겟 레벨을 기준으로 백 바이어스 전압 단의 레벨을 검출하는 단계;
    예정된 제2타겟 레벨을 기준으로 상기 백 바이어스 전압 단의 레벨을 검출하는 단계;
    상기 제1타겟 레벨을 기준으로 검출하는 단계의 결과에 대응하여 예정된 주기로 발진하는 발진신호를 생성하는 단계;
    상기 발진신호에 응답하여 전하 펌핑 동작을 통해 상기 백 바이어스 전압 단의 레벨을 하강시키는 단계; 및
    상기 제2타겟 레벨을 기준으로 검출하는 단계의 결과에 대응하여 상기 백 바이어스 전압 단의 레벨을 상승시키는 단계
    를 포함하는 반도체 메모리 소자의 동작방법.
  13. 제12항에 있어서,
    상기 제1타겟 레벨을 기준으로 검출하는 단계는,
    상기 제1타겟 레벨에 대응하는 기준전압 및 상기 백 바이어스 전압에 응답하여 검출전압의 레벨을 결정하는 단계; 및
    상기 검출전압을 드라이빙하여 상기 기준전압과 같은 레벨 또는 접지전압과 같은 레벨이 되는 검출신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 반 도체 메모리 소자의 동작방법.
  14. 제12항에 있어서,
    상기 제2타겟 레벨을 기준으로 검출하는 단계는,
    상기 제2타겟 레벨에 대응하는 기준전압 및 상기 백 바이어스 전압에 응답하여 검출전압의 레벨을 결정하는 단계; 및
    상기 검출전압을 드라이빙하여 상기 기준전압과 같은 레벨 또는 상기 백 바이어스 전압과 같은 레벨이 되는 검출신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  15. 제12항에 있어서,
    상기 레벨을 상승시키는 단계는,
    상기 제2타겟 레벨을 기준으로 검출하는 단계의 결과에 대응하여 예정된 시간만큼 활성화되는 펄스를 생성하는 단계;
    상기 펄스를 예정시간만큼 지연하여 출력하는 단계; 및
    상기 지연하여 출력하는 단계의 결과에 응답하여 상기 백 바이어스 전압 단에 전하를 공급하는 것을 제어하는 단계를 포함하는 반도체 메모리 소자의 동작방법.
KR1020070066495A 2007-07-03 2007-07-03 반도체 메모리 소자 KR100904480B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070066495A KR100904480B1 (ko) 2007-07-03 2007-07-03 반도체 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070066495A KR100904480B1 (ko) 2007-07-03 2007-07-03 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
KR20090003654A true KR20090003654A (ko) 2009-01-12
KR100904480B1 KR100904480B1 (ko) 2009-06-24

Family

ID=40486250

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070066495A KR100904480B1 (ko) 2007-07-03 2007-07-03 반도체 메모리 소자

Country Status (1)

Country Link
KR (1) KR100904480B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102105443B1 (ko) * 2013-06-21 2020-04-29 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812230B2 (ja) * 1995-02-15 1998-10-22 日本電気株式会社 バイアス電圧発生回路
JP2003168290A (ja) * 2001-11-29 2003-06-13 Fujitsu Ltd 電源回路及び半導体装置

Also Published As

Publication number Publication date
KR100904480B1 (ko) 2009-06-24

Similar Documents

Publication Publication Date Title
KR100813527B1 (ko) 반도체 메모리의 내부 전압 발생 장치
US7733162B2 (en) Plumping voltage generating circuit
KR100432890B1 (ko) 안정적으로 승압 전압을 발생하는 승압 전압 발생 회로 및그 승압 전압 제어 방법
KR100571646B1 (ko) 파워 다운 모드 반도체 소자
US8451037B2 (en) Duty cycle correction circuit
KR100728553B1 (ko) 반도체 집적회로 및 그 내부전압 제어방법
KR100649973B1 (ko) 내부 전압 발생 장치
KR20080100539A (ko) 반도체 소자의 내부전압 발생기 및 발생방법
KR20130072085A (ko) 반도체 집적회로의 기준전압 발생회로
CN111445936A (zh) 一种宽电压sram时序跟踪电路
KR100904480B1 (ko) 반도체 메모리 소자
US11336176B1 (en) Internal voltage generation circuit
US11309885B2 (en) Power-on reset signal generating device
KR100705205B1 (ko) 외부 클록 신호의 펄스 폭의 변화에 무관하게 안정된 내부클록 신호를 발생하는 내부 클록 발생기 및 그 내부 클록발생 방법
KR20140002915A (ko) 전원 회로
JP2012128925A (ja) 半導体装置
JP4159570B2 (ja) オシレータ回路、該オシレータ回路を備えた半導体装置、及び該オシレータ回路を備えた半導体記憶装置
JP3742345B2 (ja) オシレータ回路、該オシレータ回路を備えた半導体装置、及び該オシレータ回路を備えた半導体記憶装置
JPH09245478A (ja) 基板バイアス発生回路
US8552762B2 (en) Low-power wire-or matching circuit
KR100801310B1 (ko) 반도체 메모리 소자의 내부전압 발생기 및 발생방법
KR100668518B1 (ko) 반도체 메모리 소자의 코어전압 발생기 및 코어전압 발생방법
KR100933799B1 (ko) 듀티 사이클 보정 회로와 그의 구동 방법
KR100799103B1 (ko) 반도체 소자
KR100992007B1 (ko) 반도체 메모리 장치의 내부 전압 생성 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee