KR20080105812A - Ｃｍｏｓ 이미지 센서 - Google Patents
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Abstract
우수한 전하 운송 효율, 좋은 블루밍 컨트롤 및 다크 전류의 최소 생성을 갖는 개선된 트랜스퍼 게이트 구조의 디자인이 상세히 개시된다. 이러한 성능은 게이트 아래의 기판에 기판과 반대 도전형의 도핑영역을 배치하는 것과, 픽셀 신호 집적 사이클 동안 트랜스퍼 게이트에 작은 네가티브 바이어스를 인가하는 것에 의해 달성된다. 이 네가티브 바이어스는 복잡한 회로와 복잡한 바이어싱(biasing) 스킴(scheme) 없이도 쉽게 칩에 발생될 수 있을 만큼 충분히 낮다.
이미지 센서, 전하 운송 게이트, 블루밍, 다크 전류
Description
도 1은 종래기술에 따른 전하 전송 트랜지스터, 핀드 포토다이오드, 및 n+ 플로팅 확산 부분을 간략하게 도시한 단면도이다.
도 2는 종래기술에 따른 도 1의 구조에서 실리콘 에너지 밴드 다이어그램을 간략하게 도시한 도면.
도 3은 본 발명에 따른 전하 전송 트랜지스터, 핀드 포토다이오드, n+ 플로팅 확산, 및 블루밍 조절을 위한 도핑영역을 간략하게 도시한 단면도.
도 4는 본 발명에 따른 도 2 구조에서 작은 네가티브 게이트 바이어싱에 의한 실리콘 에너지 밴드 다이어그램을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
301 : p+ 기판
302 : p형 실리콘 에피택셜층
303 : 핀드 포토다이오드용 p+ 도핑영역
304 : 핀드 포토다이오드용 n 도핑영역
305 : 게이트 측벽 스페이서
306 : 트랜스퍼 게이트
307 : LDD
308 : n+ 플로팅확산
309 : 문턱전압 조절 및 다크 전류 억제를 위한 p형 도핑영역
310 : 금속연결선
311 : 게이트 절연막(SiO2)
312 : 블루밍 조절을 위한 n형 도핑영역
본 발명은 고체(solid-state) 이미지 센서, 구체적으로 빛을 감지하기 위한 핀드 포토다이오드를 사용하고 포토다이오드로 부터 플로팅 확산으로 신호 전하를 운송하기 위한 전하 운송 게이트가 통합된 CMOS 이미지 센서에 관한 것이다. 더 구체적으로, 본 발명은 최소의 kTC 리셋 노이즈를 위해 상호 연관 이중 센싱을 사용하고, 픽셀에 블루밍 조절이 통합되고, 매우 적은 다크 전류를 갖는 픽셀에 관한 것이다.
통상의 이미지 센서들은 충돌하는 광자를 센서 픽셀에 집적된(모인) 전자로 전환함으로써 빛을 감지한다. 집적 사이클 완료 후, 모인 전하는 전압으로 전환되며, 이는 센서의 출력 단자에 공급된다. 통상의 CMOS 이미지 센서에 있어서 전하-전압 변환은 픽셀 자체에서 달성되고, 아날로그 픽셀 전압은 여러 픽셀 어드레싱 및 스캐닝 스킴을 통하여 출력 단자로 전달된다. 또한, 아날로그 신호는 칩 출력에 도달하기 전에 칩 상에서 디지털 값으로 전환될 수도 있다. 픽셀에는 그 내부에 버퍼 증폭기, 통상 소스 팔로워(source follower)가 함께 집적되며, 적합한 어드레싱 트랜지스터에 의해 픽셀에 접속되어 있는 감지 라인을 구동한다.
전하-전압 변환이 완료되고 그 결과의 신호가 픽셀로부터 출력된 후, 픽셀은 새로운 전하의 축적을 준비하기 위하여 리셋된다. 전하 센싱 노드로서 플로팅 확산(floating Diffusion)을 이용하는 픽셀에 있어서, 리셋은 플로팅 확산 노드를 기준 전압에 순간적으로 도전적으로 접속하는 리셋 트랜지스터를 턴온시킴으로서 달성된다. 이 단계는 플로팅 확산 노드에 모인 전하를 제거한다. 그러나, 이는 이 기술 분야에서 잘 알려진 kTC 리셋 노이즈를 발생시킨다. kTC 노이즈는 원하는 저잡음 성능을 획득하기 위하여 CDS 신호 처리 기술에 의해 신호로부터 제거되어야 한다. CDS 개념을 이용하는 통상의 CMOS 이미지 센서는 픽셀에서 4T를 구비할 필요가 있다. 그 트랜지스터들 중의 하나는 포토다이오드로 부터 플로팅 확산으로 전하를 전달하는 트랜스퍼 트랜지스터이다. 4T 픽셀 회로의 일례는 Guidash의 미국특허 제5,991,184호에서 찾을 수 있다.
최근 새로운 구동 기술이 논문 및 많은 제품에서 인기를 얻고 있으며, 그 중 에서 어드레싱 트랜지스터를 픽셀로부터 제거한 3T 픽셀이 제안된 바 있다. 3T 픽셀을 갖는 이미지 센서에서, 픽셀 어드레싱은 선택되지 않은 FD 노드에 적합한 바이어스를 적용함으로써 소스 팔로워 트랜지스터 자체에 의해 달성된다. 최근의 이 개념의 설명은 예를 들어, Hidekazu Takahashi 등의 ISSCC 2007 Digest of Technical Papers, "A 1/2.7 inch Low-Noise CMOS Image Sensor for Full HD Camcorders" pp. 510 ~ 511에서 찾을 수 있다. 픽셀로부터 어드레싱 트랜지스터를 제거하는 것은 값비싼 픽셀 면적을 절약하고, 또한 어드레싱 트랜지스터의 게이트를 제어하기 위해 필요한 하나의 제어 와이어(control wire)를 제거한다.
픽셀의 트랜지스터 개수를 최소화하는 다른 기법으로는 복수의 포토다이오드를 픽셀 회로가 공유하는 것이다. 이 디자인의 예는 Guidash에 제시된 US Patent 6,657,665 B1 이다. 여기서 픽셀은 동일한 회로를 공유하면서 인접한 행(Row)에 위치한 두 개의 포토 다이오드가 포함된다.
그러나, 이 모든 개념에서, 전하 트랜스퍼 트랜지스터를 이용해서 포토다이오드에서 플로팅 확산으로 전하를 이동시키는 것이 필요하다. 무엇보다도 트랜지스터의 게이트 영역이 전하를 운송시키는 효율, 블루밍 조절(blooming control), 다크 전류를 포함하는 픽셀의 성능을 저하시키지 않도록 조심스럽게 디자인되어야 한다.
도 1은 통상적인 전하 트랜스퍼 트랜지스터 디자인의 간략화된 단면도이다.
p+형 도핑된 기판(101) 상에는 p형 도핑된 에피택셜 층(102)이 형성되고, p+ 도핑영역(103)과 n 도핑영역(104)에 의해 형성된 핀드(pinned) 포토다이오드 지역 과 트랜스퍼 게이트(106)와 n+ 플로팅 확산 영역(108)을 포함한다. 트랜스퍼 게이트(106)는 폴리실리콘(poly-silicon)을 사용할 수 있다.
트랜스퍼 게이트(106)는 실리콘산화물(SiO2)의 게이트 절연층(111) 또는 측벽 스페이서(Sidewall Spacers)(105)를 포함하는 다른 절연층에 의해 기판(101, 102)으로부터 분리되어 있다. 드라이빙 신호 소스(110)의 게이트 금속 연결은 개략적으로 표현되어 있다. 트랜스퍼 트랜지스터는 LDD(lightly doped drain) 영역(107)도 포함하고 있을 수 있다. 다크 전류를 최소화하기 위해서는 적합한 p형 도핑영역(109)이 Si-SiO2 경계면에 놓여야 한다. 이 도핑영역(109)은 도면에 도시되어 있듯이 게이트 길이(length)의 일부분에 대응되는 부분에만 둘 수 있고, 그렇기 때문에 Si-SiO2 경계면에서 발생된 다크 전류 대부분을 핀드 포토다이오드 보다는 플로팅 확산(108)쪽으로 흐를 수 있도록 해준다.
정상적인 픽셀의 작동에서 트랜스퍼 게이트는 OV의 전압에 바이어스(bias)된다. 핀드 포토다이오드로부터 플로팅 확산으로 전하를 이동시키기 바람직할 때, 트랜스퍼 게이트는 포지티브 펄스를 인가받는다. 이 펄스의 진폭(amplitude)은 센서의 Vdd 바이어스와 동일하다.
그러나, 게이트 드라이버 바이어싱을 위해 사용될 수 있도록, 센서에 포지티브 전하 펌핑 회로가 집적된다면 진폭을 더 높일 수 있다. p 도핑영역(109)은 트랜스퍼 트랜지스터의 문턱전압 Vtx를 증가시키기 때문에, 트랜스퍼 게이트의 유용한 포지티브 진폭은 도핑영역(109)의 이온의 양을 제한한다. 모아진 모든 전하를 이 게이트를 통해서 플로팅 확산으로 전달하기 위해서 Vdd-Vtx가 핀드 포토다이오드의 피닝(pinning) 전압 Vpin 보다 커야만 한다. 도핑영역(109)의 p형 도핑의 또 다른 제한은 전하 운송 효율에 있다. 높은 도핑에 의해서 전하 운송 효율이 축소될 수 있다.
도 2는 도 1 구조의 간이화한 포텐셜(potential) 에너지 밴드 다이어그램이다. n+ 도핑된 폴리실리콘(트랜스퍼 게이트)의 컨덕션 밴드(conduction band)(205)는 구조의 Quasi Fermi Level(QFL)(209)과, 제로 바이어스 레벨(zero bias level)에서의 p+ 기판의 밸런스 밴드(202)와 정렬된다. 게이트 폴리실리콘은 n+ 도핑된 것이고, 실리콘기판은 p+ 도핑된 것이 때문에 실리콘산화물(게이트 절연막) 영역(204)는 특정한 전위차가 적용되어 있다. 설계된 전압차이는 △V=Ec-Ev와 동등하며, 대략 1.0V 이다. 그리고 이것은 실리콘과 실리콘산화물 사이에 나누어져 있다.
실리콘에 적용되어 있는 전압의 일부분은 밴드 밴딩(bending)(208)과 경계면(206)의 홀(holes)의 감소를 야기한다. 그러면 경계면(206)는 게이트 길이(도면과 수직방향)를 따라 핀드 포토다이오드와 플로팅 확산에 흐르는 전자(207)을 발생시키고, 다크 전류 신호를 야기한다.
실리콘산화물과 실리콘에 분배된 전압의 일부는 실리콘산화물의 두께와 Si-SiO2 경계면의 p형 도핑 양에 의존한다. 가장 이상적인 현상은 실리콘산화물(SiO2)에 전압이 대부분 배분되고 실리콘(Si)의 표면에서 밴드 밴딩이 최소화되는 것이다. 경계면의 p형 도핑이 증가되었을 때, 밴드 밴딩이 감소된다. 따라서, 경계면 에 높은 p형 도핑이 이루어지는 것이 이상적이나, 높은 p형 도핑은 문턱전압을 증가시키며, 잠재적으로 전하 운송 효율을 감소시킨다. 완전한 전하 이동을 위해 허락된 문턱전압의 최대치가 있기 때문에 영역(203)(게이트절연막과 실리콘기판 사이의 계면 영역)의 p형 도핑은 초과할 수 없는 최대치를 갖는다.
현대의 CMOS 이미지 센서의 게이트 산화막의 두께(Xox)(204)가 아주 얇으며, 이는 산화물에 따라 달성될 수 있는 낮은 전압 드롭(drop)의 결과이다. 이것은 최소의 밴드 밴딩의 필수 조건에 반대되는 것입니다. 따라서, 영역(203)의 최대 허용 가능한 p형 도핑과 얇은 게이트 산화물의 두께(Xox, 204)가 Si-SiO2 경계면의 밴드 밴딩을 더 이상 감소시킬 수 없는 특정한 최소값으로 제한하고 있다. 이 점이 통상적인 디자인의 주요 문제점이다.
그러나 밴드 밴딩은 블루밍 컨트롤을 통해서 긍정적인 결과를 가져오기도 한다. 밴드 밴딩에 의해 경계면에 형성된 전위 웰은 오버 플로우(over flow) 전하가 포토다이오드로부터 플로팅확산으로 흐르도록 허락해주며, 인접해 있는 픽셀에 퍼지지 않도록 해준다.
본 발명의 목적은 종래 기술의 한계를 극복하는 것이다.
본 발명의 다른 목적은 실용적인 핀드(pinned) 포토 다이오드와 전하 트랜스퍼 트랜지스터를 사용하는 CMOS 이미지센서를 제공하기 위한 것이다.
더욱이, 본 발명의 목적은 높은 전하 운송 효율, 좋은 블루밍 컨트롤, 그리고 적은 다크(dark) 전류를 갖는 전하 트랜스퍼 트랜지스터의 게이트 구조를 제공하기 위한 것이다.
상기한 목적은 달성하기 위한 본 발명은, 게이트 절연막을 개재하여 제1도전형의 기판상에 형성된 트랜스퍼 게이트; 및 상기 트랜스퍼 게이트 하부 영역의 상기 기판 표면 하부에 형성되며, 블루밍 조절을 위한 제2도전형의 도핑영역을 포함하고, 상기 트랜스퍼 게이트는 전하 집적 사이클 동안 네가티브 바이어스를 인가받는 이미지 센서의 픽셀을 제공한다.
또한 본 발명은 게이트 절연막을 개재하여 제1도전형의 기판상에 형성된 트랜스퍼 게이트; 및 상기 트랜스퍼 게이트 하부 영역의 상기 기판 표면 하부에 형성되며, 블루밍 조절을 위한 제2도전형의 도핑영역을 포함하고, 전하 집적 사이클 동안 상기 트랜스퍼 게이트에 네가티브 바이어스를 인가하기 위한 네가티브 차지 펌프 회로가 칩 상에 함께 집적된 이미지 센서를 제공한다.
우수한 전하 운송 효율, 좋은 블루밍 컨트롤 및 다크 전류의 최소 생성을 갖는 개선된 트랜스퍼 게이트 구조의 디자인이 상세히 개시된다. 이러한 성능은 게이트 아래의 기판에 기판과 반대 도전형의 도핑영역을 배치하는 것과, 픽셀 신호 집적 사이클 동안 트랜스퍼 게이트에 작은 네가티브 바이어스를 인가하는 것에 의해 달성된다. 이 네가티브 바이어스는 복잡한 회로와 복잡한 바이어싱(biasing) 스 킴(scheme) 없이도 쉽게 칩에 발생될 수 있을 만큼 충분히 낮다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2는 본 발명에 따른 이미지센서의 단면 구조로서, 트랜스퍼 게이트, 포토다이오드 및 플로팅 확산이 함께 도시되어 있다.
p+ 기판(301) 상부에는 그 내부에 p+ 도핑영역(303) 및 n 도핑영역(304)에 의해 형성된 핀드 포토다이오드, n+ 플로팅확산(308)을 갖는 p형 실리콘 에피택셜층(302)이 위치하고, 에피택셜층(302) 상부에 게이트절연막(311)을 개재하여 트랜스퍼 게이트(306)가 형성된다. 트랜스퍼 게이트(306)는 n+ 도핑된 폴리실리콘으로 형성될 수 있다.
트랜스퍼 게이트(306)와 p형 에피택셜층(302) 사이에는 실리콘산화물의 게이트 절연막(311)이 형성되고, 트랜스퍼 게이트(306)의 측벽에는 스페이서(305)가 형성될 수 있다. 드라이빙 신호 소스(310)의 에 대한 게이트 금속 연결선은 단지 개략적으로 도시되어 있다. 전하 전송 트랜지스터는 LDD 영역(307)을 포함할 수도 있다.
게이트(306) 하부의 게이트 절연막(311)과 에피택셜층(302) 사이의 계면에는 다크 전류 최소화를 위해 적합한 p형 도핑영역(309)이 형성된다. p형 도핑영역(309)은 도면에 도시된 바와 같이 포토다이오드 쪽에 치우쳐 게이트 길이의 일부분에 대응하는 영역에만 둘 수 있고, 그렇기 때문에 실리콘(즉, 에피택셜층)과 실리콘산화물(즉 게이트절여막)의 경계면에서 발생된 다크 전류 대부분을 핀드 포토 다이오드 보다는 플로팅확산(308)쪽으로 흐를 수 있도록 해준다.
픽셀의 노멀 동작에서 트랜스퍼 게이트는 대략 -0.5V의 작은 네가티브 바이어스에 의해 바이어스(bias) 된다. 작은 네가티브 전압은 적합한 전하 펌핑(pumping) 회로에 의해 쉽게 칩 상에서 발생 될 수 있다. 이 기술분야의 당업자에게는 이러한 회로가 잘 알려져 있다.
본 발명의 새로운 구조는 블루밍 조절을 위한 도핑영역(312)을 포함하고 있다. 블루밍 조절은 조심스럽게 게이트 길이를 선택하므로써 달성될 수 있고, n+ 플로팅확산(208)과 포토다이오드용 n 도핑영역(204)으로부터 2D 펀치쓰루 효과에 의존한다. 어느 방법이든 블루밍을 억제하기에는 똑같이 효과적이지만, 도면 상으로는 이온을 이용한 방법만이 제시되어 있다.
이에 대응하는 새로운 구조의 간이화한 위치 에너지 다이어그램이 도 4에 도시되어 있다. 게이트 폴리실리콘의 컨덕션 밴드(405)는 더 이상 제로 바이어스 레벨에서 Quasi Fermi Level(412)과 정렬되지 않지만, 작은 네가티브 바이어스(411)를 갖는다. 특정한 전위차가 있는 실리콘산화물 지역( 404)은 이전의 경우보다 네가티브 바이어스(411)와 지역(403)의 증가된 p형 도핑의 영향으로 적은 전압 드롭이 있다. 밴드 밴딩(408)은 이전의 경우(도 2의 207)보다 두드러지게 작다. 이것은 경계면(406)에 존재하기 위한 밸런스 밴드(valance band, 402)의 홀(407)의 결과다.
그러므로, 경계면의 전자 발생은 매우 축소되고, 이것은 다크 전류를 축소시키는 원인이 된다. 밴드 밴딩(408)에 의해 전위 웰이 축소됨에 따라, 픽셀의 좋은 블루밍 조절을 유지하기 위해서 지역(409)에 추가로 n형 도핑영역(412)가 추가되었다. 이 지역은 p형 도핑영역(309) 밑의 실리콘 벌크에 형성되는 새로운 전위 웰을 야기하는데, 오버 플로우 전하가 플로팅확산으로 흐를 수 있도록 채널(410)의 형태로 형성된다.
채널은 다른 방법, 예를 들어서, 적합한 게이트 길이의 선택에 의해서도 형성될 수 있습니다. 경계면의 소멸(quenching)과 블루밍 조절은 적합한 이온 도핑 도즈(dose)를 선정하거나 지역(403, 409)의 이온 주입 에너지, 적절한 게이트 길이 선택에 따라 독립적으로 조절 가능하다.
다크 전류의 축소는 트랜스퍼 게이트 아래의 적절한 도핑 프로파일(profile) 선정과 함께 작은 네가티브 바이어스로 인해 이룰 수 있다. 동시에, 픽셀의 좋은 블루밍 성능은 전하 운송 능력을 저하시킬 필요 없이 유지된다.
앞에서 CMOS 픽셀의 트랜스터 게이트 구조를 설명한 것과 같이, 이 실시예는 예시적이며, 제한적이지 않고, 이 기술 분야에서 통상의 지식을 가진 자는 상기 설명의 관점에서 변형예 및 변화예를 만들 수 있다. 따라서, 설명된 본 발명의 특정한 실시예에 있어서 변화가 발생할 수도 있다는 점을 이해할 수 있을 것이며, 이는 첨부되는 청구범위에 의해 정의되는 본 발명의 범위 및 사상 내에 포함된다.
본 발명의 이미지 센서는 표준 디자인의 제한적인 조건과 단점을 넘어서서 장점을 유지한다. 본 발명은 추가적으로 n형 도핑영역(블루밍 조절을 위한 이온주 입영역)을 p형 도핑영역(문턱전압 조절 및 다크 전류 억제를 위한 이온주입영역) 아래에 위치시킨 트랜스퍼 트랜지스터를 추가하고, 트랜스퍼 게이트를 전하 집적 사이클(charge integration cycle) 동안에 작은 네가티브 바이어스(Small negative bias)로 바이어스(bias)하면 성취될 수 있다. 작은 네가티브 게이트 바이어스는 Si-SiO2 경계면의 밴드 밴딩을 축소시키지만, 블루밍 조절 용량을 줄여주기도 한다. 이것은 기존의 p형 도핑영역 아래에 n형 도핑영역을 추가하면 극복될 수 있다. 더불어 이것은 오버 플로우 전하를 위한 새로운 통로(pass)를 제공해준다. n형 도핑영역을 추가할 경우, 트랜스퍼 트랜지스터의 문턱전압을 축소시켜주기 때문에 p형 도핑영역의 도핑을 더욱 증가시키는 것이 가능하고, 결국 경계면의 밴드 밴딩을 더욱 축소시킨다.
결국, 본 발명의 이미지 센서 픽셀은 높은 전하 운송 효율, 좋은 블루밍 컨트롤, 그리고 적은 다크(dark) 전류를 갖는다.
Claims (14)
- 게이트 절연막을 개재하여 제1도전형의 기판상에 형성된 트랜스퍼 게이트;상기 트랜스퍼 게이트 일측의 기판 표면 하부에 형성된 포토다이오드; 및상기 트랜스퍼 게이트 타측의 기판 표면 하부에 형성된 플로팅 확산을 포함하고,상기 트랜스퍼 게이트는 전하 집적 사이클 동안 네가티브 바이어스를 인가받는 이미지 센서의 픽셀.
- 제1항에 있어서,상기 트랜스퍼 게이트 하부 영역의 상기 기판 표면 하부에 형성되며, 블루밍 조절을 위한 제2도전형의 도핑영역을 더 포함하는 이미지 센서의 픽셀.
- 제1항 또는 제2항에 있어서,상기 게이트 절연막과 상기 기판 사이의 계면에 형성된, 문턱전압 조절을 위한 제1도전형의 도핑영역을 더 포함하는 이미지 센서의 픽셀.
- 제1항 또는 제2항에 있어서,상기 게이트 절연막과 상기 기판 사이의 계면에 형성된, 다크 전류 억제를 위한 제1도전형의 도핑영역을 더 포함하는 이미지 센서의 픽셀.
- 제4항에 있어서,상기 제1도전형의 도핑영역은 상기 트랜스퍼 게이트의 길이(length) 중에서 일부분의 영역에 대응되어 형성되는 이미지 센서의 픽셀.
- 제1항에 있어서,상기 포토다이오드는 핀드 포토다이오드인 이미지 센서의 픽셀.
- 제1항에 있어서,상기 제1도전형과 상기 제2도전형은 서로 상보적인 n형 또는 p형인 이미지 센서의 픽셀.
- 게이트 절연막을 개재하여 제1도전형의 기판상에 형성된 트랜스퍼 게이트;상기 트랜스퍼 게이트 일측의 기판 표면 하부에 형성된 포토다이오드; 및상기 트랜스퍼 게이트 타측의 기판 표면 하부에 형성된 플로팅 확산을 포함하고,전하 집적 사이클 동안 상기 트랜스퍼 게이트에 네가티브 바이어스를 인가하기 위한 네가티브 차지 펌프 회로가 칩 상에 함께 집적된이미지 센서.
- 제8항에 있어서,상기 트랜스퍼 게이트 하부 영역의 상기 기판 표면 하부에 형성되며, 블루밍 조절을 위한 제2도전형의 도핑영역을 더 포함하는 이미지 센서.
- 제8항 또는 제9항에 있어서,상기 게이트 절연막과 상기 기판 사이의 계면에 형성된, 문턱전압 조절을 위한 제1도전형의 도핑영역을 더 포함하는 이미지 센서.
- 제8항 또는 제9항에 있어서,상기 게이트 절연막과 상기 기판 사이의 계면에 형성된, 다크 전류 억제를 위한 제1도전형의 도핑영역을 더 포함하는 이미지 센서.
- 제11항에 있어서,상기 제1도전형의 도핑영역은 상기 트랜스퍼 게이트의 길이(length) 중에서 일부분의 영역에 대응되어 형성되는 이미지 센서.
- 제8항에 있어서,상기 포토다이오드는 핀드 포토다이오드인 이미지 센서.
- 제8항에 있어서,상기 제1도전형과 상기 제2도전형은 서로 상보적인 n형 또는 p형인 이미지 센서.
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