KR20080102388A - 절연층 상부에 상이한 두께의 반도체 아일랜드들을 포함하는 전자 장치 및 그 형성 프로세스 - Google Patents

절연층 상부에 상이한 두께의 반도체 아일랜드들을 포함하는 전자 장치 및 그 형성 프로세스 Download PDF

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마리암 지. 사다카
비치옌 응웬
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프리스케일 세미컨덕터, 인크.
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Abstract

전자 장치를 형성하는 프로세스는 기판(100) 위에 놓인 반도체층(106) 상부에 패터닝된 산화 방지층(124)을 형성하는 단계와, 반도체층을 패터닝하여 반도체 아일랜드(202, 204, 206, 208)를 형성하는 단계를 포함할 수 있다. 반도체 아일랜드는 제1 표면, 및 상기 제1 표면에 대향하는 제2 표면을 포함하고, 제1 표면은 제2 표면에 비해 기판에 더 가까이 놓인다. 프로세스는 또한 반도체 아일랜드의 측면을 따라 산화 방지 물질(424)을 형성하는 단계 또는 반도체 아일랜드의 측면을 따라 반도체 물질을 선택적으로 피착하는 단계를 포함할 수 있다. 프로세스는 패터닝된 산화 방지층과 반도체 아일랜드를 산소 함유 환경에 노출시키는 단계를 더 포함할 수 있고, 제1 표면을 따라 반도체 아일랜드의 제1 부분은 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 산화 방지 물질을 산소 함유 환경에 노출시키는 동안 산화된다.
Figure P1020087022446
반도체층, 산화 방지층, 반도체 아일랜드, 두께, 산화

Description

절연층 상부에 상이한 두께의 반도체 아일랜드들을 포함하는 전자 장치 및 그 형성 프로세스{ELECTRONIC DEVICE INCLUDING SEMICONDUCTOR ISLANDS OF DIFFERENT THICKNESSES OVER AN INSULATING LAYER AND A PROCESS OF FORMING THE SAME}
본 명세서는 장치들 및 프로세스들에 관한 것으로, 더 구체적으로는 절연층들 상부에 상이한 두께들의 반도체 영역들을 포함하는 전자 장치들 및 그 전자 장치들을 형성하는 프로세스들에 관한 것이다.
전자 장치들의 증가된 성능은 전자 장치들에 이용되는 보다 더 복잡한 구조들을 초래하고 있다. 집적 회로들을 위해, 설계된 성능 명세(designed performance specifications)를 충족시키기 위해 상이한 두께들의 상이한 반도체 영역들이 이용된다.
절연층 상부에 상이한 두께들의 반도체 영역들을 달성하기 위한 하나의 시도는 반도체층의 일부들을 선택적으로 얇게 하는 것을 포함할 수 있다. 선택적으로 얇게 하기 전에, 반도체층은 실질적으로 균일한 두께를 가질 수 있다. 하나 이상의 마스크들은, 반도체층 전부가 아니라 그 일부를 얇게 하기 위해, 하나 이상의 에칭 공정들에 이용될 수 있다. 선택적으로 얇게 한 후, 상이한 반도체 영역들의 최상부 표면들은 주 평면 위의 상이한 높이들에 놓일 수 있다. 결과적인 토폴로지(topology)는 리소그래피 공정들(예, 초점 심도)과 폴리싱 공정들에 문제들을 유발할 수 있다.
절연층 상부에 상이한 두께들의 반도체 영역들을 형성하기 위한 다른 시도는 산소 주입 분리(Separation by Implanted Oxygen: "SIMOX") 공정을 포함할 수 있다. 반도체층은 하부의 절연층 상부에 실질적으로 균일한 두께를 갖는다. 반도체층은, 트랜지스터 구조의 더 얇은 채널 영역이 바람직한 하나 이상의 영역들에서, 산소로 선택적으로 주입될 수 있다. SIMOX 공정들은, 주입되는 반도체층의 하나 이상의 부분들을 심각하게 손상시킬 수 있고, 어닐링이 결정 결함 레벨을 고성능 트랜지스터들을 위해 이용되기에 충분히 낮게 감소시킬 수 없기 때문에, 일반적으로 인기가 없다.
본 명세서는 첨부 도면들 및 본 명세서 내의 그 도면들의 설명을 참조함으로써 당업자에게 더 잘 이해될 수 있고, 그 특징들 및 이점들이 당업자들에게 자명해질 것이다.
도 1은 기판 상부에 산화 방지층과 마스킹층을 형성한 후 기판의 일부의 단면도의 예를 포함한다.
도 2는 기판 상부의 산화 방지층을 패터닝한 후 도 1의 기판의 단면도의 예를 포함한다.
도 3은 반도체 아일랜드들을 형성하기 위해 반도체층을 패터닝한 후 도 2의 기판의 상면도의 예를 포함한다.
도 4는 반도체 아일랜드들에 인접한 산화 방지 스페이서들을 형성한 후 도 3의 기판의 단면도의 예를 포함한다.
도 5는 반도체 아일랜드들의 일부들을 열적으로 산화시킨 후 도 4의 기판의 단면도의 예를 포함한다.
도 6은 기판의 일부의 상부에 산화 방지층을 형성한 후 도 5의 기판의 단면도의 예를 포함한다.
도 7은 산화 방지층에 의해 커버되지 않은 반도체 아일랜드들의 일부들을 열적으로 산화시킨 후 도 6의 기판의 단면도의 예를 포함한다.
도 8은 산화 방지 스페이서들과 산화 방지층을 제거한 후 도 7의 기판의 단면도의 예를 포함한다.
도 9는 반도체 아일랜드들 사이에 필드 격리 영역들을 형성한 후 도 8의 기판의 단면도의 예를 포함한다.
도 10은 반도체 아일랜드들을 이용하여 트랜지스터 구조들을 형성한 후 도 9의 기판의 단면도의 예를 포함한다.
도 11 내지 도 13은 대안적인 실시예에 따른 선택적 피착 프로세스를 이용할 때 기판의 일부의 단면도들의 예를 포함한다.
숙련된 기술자들은, 도면들에 있어서 구성 요소들은 간단 명료하게 도시되고 반드시 비례적으로 도시된 것은 아니라는 것을 이해할 것이다. 예를 들어, 도면들에 있어서 구성 소자들의 일부의 디멘젼들은 본 발명의 실시예들의 이해를 향상시 키는 것을 돕기 위해 다른 구성 요소들에 비해 과장될 수 있다.
전자 장치를 형성하는 프로세스는 기판 위에 놓인 반도체층 상부에 패터닝된 산화 방지층을 형성하는 단계와, 반도체층을 패터닝하여 반도체 아일랜드를 형성하는 단계를 포함할 수 있다. 반도체 아일랜드는 제1 표면과 제1 표면에 대향하는 제2 표면을 포함하고, 제1 표면은 제2 표면에 비해 기판에 더 가까이 놓인다. 프로세스는 또한 반도체 아일랜드의 측면을 따라 산화 방지 물질을 형성하는 단계 또는 반도체 아일랜드의 측면을 따라 반도체 물질을 선택적으로 피착하는 단계를 포함할 수 있다. 프로세스는 또한 패터닝된 산화 방지층과 반도체 아일랜드를 산소 함유 환경에 노출시키는 단계를 포함할 수 있고, 제1 표면을 따라 반도체 아일랜드의 제1 부분은, 패터닝된 산화 방지층, 반도체 아일랜드, 및 산화 방지 재료를 산소 함유 환경에 노출시키는 단계 동안 산화된다. 실시예들은 반도체 아일랜드들의 탑 표면들(top surfaces)을 실질적으로 동일한 평면을 따라 그리고 주 표면 위의 실질적으로 동일한 높이로 유지시키면서 상이한 두께들의 반도체 아일랜드들을 형성하는 것을 도울 수 있다.
하기에서 설명된 실시예들의 상세한 내용들을 다루기 전에, 몇몇의 용어들이 정의되거나 명백히 밝혀진다. "높이(elevation)"란 용어는 기준 평면까지의 최단 거리를 의미하는 것으로 의도된다. 일 실시예에서, 기준 평면은 기판의 주 표면일 수 있다.
유전율(dielectric constant)에 대해 "높은-k"란 용어는 적어도 8.0인 유전율을 의미하도록 의도된다. 유전율(dielectric constant)에 대해 "낮은-k"란 용어는 8.0보다 낮은 유전율을 의미하도록 의도된다.
"횡방향 디멘젼(lateral dimension)"이란 용어는, 객체를 언급할 때, 객체의 상면도로부터 보여진 디멘젼을 일컫는다. 횡방향 디멘젼들은 길이와 폭을 포함할 수 있다. 길이와 폭 사이에, 폭은 길이와 같거나 그보다 작다. 원의 직경은 폭으로서 여겨지고, 원은 본 명세서의 목적상 길이를 갖지 않는다.
"주 표면(primary surface)"이란 용어는 하나 이상의 전자 컴포넌트들이 그 상부로부터 또는 그 상부에 후속적으로 형성되는 기판의 표면 또는 그 일부를 의미하도록 의도된다.
본 명세서에서 이용되는, 용어들 "구성되다", "구성되는", "포함하다", "포함하는", "갖는다", "갖는" 또는 그의 임의의 다른 파생어는 배타적이지 않은 포함을 포괄하도록 의도된다. 예를 들어, 구성 요소들의 리스트를 포함하는 프로세스, 방법, 제품, 또는 장치는 반드시 그 구성 요소들만으로 제한되는 것이 아니라, 그러한 프로세스, 방법, 제품, 또는 장치에 명시적으로 열거되지 않았거나 고유한 다른 구성 요소들을 포함할 수 있다. 또한, 달리 명시적으로 기술하지 않는다면, "또는"은 배타적인 논리합이 아니라 포괄적인 논리합을 일컫는다. 예를 들어, 조건 A 또는 B란, 다음 중, 즉 A가 참(또는 존재함)이고 B가 거짓(또는 존재하지 않음)인 것, 그리고 A가 거짓(또는 존재하지 않음)이고 B가 참(또는 존재함)인 것, 그리고 A와 B 둘다 참(또는 존재함)인 것 중 임의의 것에 의해 충족된다.
부가적으로, 본 명세서에 설명된 실시예들의 명료성의 목적을 위해 그리고 그들의 범위의 일반적인 분별력을 주기 위해, 부정 관사 "a" 또는 "an"의 이용은 "a" 또는 "an"이 일컫는 하나 이상의 제품들을 기술하기 위해 채용된다. 그러므로, 설명은 "a" 또는 "an"이 이용되는 때는 언제나 하나 또는 적어도 하나를 포함하는 것으로 해석되어야 하고, 단수는 또한, 그 반대가 달리 의도된 것이 명백하지 않다면, 복수를 포함한다.
특별히 정의되지 않는다면, 본 명세서에서 이용된 모든 기술적 그리고 과학적 용어들은 본 발명이 속한 기술 분야의 통상의 지식을 가진자에 의해 통상적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 언급된 모든 공보들, 특허 출원들, 특허들, 및 다른 참조 문헌들은 그 전체가 참조되어 포괄된다. 충돌의 경우에, 본 명세서는, 정의들을 포함하여, 제어할 것이다. 또한, 물질들, 방법들, 및 예들은 예시적일 뿐이고 제한적인 것을 의도하지 않는다.
본 발명의 다른 특징들 및 이점들은 다음의 상세한 설명과 청구항들로부터 명백해질 것이다.
본 명세서에서 기술되지 않는 한, 특정 물질들, 프로세싱 동작들, 및 회로들에 관한 많은 상세한 사항들은 통상적이며, 반도체 및 마이크로 전자공학(microelectronics) 분야의 교과서들과 다른 소스들에서 발견될 수 있다.
도 1은 기판(100)의 일부의 단면도의 예를 포함한다. 기판(100)은 기부층(102), 절연층(104), 및 반도체층(106)을 포함할 수 있다. 기부층(102)은 지지층일 수 있고 다른 층들에 대한 기계적인 지지를 제공하고 주 표면(103)을 갖는다. 기부(102)는 실리콘, 게르마늄, 탄소, 또는 그의 임의의 조합과 같은 반도체 물질이나, 석영, 글래스, 또는 질화물과 같은 절연 물질이나, 원소의 금속(an elemental metel), 금속 합금 또는 그의 임의의 조합을 포함할 수 있다. 기부층(102)의 결정 배향 또는 구조는 반도체층(106)과 같을 수 있거나 또는 다를 수 있다. 절연층(104)은 실리콘 이산화물, 질화물, 산화 질화물, 하프늄 산화물(hafnium oxide), 하프늄 규산염(hafnium silicate), 전기적 절연성들을 갖는 임의의 산화 화합물, 또는 그의 임의의 조합과 같은 낮은-k 또는 높은-k 유전체일 수 있으며, 약 5 내지 약 1000nm 범위의 두께를 가질 수 있다. 반도체층(106)은 실리콘, 게르마늄, 탄소, SiGe, SiC, Si-Ge-C, 또는 그의 임의의 조합과 같은 반도체 원소 또는 화합물 합금을 포함할 수 있고, 약 5 내지 약 150nm 범위의 실질적으로 균일한 두께를 질 수 있다. 특정 실시예에서, 반도체층(106)은 실질적으로 단결정이다. 반도체층(106)은 p-타입 도펀트 또는 n-타입 도펀트로 도핑될 수 있거나, 또는 실질적으로 도핑되지 않을 수 있다. 기판(100)은 하나 이상의 상업적으로 입수가능한 소스들로부터 구해질 수 있거나, 기판(100)은 통상적인 또는 독점적인 피착 또는 성장 기술들을 이용하여 형성될 수 있다.
산화 방지층(124) 및 패터닝된 마스킹층(128)은 도 1에 도시된 바와 같이 기판(100)의 일부들의 상부에 형성된다. 산화 방지층(124)은 후속의 산화 동안 산화 방지층(124)을 통한 반도체층(106)으로의 산소 확산 또는 다른 이동(migration)을 감소시키는 것을 돕는 물질을 포함할 수 있다. 산화 방지층(124)은 실리콘 질화물, 알루미늄 질화물, 금속 질화물, 또는 그의 임의의 조합을 포함할 수 있다. 다른 실시예에서, 산화 방지층(124)은 실리콘 산화질화물, 알루미늄 산화질화물, 금속 산화질화물, 또는 그의 임의의 조합과 같은 산화물을 포함할 수 있다. 또 다른 실시예에서, 산화 방지층(124)은 그를 통해 하부 반도체층(106)으로 산화가 이동하는 것을 실질적으로 방지하는 금속 원소를 포함할 수 있다. 예를 들어, 산화 방지층(124)은 SOI 기판들을 처리할 때 통상적으로 이용되는 온도들에서 실질적으로 열적으로 안정한 Al2O3, LaAlO3, 또는 다른 금속 절연 화합물이나, 또는 그의 임의의 조합을 포함할 수 있다.
이 특정 실시예에서, 비교적 얇은 산화물 또는 질화물층(도시되지 않음)은, 금속 원소와 반도체층(106) 사이의 확산, 반응, 또는 바람직하지 않은 상호작용 모두의 가능성을 감소시키기 위해, 산화 방지층(124)을 형성하기 전에, 반도체층(106) 상부에 형성될 수 있다.
산화 방지층(124)의 두께는 산화 방지층(124)용으로 이용된 물질과 후속적인 산화 프로세싱 조건에 의존할 수 있다. 산화 방지층(124)은 약 10 내지 약 10,000nm의 범위의 두께를 가질 수 있다. 특정 실시예에서, 산화 방지층(124)은 질화물 또는 산화질화물을 포함할 수 있고, 약 30 내지 약 500nm의 범위의 두께를 갖는다. 산화 방지층(124)은 통상적인 또는 독점적인 피착 또는 성장 기술을 이용하여 형성될 수 있다.
마스킹층(128)은 산화 방지층(124) 상부에 형성되고 통상적인 또는 독점적인 리소그래피 기술을 이용하여 패터닝될 수 있다. 마스킹층(128)은 복사-이미징가능 유기 레지스트 물질(a radiation-imageable organic resist material)을 포함할 수 있다. 남아있는 마스킹층(128)의 부분들은 반도체 아일랜드들이 반도체층(106)으로부터 형성될 영역들에 일반적으로 대응할 것이다.
도 2에서, 산화 방지층(124) 및 반도체층(106)의 노광된 부분들이 제거되어 패터닝된 산화 방지층(124) 및 반도체 아일랜드들(202, 204, 206, 및 208)을 형성한다. 제거는 하나 또는 그 이상의 통상적인 또는 독점적인 에칭 기술들을 이용하여 수행될 수 있다. 절연층(104)은 일 실시예에서 에치-스톱층(etch-stop layer)으로서 기능할 수 있다. 마스킹층(128)(도 2에 도시되지 않음)은 통상적인 또는 독점적인 기술을 이용하여 제거될 수 있다.
도 3은 프로세스 중의 이 시점에서 제작품의 상면도의 예를 포함한다. 산화 방지층(124)과 절연층(104)은 기부층(102)과 반도체 아일랜드들(202, 204, 206, 및 208) 간의 디멘젼들 및 위치 관계들의 이해를 향상시키기 위해 도 3에 도시되지 않는다. 반도체 아일랜드들(202, 204, 206, 및 208)은 동일하거나 상이한 형태들, 또는 동일하거나 상이한 크기들, 또는 그의 임의의 조합을 가질 수 있다.
반도체 아일랜드들(202, 204, 및 206)은 각각 대응하는 폭들(302, 304, 및 306)을 갖는다. 폭들(302, 304, 및 306)은 하부의 실질적으로 반도체 아일랜드들(202, 204, 및 206) 모두나 또는 그의 임의의 조합에 산화 종들(oxidizing species)이 확산 또는 달리 이동하도록 허용하기에 충분히 협소할 수 있다. 폭들(302, 304, 및 306) 각각은 약 1㎛ 이하일 수 있고, 특정 실시예에서 약 0.5㎛ 미만일 수 있고, 더 특정한 실시예에서 약 0.2㎛ 미만일 수 있다. 반도체 아일랜드(208)는 반도체 아일랜드들(202, 204, 및 206) 보다 상당히 더 클 수 있고, 반도체 아일랜드(208)의 폭은 약 1.1㎛보다 클 수 있다. 따라서, 반도체 아일랜드(208)의 일부(전부가 아님)만이 후속의 산화 동안 산화될 수 있다.
산화 방지 물질은 기판 상부에 반도체 아일랜드들(202, 204, 206, 및 208)의 측면을 따라 형성될 수 있고, 도 4에 도시된 바와 같이 반도체 아일랜드들(202, 204, 206, 및 208)의 측면들에 인접한 산화 방지 스페이서들(424)을 형성하도록 에칭된다. 산화 방지 스페이서들(424)은 산화 방지층(124)과 관련하여 앞서 설명된 바와 같은 물질들 중 임의의 하나 또는 그 이상을 포함할 수 있다. 산화 방지층(124)과 산화 방지 스페이서들(424)은 동일한 조성 또는 상이한 조성들을 가질 수 있다. 산화 방지 스페이서들(424)은 산화 방지층(124)에 대해 설명된 두께를 가질 수 있으나, 반도체 아일랜드(202, 204, 206, 208)의 두께보다 크지 않으며, 또는 그의 임의의 조합의 두께를 가질 수 있다. 산화 방지층(124)과 산화 방지 스페이서들(424)은 동일한 두께 또는 상이한 두께들을 가질 수 있다. 산화 방지 스페이서들(424)은 통상적인 또는 독점적인 피착 및 에칭 프로세스를 이용하여 형성될 수 있다.
제작품은, 패터닝된 산화 방지층(124)과 반도체 아일랜드들(202, 204, 206, 및 208), 및 산화 방지 스페이서들(424)을 포함하여, 도 5에 도시된 바와 같은 산화물 부분들(522, 524, 526, 및 528)을 각각 형성하기 위해, 반도체 아일랜드들(202, 204, 206, 및 208)의 일부분들을 산화시키는 산소-함유 환경에 노출된다. 산화물 부분들(522, 524, 526, 및 528) 각각은 적어도 약 1nm의 두께를 가질 수 있다. 특정 실시예에서, 산화물 부분들(522, 524, 526, 및 528) 각각은 약 10 내지 약 500nm의 범위의 두께를 가질 수 있다. 다른 실시예에서, 산화물 부분들(522, 524, 및 526) 각각은 그의 위에 놓인 반도체 아일랜드(202, 204, 또는 206)의 남아있는 두께의 적어도 약 1%인 두께를 가질 수 있다. 특정 실시예에서, 산화물 부분들(522, 524, 및 526) 각각은 그의 위에 놓인 반도체 아일랜드(202, 204, 또는 206)의 남아있는 두께의 약 20% 내지 약 300%의 범위의 두께를 가질 수 있다.
산소 함유 환경은 산소, 수증기, 오존, 하나 이상의 적합한 산화 종들, 또는 그의 임의의 조합을 포함할 수 있다. 일 실시예에서, 산화는 적어도 약 800℃의 온도에서 수행될 수 있다. 특정 실시예에서, 산화는 약 900℃ 내지 약 1200℃의 범위에서 수행될 수 있다.
산화 동안, 산소 함유 환경으로부터의 산화 종들은 절연층(104)의 일부를 통해 확산 또는 달리 이동할 수 있고 반도체 아일랜드들(202, 204, 206, 및 208)의 바텀 표면들(502, 504, 506, 및 508)을 각각 산화시킬 수 있다. 산화 방지층(124)과 산화 방지 스페이서들(424)의 존재는 산소 함유 환경으로부터의 산화 종들이 반도체 아일랜드들(202, 204, 206, 및 208)의 탑 표면들(512, 514, 516, 및 518)에 각각 도달하는 것을 실질적으로 방지한다. 따라서, 반도체 아일랜드들(202, 204, 206, 및 208)은 그들의 탑 표면들(512, 514, 516, 및 518)에 크게 영향을 주지 않고서 얇아질 수 있고, 따라서 탑 표면들(512, 514, 516, 및 518)은 기부층(102)의 주 표면(103) 위의 실질적으로 동일한 높이에 머무를 수 있다.
반도체 아일랜드(208)에 비해, 반도체 아일랜드들(204, 206)의 상대적으로 작은 폭들(304, 306)은, 각각, 산화물 부분들(524, 526)이 반도체 아일랜드들(204, 206)의 바텀 표면들(504, 506)의 실질적으로 전체를 따라 형성되도록 허용한다. 반도체 아일랜드(208)의 상대적으로 더 큰 횡방향 디멘젼들은 산화물 부분(528)이 반도체 아일랜드(208)의 바텀 표면(508)의 전체를 따라서가 아니라 그 일부만을 따라서 형성되도록 허용한다.
산화 방지층(624)은 도 6에 도시된 바와 같이, 기판 상부에 형성될 수 있고 패터닝될 수 있다. 도 6의 산화 방지층(624)의 나머지 부분은 반도체 아일랜드들(206, 208)이 후속의 산화 동안 현저하게 더 산화되는 것을 방지하는 것을 돕는다. 산화 방지층(624)은 산화 방지층(124)에 대해 앞서 설명된 물질들 중 임의의 하나 이상을 포함할 수 있다. 산화 방지층들(124, 624)은 동일한 조성 또는 상이한 조성들을 가질 수 있다. 산화 방지층(624)은 산화 방지층(124)에 대해 설명된 바와 같은 두께를 가질 수 있다. 산화 방지층(124)과 산화 방지층(624)은 동일한 두께 또는 상이한 두께들을 가질 수 있다. 산화 방지층(624)은 통상적인 또는 독점적인 피착 및 에칭 프로세스를 이용하여 형성될 수 있다.
제작품은 반도체 아일랜드들(202, 204)의 일부들을 산화시키는 산소 함유 환경에 노출되어 도 7에 도시된 바와 같은 산화물 부분들(722, 724)을 각각 형성한다. 산화 방지층(624)의 존재는 반도체 아일랜드들(206, 208)이 더 산화되는 것을 실질적으로 방지하는 것을 돕는다. 산화물 부분들(722, 724)은 원래 형성되었던(도 5에서) 산화물 부분들(526, 528) 및 산화물 부분들(522, 524)보다 더 두껍다. 산화물 부분들(722, 724)의 각각은 적어도 약 2nm의 두께를 가질 수 있다. 특정 실시예에서, 산화물 부분들(722, 724) 각각은 약 10nm 내지 500nm 범위의 두께를 가질 수 있다. 다른 실시예에서, 산화물 부분들(722, 724) 각각은 그의 위에 놓인 반도체 아일랜드(202 또는 204)의 남아있는 두께의 적어도 약 1%인 두께를 가질 수 있다. 특정 실시예에서, 산화물 부분들(722, 724) 각각은 그의 위에 놓인 반도체 아일랜드(202 또는 204)의 남아있는 두께의 약 20% 내지 약 300%의 범위의 두께를 가질 수 있다. 산소 함유 환경은 산소, 수증기, 오존, 하나 이상의 다른 적합한 산화 종들, 또는 그의 임의의 조합을 포함할 수 있다. 일 실시예에서, 산화는 적어도 약 800℃의 온도에서 수행될 수 있다. 특정 실시예에서, 산화는 약 900℃ 내지 약 1200℃의 범위에서 수행될 수 있다.
산화 방지층들(124, 624) 및 산화 방지 스페이서들(424)은, 도 8에 도시된 바와 같이, 반도체 아일랜드들(202, 204, 206, 및 208)을 노출시키기 위해 통상적인 에칭 기술을 이용하여 제거된다. 반도체 아일랜드들(202, 204, 206, 및 208)의 탑 표면들(512, 514, 516, 및 518)은 각각 동일한 평면(도 8에 파선(802)으로서 도시됨)을 따라 실질적으로 놓이고, 기부(102)의 주 표면(103)에 실질적으로 평행하다. 따라서, 상이한 두께들의 반도체 아일랜드들이 형성될 수 있고, 반도체 아일랜드들의 탑 표면들이 상당히 상이한 높이들에 놓인다면 후속적으로 리소그래피 및 폴리싱 공정들에서 일어날 수 있는 문제들을 실질적으로 방지할 수 있다.
도 8에 도시된 실시예에 있어서, 반도체 아일랜드들(202, 204) 각각은 반도체 아일랜드들(206, 208) 각각 보다 더 얇고, 반도체 아일랜드(206)는 반도체 아일랜드(208)(도 8의 우측 부분 근처)의 측벽으로부터 이격된 위치에서 반도체 아일랜드(208) 보다 더 얇다. 전자 부품들(예, 트랜지스터들)의 성능은 그의 대응하는 반도체 아일랜드의 높이를 알맞게 조절함으로써 조정될 수 있다. 그러므로, 부분적으로 공핍된 그리고 완전히 공핍된 트랜지스터들은 동일한 집적 회로 상의 상이한 반도체 아일랜드들에 형성될 수 있다. 또한, 높이는 트랜지스터의 포화 전류, 캐패시터 또는 트랜지스터(게이트 유전체를 가로지른)의 용량, 저항기 또는 트랜지스터(채널 영역을 통한)의 저항, 하나 이상의 다른 적합한 전기적 파라미터들, 또는 그의 임의의 조합에 영향을 줄 수 있다.
필드 격리 영역들(field isolation regions)(922)은 도 9에 도시된 바와 같이, 반도체 아일랜드들(202, 204, 206, 및 208) 사이에 형성될 수 있다. 일 실시예에서, 필드 격리 영역들(922)은 통상적인 또는 독점의 피착 및 폴리싱 공정에 의해 형성된다. 반도체 아일랜드들(202, 204, 206, 및 208)이 실질적으로 동일한 평면에 놓이기 때문에 폴리싱 비균일성이 낮을 수 있다. 도시되지는 않았지만, 반도체 아일랜드들(202, 204, 206, 및 208) 중 하나 이상의 도전성 타입을 변경하거나, 반도체 아일랜드들 중 하나 이상의 도펀트 농도를 변경하거나, 또는 그의 임의의 조합을 위해 하나 이상의 도핑 동작들이 수행될 수 있다.
프로세싱은 전자 장치(1000)의 트랜지스터 구조들(1024, 1026, 및 1028)을 형성하기 위해 계속된다. 트랜지스터 구조(1024, 1026, 및 1028) 또는 그의 임의의 조합은 트랜지스터, 캐패시터, 저항기, 기타 등등으로서 구성될 수 있다. 트랜지스터 구조(1024, 1026, 및 1028) 또는 그의 임의의 조합은 p-채널 트랜지스터, n-채널 트랜지스터, 증가형 트랜지스터(an enhancement mode transistor), 공핍형 트랜지스터(depletion mode transistor), 완전히 공핍된 트랜지스터, 부분적으로 공핍된 트랜지스터, 또는 그의 임의의 조합일 수 있다.
트랜지스터 구조들(1024, 1026, 및 1028)은 통상의 또는 독점의 물질들을 이용하여 성장, 피착, 에칭, 도핑, 또는 그의 임의의 조합을 포함하는 통상적인 또는 독점의 기술들을 이용하여 형성될 수 있다. 트랜지스터 구조(1024)는 게이트 유전체층(10242), 게이트 전극(10244), 및 소스/드레인("S/D") 영역들(10248)을 포함할 수 있고, 트랜지스터 구조(1026)는 게이트 유전체층(10262), 게이트 전극(10264), 및 S/D 영역들(10268)을 포함할 수 있고, 트랜지스터 구조(1028)는 게이트 유전체층(10282), 게이트 전극(10284), 및 S/D 영역들(10288)을 포함할 수 있다. 측벽 스페이서들(10246, 10266, 및 10286)은 인접한 게이트 전극들(10244, 10264, 10284)을 형성한 후, 인접한 S/D(10248, 10268, 10288)을 형성하기 전에, 각각 형성될 수 있다. 도 10에 도시된 실시예에서, S/D 영역들(10248) 은 산화물 부분(724)과 인접하는 반면, S/D 영역들(10268, 10288)은 하부의 산화물 부분들(726, 728)로부터 각각 이격된다.
비록 도시되지는 않았지만, 실질적으로 완성된 전자 장치를 형성하기 위해 부가적인 프로세싱이 수행될 수 있다. 절연층, 배선 레벨, 패시베이션층, 다이 코트층(a die coat layer), 또는 그의 임의의 조합이 통상적인 또는 독점의 피착, 에칭, 폴리싱, 또는 그 공정의 임의의 조합을 이용하여 형성될 수 있다.
다른 실시예에서(도시되지 않음), 트랜지스터 구조(1024, 1026, 1028) 또는 그의 임의의 조합은 핀-타입 트랜지스터(a fin type transistor) 구조로서 형성될 수 있다. 도 9에서 필드 격리 영역들(922)을 형성한 후, 반도체 아일랜드(204, 206, 208) 또는 그의 임의의 조합은 트랜지스터 구조를 위한 게이트 유전체층, 게이트 전극, 및 S/D 영역들을 형성하기 전에 핀(a fin)을 형성하기 위해 통상적인 또는 독점의 기술을 이용하여 에칭될 수 있다. 따라서, 모든 평면적인 트랜지스터 구조들, 모든 핀-타입 트랜지스터 구조들, 또는 평면형과 핀-타입 트랜지스터들의 조합이 형성될 수 있다.
또 다른 실시예에서, 산화 방지 스페이서들(424)은 도 11에 도시된 바와 같이 반도체층(106)으로부터 선택적으로 성장된 층에 의해 대체될 수 있다. 반도체층(106)을 패터닝할 때, 반도체 아일랜드들(202, 204, 206, 및 208)을 후속의 산화에 더 잘 노출시키기 위하여 노출된 절연층(104)의 일부를 에칭하기 위해, 동일한 에칭 또는 상이한 에칭이 수행될 수 있다. 절연층(104)의 에칭은 통상적인 또는 독점의 기술을 이용하여 수행될 수 있다.
반도체 부분들(1202, 1204, 1206, 및 1208)은 통상적인 또는 독점의 기술을 이용하여, 각각, 반도체 아일랜드들(202, 204, 206, 및 208)로부터 선택적으로 성장될 수 있거나 또는 달리 선택적으로 피착될 수 있다. 일 실시예에서, 반도체 부분들(1202, 1204, 1206, 및 1208)의 두께는 반도체 아일랜드들(202, 204, 206, 및 208)의 바텀 표면들을 따라 후속적으로 형성되는 산화물 부분들의 두께의 약 30% 내지 약 60%의 범위일 수 있다. 다른 실시예에서, 반도체 부분들(1202, 1204, 1206, 및 1208)의 두께는 약 5 내지 약 300nm의 범위일 수 있다. 반도체 부분들(1202, 1204, 1206, 및 1208)은 반도체층(106)에 관해 설명했던 물질들 중 하나 또는 그 이상을 포함할 수 있다. 반도체 부분들(1202, 1204, 1206, 및 1208)은 반도체층(106)에 비해 동일한 조성 또는 상이한 조성을 가질 수 있다.
제작품은 도 13에 도시된 바와 같이, 산화물 부분들(1322, 1324, 1326, 및 1328)을 각각 형성하기 위해 반도체 아일랜드들(202, 204, 206, 및 208)의 일부들을 산화시키는 산소 함유 환경에 노출된다. 산화물 부분들(1322, 1324, 1326, 및 1328)은 도 5에서 산화물 부분들(522, 524, 526, 및 528)에 대해 설명된 바와 같이 형성될 수 있고 두께를 가질 수 있다. 산화 동안, 반도체 부분들(1202, 1204, 1206, 및 1208)은 또한 산화물 부분들(1302, 1304, 1306, 및 1308)을 각각 형성하도록 산화될 수 있다. 일 실시예에서는, 반도체 부분들(1202, 1204, 1206, 및 1208)의 실질적으로 전부가 산화되고(도 13), 다른 실시예에서는 반도체 부분들(1202, 1204, 1206, 및 1208) 중 일부(전부가 아님)만 산화된다. 프로세싱은 필드 격리 영역들(도 9)의 형성으로 계속될 수 있다. 산화물 부분들(1302, 1304, 1306, 및 1308) 중 일부 또는 전부가 필드 격리 영역들(922)을 형성하기 전에 제거될 수 있거나, 또는 아무것도 제거되지 않을 수 있다. 특정 실시예에서, 반도체 원소는 반도체 부분(1202, 1204, 1206, 1208) 또는 그의 임의의 조합으로부터 대응하는 반도체 아일랜드(202, 204, 206, 208) 또는 그의 임의의 조합 내로 이동할 수 있다. 일 특정 실시예에서, 반도체 아일랜드들(202, 204, 206, 및 208)은 실리콘 아일랜드들이고, 반도체 부분들(1202, 1204, 1206, 1208)은 실리콘 게르마늄 부분들이다. 산화 동안, 반도체 부분들(1202, 1204, 1206, 1208)로부터의 게르마늄은 반도체 아일랜드들(202, 204, 206, 및 208) 내로 확산할 수 있거나 달리 이동할 수 있어서 반도체 아일랜드들(202, 204, 206, 및 208) 내의 게르마늄 농도를 증가시킨다.
또 다른 실시예(도시되지 않음)에서는, 산화 방지 스페이서들과 반도체 부분들의 조합이 이용될 수 있다. 특정 실시예에서, 산화 방지 스페이서들은 n-채널 트랜지스터들을 형성하는 데에 이용될 반도체 아일랜드들에 인접하게 형성될 수 있고, 실리콘-게르마늄 부분들은 p-채널 트랜지스터들을 형성하는 데에 이용될 반도체 아일랜드들에 인접하게 형성될 수 있다.
본 명세서에서 설명된 하나 이상의 실시예들은 리소그래픽, 폴리싱, 또는 다른 프로세싱 고려 사항에 기인하는 복잡한 문제들의 가능성을 감소시키면서, 상이한 전자 부품들이 상이한 두께들의 반도체 아일랜드들로 설계되도록 허용할 수 있다. 전자 장치의 설계자는 전자 부품들을 설계하는 데에, 특히 절연체 기판들 상의 반도체(semiconductor-on-insulator-substrates)가 이용될 때, 더 많은 융통성을 가질 수 있다.
많은 상이한 양상들 및 실시예들이 가능하다. 그 양상들 및 실시예들 중 일부가 아래에 설명된다. 본 명세서를 읽은 후, 당업자들은 그 양상들 및 실시예들이 단지 예시적일 뿐이며 본 발명의 범위를 제한하지 않는다는 것을 이해할 것이다.
제1 양상에 있어서, 전자 장치를 형성하는 프로세스는 기판 위에 놓인 반도체층 상부에 패터닝된 산화 방지층을 형성하는 단계와, 반도체층을 패터닝하여 제1 반도체 아일랜드를 형성하는 단계를 포함할 수 있다. 제1 반도체 아일랜드는 제1 표면, 및 제1 표면에 대향하는 제2 표면을 포함할 수 있고, 제1 표면은 제2 표면에 비해, 기판에 더 가까이 놓일 수 있다. 프로세스는 또한 제1 반도체 아일랜드의 측면을 따라 산화 방지 물질을 형성하는 단계와, 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 산화 방지 물질을 산소 함유 환경에 노출시키는 단계를 포함할 수 있다. 제1 표면을 따라 제1 반도체 아일랜드의 제1 부분은 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 산화 방지 물질을 산소 함유 환경에 노출시키는 단계 동안 산화될 수 있다.
제1 양상의 일 실시예에서, 프로세스는 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 산화 방지 물질을 산소 함유 환경에 노출시키는 단계 후, 패터닝된 산화 방지층을 제거하는 단계를 더 포함할 수 있다. 특정 실시예에서, 프로세스는 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 산화 방지 물질을 산소 함유 환경에 노출시키는 단계 후, 산화 방지 물질을 제거하는 단계를 더 포함할 수 있다. 다른 실시예에서, 패터닝된 산화 방지층과 산화 방지 물질은 질화물을 포함한다. 제1 양상의 또 다른 실시예에서, 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 산화 방지 물질을 산소 함유 환경에 노출시키는 단계는 적어도 약 800℃의 온도에서 수행될 수 있다.
다른 실시예에서, 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 산화 방지 물질을 산소 함유 환경에 노출시키는 단계는, 제1 반도체 아일랜드의 제1 부분이 실질적으로 제1 표면의 전부를 따라 놓이도록 수행될 수 있다. 특정 실시예에서, 반도체층을 패터닝하는 단계는 제1 반도체 아일랜드가 약 1㎛ 이하의 횡방향 디멘젼을 갖도록 수행된다. 다른 특정 실시예에서, 반도체층을 패터닝하는 단계는 또한 제2 반도체 아일랜드를 형성하고, 제2 반도체 아일랜드는 제3 표면, 및 제3 표면에 대향하는 제4 표면을 포함하고, 제3 표면은 제4 표면에 비해, 기판에 더 가까이 놓인다. 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 산화 방지 물질을 산소 함유 환경에 노출시키는 단계는, 제3 표면을 따라 놓인 제2 반도체 아일랜드의 제2 부분이 산화되고, 제2 반도체 아일랜드의 제2 부분이 제3 표면의 전부가 아닌 일부를 따라 놓이도록 수행될 수 있다.
제1 양상의 또 다른 특정 실시예에서, 반도체층을 패터닝하는 단계는 제2 반도체 아일랜드가 약 1㎛ 미만의 횡방향 디멘젼을 갖지 않도록 수행된다. 또 다른 특정 실시예에서, 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 산화 방지 물질을 산소 함유 환경에 노출시키는 단계 후, 제1 반도체 아일랜드의 제2 표면과 제2 반도체 아일랜드의 제4 표면이 실질적으로 동일한 높이에 놓인다.
제2 양상에서, 전자 장치를 형성하는 프로세스는 기판 위에 놓인 반도체층 상부의 패터닝된 산화 방지층을 형성하는 단계와, 반도체층을 패터닝하여 제1 반도체 아일랜드를 형성하는 단계를 포함할 수 있다. 제1 반도체 아일랜드는 제1 표면, 및 제1 표면에 대향하는 제2 표면을 포함할 수 있고, 제1 표면은 제2 표면에 비해, 기판에 더 가까이 놓일 수 있다. 프로세스는 또한 제1 반도체 아일랜드의 측면을 따라 반도체 물질을 선택적으로 피착하는 단계와, 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 반도체 물질을 산소 함유 환경에 노출시키는 단계를 포함할 수 있다. 제1 표면을 따라 제1 반도체 아일랜드의 제1 부분은 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 반도체 물질을 산소 함유 환경에 노출시키는 단계 동안 산화될 수 있다.
제2 양상의 일 실시예에서, 선택적으로 피착하는 단계는 제1 반도체 아일랜드의 측면에 실리콘층을 에피택셜 성장시키는 단계를 포함할 수 있다. 다른 실시예에서, 선택적으로 피착하는 단계는 제1 반도체 아일랜드의 측면에 실리콘-게르마늄층을 에피택셜 성장시키는 단계를 포함할 수 있다. 특정 실시예에서, 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 반도체 물질을 산소 함유 환경에 노출시키는 단계 동안, 실리콘-게르마늄층으로부터의 게르마늄은 제1 반도체 아일랜드 내로 이동할 수 있다. 또 다른 실시예에서, 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 반도체 물질을 산소 함유 환경에 노출시키는 단계는 적어도 약 800℃의 온도에서 수행된다.
제2 양상의 다른 실시예에서, 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 반도체 물질을 산소 함유 환경에 노출시키는 단계는, 제1 반도체 아일랜드의 제1 부분이 실질적으로 제1 표면의 전부를 따라 놓이도록 수행될 수 있다. 특정 실시예에서, 반도체층을 패터닝하는 단계는 제1 반도체 아일랜드가 약 1㎛ 이하의 횡방향 디멘젼을 갖도록 수행될 수 있다. 다른 특정 실시예에서, 제1 반도체 아일랜드의 제2 표면은 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 반도체 물질을 산소 함유 환경에 노출시키는 단계 동안, 크게 산화되지 않을 수 있다.
제2 양상의 또 다른 특정 실시예에서, 반도체층을 패터닝하는 단계는 또한 제2 반도체 아일랜드를 형성할 수 있고, 제2 반도체 아일랜드는 제3 표면, 및 제3 표면에 대향하는 제4 표면을 포함하고, 제3 표면은 제4 표면에 비해, 기판에 더 가깝게 놓인다. 패터닝된 산화 방지층, 제1 반도체 아일랜드, 및 반도체 물질을 산소 함유 환경에 노출시키는 단계는, 제3 표면을 따라 놓인 제2 반도체 아일랜드의 제2 부분이 산화되고, 제2 반도체 아일랜드의 제2 부분이 제3 표면의 전부가 아닌 일부를 따라 놓이도록 수행될 수 있다. 또 다른 특정 실시예에서, 반도체층을 패터닝하는 단계는 제2 반도체 아일랜드가 약 1㎛ 미만의 횡방향 디멘젼을 갖지 않도록 수행된다.
일반적인 설명 또는 예들에서 상기 설명된 활동들은 그 전부가 요구되는 것은 아니며, 특정 활동의 일부는 요구되지 않을 수 있고, 하나 이상의 다른 활동들이 설명된 것들에 부가하여 수행될 수 있다는 것을 유의한다. 또한, 활동들이 열거된 순서는 반드시 그들이 수행되는 순서는 아니다.
본 명세서에서 설명된 실시예들의 예시들은 다양한 실시예들의 구조의 일반적인 이해를 제공하기 위해 의도된다. 예시들은 본 명세서에서 설명된 구조들 또는 방법들을 활용하는 장치 및 시스템들의 구성요소들과 특징들 전부에 대한 완전한 설명을 제공하기 위해 의도된 것은 아니다. 개시 내용을 검토하면 많은 다른 실시예들이 당업자에게 자명할 수 있다. 개시 내용들로부터 다른 실시예들이 활용될 수 있고 그리고 유도될 수 있어서, 구조적 대체, 논리적 대체, 또는 다른 변경이 본 개시 내용의 범위에서 벗어나지 않고서 만들어질 수 있다. 또한, 예시들은 단지 표현적인 것이고, 비례적으로 도시되지는 않을 수 있다. 예시들 내의 특정 비율들은 과장될 수 있는 반면, 다른 비율들은 최소화될 수 있다. 이에 따라, 본 명세서 및 도면들은 제한적인 것이 아니라 예시적인 것으로 여겨져야 한다.
본 개시 내용의 하나 이상의 실시예들은, 본 출원의 범위를 임의의 특정 발명 또는 발명적 개념으로 자발적으로 제한하려는 의도 없이, 단지 편의상 "발명"이란 용어에 의해, 개별적으로나 또는 집합적으로 본 명세서에서 참조될 수 있다. 또한, 비록 특정 실시예들이 본 명세서에 예시되고 설명되었지만, 동일하거나 또는 유사한 목적을 달성하기 위해 고안된 임의의 후속적인 배열이, 도시된 특정 실시예들을 대체할 수 있다는 것을 이해해야 한다. 본 명세서는 다양한 실시예들의 후속적인 적응들과 변형들 중 임의의 것 또는 그 모두를 포괄하도록 의도된다. 본 명세서에서 특정적으로 설명되지 않은 상기 실시예들의 조합들 및 다른 실시예들은, 명세서 설명을 검토하면 당업자에게 자명할 것이다.
명세서의 요약서는 37 C.F.R.§1.72(b)를 따르기 위해 제공된 것이고, 그것은 청구항들의 범위 또는 의미를 해석하거나 제한하기 위해 이용되지 않을 것이라는 이해와 함께 제출된 것이다. 또한, 전술한 상세한 설명에서, 다양한 특징들은 명세서를 간소화할 목적을 위해 단일 실시예로 함께 그룹핑되거나 또는 설명될 수 있다. 본 명세서는, 청구된 주제가 각각의 청구항에 명시적으로 인용되어 있는 것보다 더 많은 특징들을 필요로 한다는 의도를 반영하는 것으로 해석되지 말아야 한다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 발명적 주제는 개시된 실시예들의 특징들 모두 보다 적은 것에 관련될 수 있다. 따라서, 다음의 청구항들은, 각각의 청구항이 개별적으로 청구된 주제를 정의하는 것으로서 그 자체로 살아 있으면서, 상세한 설명에 포함된다.
이점들, 다른 유리한 점들, 및 문제들에 대한 솔루션들이 특정 실시예들과 관련하여 위에서 설명되었다. 그러나, 이점들, 유리한 점들, 문제들에 대한 솔루션들, 및 상기 임의의 이점, 유리한 점, 또는 솔루션이 일어나도록 유발하거나 또는 더 명백해지도록 유발할 수 있는 임의의 특징(들)은, 임의의 또는 모든 청구항들의 중요한, 요구되는, 또는 본질적인 특징으로서 여겨져서는 안 된다.
특정 특징들은, 명료성을 위해, 별개의 실시예들의 문맥으로 본 명세서에서 설명되고, 단일 실시예에 조합적으로 제공될 수도 있다. 역으로, 간략성을 위해, 단일 실시예의 문맥으로 설명된 다양한 특징들은 개별적으로 또는 임의의 하위조합(subcombination)으로 제공될 수 있다. 또한, 범위들로 기술된 값들에 대한 참조는 그 범위 내의 각각의 그리고 모든 값을 포함한다.
전술한 주제는 제한적인 것이 아니라 예시적인 것으로 고려되어야 하고, 첨부된 청구항들은 본 발명의 범위 내에 들어오는 그러한 변경들, 향상들, 및 다른 실시예들 중 임의의 것 및 그 모두를 포괄하도록 의도된다. 따라서, 법에 의해 허용되는 최대한으로, 본 발명의 범위는 다음의 청구항들 및 그들의 등가물들의 최광의로 허용가능한 해석에 의해 결정되어야 하고, 전술한 상세한 설명에 의해 제한되거나 한정되어서는 안 된다.

Claims (20)

  1. 전자 장치를 형성하는 프로세스로서,
    기판 위에 놓인 반도체층 상부에 패터닝된 산화 방지층을 형성하는 단계;
    상기 반도체층을 패터닝하여 제1 반도체 아일랜드를 형성하는 단계 - 상기 제1 반도체 아일랜드는 제1 표면, 및 상기 제1 표면에 대향하는 제2 표면을 포함하고,
    상기 제1 표면은 상기 제2 표면에 비해 상기 기판에 더 가까이 놓임 -;
    상기 제1 반도체 아일랜드의 측면을 따라 산화 방지 물질을 형성하는 단계; 및
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 산화 방지 물질을 산소 함유 환경에 노출시키는 단계
    를 포함하고,
    상기 제1 표면을 따른 상기 제1 반도체 아일랜드의 제1 부분은 상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 산화 방지 물질을 산소 함유 환경에 노출시키는 단계 동안 산화되는, 전자 장치를 형성하는 프로세스.
  2. 제1항에 있어서,
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 산화 방지 물질을 산소 함유 환경에 노출시키는 단계 후 상기 패터닝된 산화 방지층을 제거하 는 단계를 더 포함하는, 전자 장치를 형성하는 프로세스.
  3. 제2항에 있어서,
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 산화 방지 물질을 산소 함유 환경에 노출시키는 단계 후 상기 산화 방지 물질을 제거하는 단계를 더 포함하는, 전자 장치를 형성하는 프로세스.
  4. 제1항에 있어서,
    상기 패터닝된 산화 방지층 및 상기 산화 방지 물질은 질화물을 포함하는, 전자 장치를 형성하는 프로세스.
  5. 제1항에 있어서,
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 산화 방지 물질을 산소 함유 환경에 노출시키는 단계는 적어도 약 800℃의 온도에서 수행되는, 전자 장치를 형성하는 프로세스.
  6. 제1항에 있어서,
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 산화 방지 물질을 산소 함유 환경에 노출시키는 단계는, 상기 제1 반도체 아일랜드의 제1 부분이 실질적으로 상기 제1 표면의 전부를 따라 놓이도록 수행되는, 전자 장치를 형 성하는 프로세스.
  7. 제6항에 있어서,
    상기 반도체층을 패터닝하는 단계는, 상기 제1 반도체 아일랜드가 약 1㎛ 이하의 횡방향 디멘젼을 갖도록 수행되는, 전자 장치를 형성하는 프로세스.
  8. 제7항에 있어서,
    상기 반도체층을 패터닝하는 단계는 또한 제2 반도체 아일랜드를 형성하고 - 상기 제2 반도체 아일랜드는 제3 표면, 및 상기 제3 표면에 대향하는 제4 표면을 포함하고,
    상기 제3 표면은 상기 제4 표면에 비해 상기 기판에 더 가까이 놓임 -,
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 산화 방지 물질을 산소 함유 환경에 노출시키는 단계는,
    상기 제3 표면을 따라 놓인 상기 제2 반도체 아일랜드의 제2 부분이 산화되고,
    상기 제2 반도체 아일랜드의 상기 제2 부분이 상기 제3 표면의 전부가 아니라 일부를 따라 놓이도록,
    수행되는, 전자 장치를 형성하는 프로세스.
  9. 제8항에 있어서,
    상기 반도체층을 패터닝하는 단계는 상기 제2 반도체 아일랜드가 약 1㎛ 미만의 횡방향 디멘젼을 갖지 않도록 수행되는, 전자 장치를 형성하는 프로세스.
  10. 제8항에 있어서,
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 산화 방지 물질을 산소 함유 환경에 노출시킨 후, 상기 제1 반도체 아일랜드의 상기 제2 표면과 상기 제2 반도체 아일랜드의 상기 제4 표면은 실질적으로 동일한 높이에 놓이는, 전자 장치를 형성하는 프로세스.
  11. 전자 장치를 형성하는 프로세스로서,
    기판 위에 놓인 반도체층 상부에 패터닝된 산화 방지층을 형성하는 단계;
    상기 반도체층을 패터닝하여 제1 반도체 아일랜드를 형성하는 단계 - 상기 제1 반도체 아일랜드는 제1 표면, 및 상기 제1 표면에 대향하는 제2 표면을 포함하고,
    상기 제1 표면은 상기 제2 표면에 비해 상기 기판에 더 가까이 놓임 -;
    상기 제1 반도체 아일랜드의 측면을 따라 반도체 물질을 선택적으로 피착하는 단계; 및
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 반도체 물질을 산소 함유 환경에 노출시키는 단계
    를 포함하고,
    상기 제1 표면을 따른 상기 제1 반도체 아일랜드의 제1 부분은 상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 반도체 물질을 산소 함유 환경에 노출시키는 단계 동안 산화되는, 전자 장치를 형성하는 프로세스.
  12. 제11항에 있어서,
    선택적으로 피착하는 단계는, 상기 제1 반도체 아이랜드의 상기 측면에 실리콘층을 에피택셜 성장시키는 단계를 포함하는, 전자 장치를 형성하는 프로세스.
  13. 제11항에 있어서,
    선택적으로 피착하는 단계는, 상기 제1 반도체 아이랜드의 상기 측면에 실리콘-게르마늄층을 에피택셜 성장시키는 단계를 포함하는, 전자 장치를 형성하는 프로세스.
  14. 제13항에 있어서,
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 반도체 물질을 산소 함유 환경에 노출시키는 단계 동안, 상기 실리콘-게르마늄층으로부터의 게르마늄이 상기 제1 반도체 아일랜드 내로 이동하는, 전자 장치를 형성하는 프로세스.
  15. 제11항에 있어서,
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 반도체 물질을 산소 함유 환경에 노출시키는 단계는, 적어도 약 800℃의 온도에서 수행되는, 전자 장치를 형성하는 프로세스.
  16. 제11항에 있어서,
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 반도체 물질을 산소 함유 환경에 노출시키는 단계는, 상기 제1 반도체 아일랜드의 상기 제1 부분이 실질적으로 상기 제1 표면의 전부를 따라 놓이도록 수행되는, 전자 장치를 형성하는 프로세스.
  17. 제16항에 있어서,
    상기 반도체층을 패터닝하는 단계는, 상기 제1 반도체 아일랜드가 약 1㎛ 이하의 횡방향 디멘젼을 갖도록 수행되는, 전자 장치를 형성하는 프로세스.
  18. 제17항에 있어서,
    상기 제1 반도체 아일랜드의 상기 제2 표면은 상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 반도체 물질을 산소 함유 환경에 노출시키는 단계 동안 크게 산화되지 않는, 전자 장치를 형성하는 프로세스.
  19. 제17항에 있어서,
    상기 반도체층을 패터닝하는 단계는 또한 제2 반도체 아일랜드를 형성하고 - 상기 제2 반도체 아일랜드는 제3 표면, 및 상기 제3 표면에 대향하는 제4 표면을 포함하고,
    상기 제3 표면은 상기 제4 표면에 비해 상기 기판에 더 가까이 놓임 -,
    상기 패터닝된 산화 방지층, 상기 제1 반도체 아일랜드, 및 상기 반도체 물질을 산소 함유 환경에 노출시키는 단계는,
    상기 제3 표면을 따라 놓인 상기 제2 반도체 아일랜드의 제2 부분이 산화되고,
    상기 제2 반도체 아일랜드의 상기 제2 부분이 상기 제3 표면의 전부가 아니라 일부를 따라 놓이도록
    수행되는, 전자 장치를 형성하는 프로세스.
  20. 제19항에 있어서,
    상기 반도체층을 패터닝하는 단계는 상기 제2 반도체 아일랜드가 약 1㎛ 미만의 횡방향 디멘젼을 갖지 않도록 수행되는, 전자 장치를 형성하는 프로세스.
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