KR20080102362A - Ｓｏｉ 웨이퍼의 제조방법 및 ｓｏｉ 웨이퍼 - Google Patents

Ｓｏｉ 웨이퍼의 제조방법 및 ｓｏｉ 웨이퍼 Download PDF

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시니치로 야기
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신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은 베이스 웨이퍼상에 산화막 및 SOI층을 형성한 SOI 웨이퍼의 SOI층상에 에피택셜층을 성장시켜 SOI층을 두껍게 하는 SOI 웨이퍼의 제조방법에 있어서, 전기 에피텍셜층을 성장시키는 SOI 웨이퍼의 에피택셜성장 개시시의 가열광의 파장역에서의 표면의 반사율이 30%이상 80%이하가 되도록 하여 에피택셜성장을 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법이다.
이것에 의하여, 베이스 웨이퍼상에 산화막 및 SOI층을 형성한 SOI 웨이퍼의 SOI층상에 에피택셜층을 성장시켜 SOI층을 두껍게 하는 SOI 웨이퍼의 제조방법에 있어서, 슬립 전위 등이 적은 고품질의 SOI 웨이퍼를 제조하는 방법이 제공된다.
웨이퍼, SOI, 에피택셜, 반사율, 가열광, 파장, 슬립, 전위

Description

ＳＯＩ 웨이퍼의 제조방법 및 ＳＯＩ 웨이퍼{ＳＯＩ Wafer Manufacturing Method and ＳＯＩ Wafer}
본 발명은 기판이 되는 SOI 웨이퍼상에 반도체 단결정 막을 에피택셜 성장시켜 SOI층을 두껍게 한 SOI 웨이퍼를 제조하는 방법에 관한 것이다.
고성능 디바이스용의 반도체 기판으로서 본드 웨이퍼와 베이스 웨이퍼를 접합 후, 본드 웨이퍼를 박막화한 접합 기판이 사용되고 있다.
그러한 접합 기판의 하나로서 실리콘의 SOI 기판이 알려져 있다.
SOI 기판의 제조방법으로서, 예를 들면, 이하의 접합법이 알려져 있다. 즉, 경면 연마된 2매의 실리콘 웨이퍼(본드 웨이퍼와 베이스 웨이퍼)를 준비하여, 적어도 한쪽의 웨이퍼에 산화막을 형성시킨다.
그리고, 이들 웨이퍼를 산화막을 개입시켜 접합한 후, 열처리하여 결합강도를 높인다. 그 후, 본드 웨이퍼를 박막화하여 SOI(Silicon on Insulator) 층이 형성된 SOI 기판을 얻는다.
이 박막화의 방법으로서는, 본드 웨이퍼를 연삭이나 에칭에 의해 어느 정도 박막화한 후, 한층 더 그 표면을 메카노케미칼 연마하는 것에 의해 소망한 SOI층 두께로 마무리하는 것이 행해지고 있다.
이 방법으로 제조된 SOI 웨이퍼는 SOI층의 결정성이나 산화막의 신뢰성이 통상의 반도체 웨이퍼 수준으로 높다고 하는 이점이 있지만, 이 제조방법에서는, SOI층의 막두께의 균일성에 한계가 있어, 고정밀도의 가공처리 수법을 이용해도 목표 막두께에 대하여 기껏해야 ±0.3㎛정도의 면내 균일성 밖에 얻을 수 없다고 하는 결점이 있다.
또한, 2매의 반도체 웨이퍼로부터 1매의 SOI 웨이퍼를 얻을 수밖에 없어, 비용이 높아지게 된다고 하는 문제가 있다.
최근, 새로운 SOI 웨이퍼의 제조방법으로서 이온 주입한 웨이퍼를 다른 웨이퍼와 결합한 후에 열처리하는 것에 의해, 이온 주입층에서 박리하는 방법, 이른바 이온 주입 박리법으로 불리는 기술이 일본특개 평 5－211128호 공보에 제안되어 있다.
이 방법은, 2매의 실리콘 웨이퍼 중, 적어도 한쪽에 산화막을 형성함과 함께 본드 웨이퍼의 주표면으로부터 수소이온 또는 희가스 이온을 주입하고, 이 웨이퍼 내부에 미소기포 층(이온 주입층)을 형성시킨 후, 이 이온을 주입한 쪽의 면을 산화막을 개입시켜 베이스 웨이퍼와 밀착시키고, 그 후 열처리(박리 열처리)를 가하여 미소기포 층을 벽개면으로 히여 본드 웨이퍼를 박막 상태로 박리하고, 경우에 따라서는 추가적으로 열처리(결합열처리)를 가하여 강고하게 결합하여 SOI 웨이퍼로 하는 기술이다.
이 방법에서는 막두께 균일성이 ±0.01㎛이하의 SOI 웨이퍼를 비교적 용이하게 얻을 수 있다.
그런데, SOI층의 막두께가 수㎛로부터 수 10㎛의 비교적 두꺼운 막두께를 가지는 SOI 웨이퍼는, 바이폴라 디바이스나 파워 디바이스용로서 매우 유용하고, 향후의 발전도 크게 기대되고 있다.
종래, 이러한 비교적 두꺼운 막두께를 가지는 SOI 웨이퍼를 제조하려면, 전기 접합법에 의해, 우선 본드 웨이퍼와 베이스 웨이퍼를 산화막을 개입시켜 접합하고, 1100℃정도에서 결합열처리를 행하고, 그 다음에 연삭 및 연마처리하여 소망한 막두께를 가지는 SOI 웨이퍼를 제조하게 된다.
그러나, 그 때, 웨이퍼 주변부에는 미결합부가 발생되기 때문에, 연마 전에 미결합부를 제거하는 엣지 처리공정을 행하지 않으면 안되어, 공정이 복잡하게 되고, 비용 증대으로 연결된다고 하는 문제가 있었다.
또한, 전술한 바와 같이, 연마 공정만으로는 SOI층의 막두께의 균일성을 양호하게 할 수 없어, 일본 특개평5－160074호 공보에 개시되고 있는 PACE(Plasma Assisted Chemical Etching) 법으로 불리는 기상 에칭 처리에 의해 막두께를 균일화하여, 경면 연마에 의해 헤이즈등의 제거를 행하고 있지만, 이와 같이 기상 에칭 후에 연마를 행하면 오히려 SOI층의 막두께의 균일성이 악화되거나 잠상(潛傷)이나 데미지층이 도입되어 결정성이 쉽게 열화한다고 하는 결점이 있을 뿐만 아니라, 가공처리 비용이 높아져 버리는 것에 변함이 없다.
한편, 이온 주입 박리법에서는 상기 웨이퍼 결합법에서는 불가결한 엣지 처리공정이 불필요하기 때문에, 생산성이나 비용면에서 큰 메리트를 갖는다.
그러나, 이온주입장치의 가속전압이 이온의 주입 깊이를 결정하고, 이것이 SOI층의 막두께를 결정하게 되므로, 양산기(量産機)로서 통상 사용되고 있는 대전류의 이온 주입장치에서는, 장치상의 제한에 의해 200 keV 정도의 가속전압이 한도이기 때문에, 기껏해야 2㎛정도의 막두께를 가지는 SOI층 밖에 제작할 수 없었다.
따라서, 이온 주입 박리법에 의해 이것 이상의 막두께를 가지는 SOI층을 형성하기 위해서는, 보다 고가속전압을 얻을 수 있는 대전류의 이온주입장치가 필요하게 되는데, 200 keV를 넘는 것 같은 고가속전압을 얻을 수 있는 장치에서는 대전류를 얻는 것이 어려워, 소정의 주입양을 얻기 위하여 시간을 요하게 되어, 결과적으로 비용 증대로 연결되기 때문에, 양산 레벨에서의 실용화는 되어 있지 않았다. 또한, 박리 후의 SOI 표면의 면거칠기을 개선하기 위하여 연마 등의 공정이 필요이다고 하는 점에 있어서는, PACE법과 같은 문제점이 있었다.
상기 과제를 해결하기 위하여, 본드 웨이퍼와 베이스 웨이퍼 중, 적어도 한쪽에 산화막을 형성함과 동시에, 본드 웨이퍼의 주표면으로부터 수소이온 또는 희가스 이온을 주입하여 이온 주입층을 형성시킨 후, 이 이온을 주입한 쪽의 면을 산화막을 개입시켜 베이스 웨이퍼와 밀착시키고, 그 후에 열처리를 가하여 이 이온 주입층을 벽개면(박리면)으로 하여 본드 웨이퍼를 박막 상태로 분리하여 SOI층을 가지는 SOI 웨이퍼(기판이 되는 SOI 웨이퍼)를 제작한 후, 이 SOI층상에 에피택셜 층을 성장시켜 비교적 막두께가 두꺼운 SOI층을 형성시키는 SOI 웨이퍼의 제조방법이 일본특허 제3358550호에 개시되어 있다.
그렇지만, 상기의 방법으로 기판이 되는 SOI 웨이퍼의 SOI층상에, 램프 가열방식의 에피택셜 성장장치를 이용하여 고온에서 에피택셜성장을 실시할 때에, 웨이퍼상에 슬립 전위등이 발생하기 쉬워, SOI 웨이퍼의 품질이 악화된다고 하는 문제점이 있 어, 아직도 개량의 여지가 있다.
그래서, 본 발명은 이러한 문제점을 감안하여 이루어진 것으로서, 베이스 웨이퍼상에 산화막 및 SOI층을 형성한 SOI 웨이퍼의 SOI층상에 에피택셜 층을 성장시켜 SOI층을 두껍게 하는 SOI 웨이퍼의 제조방법에 있어서, 슬립 전위등이 적은 고품질의 SOI 웨이퍼를 제조하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 베이스 웨이퍼상에 산화막 및 SOI층을 형성한 SOI 웨이퍼의 SOI층상에 에피택셜층을 성장시켜 SOI층을 두껍게 하는 SOI 웨이퍼의 제조방법에 있어서, 전기 에피택셜층을 성장시키는 SOI 웨이퍼의 에피택셜성장 개시시의 가열광의 파장역에서의 표면의 반사율이 30%이상 80%이하가 되도록 하여 에피택셜성장을 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법을 제공한다.
이와 같이, 베이스 웨이퍼상에 산화막 및 SOI층을 형성한 SOI 웨이퍼의 SOI층상에 에피택셜층을 성장시켜 SOI층을 두껍게 하는 SOI 웨이퍼의 제조방법에 있어서, SOI 웨이퍼의 표면에서의 가열 램프광의 반사율을 30%이상 80%이하로 하면, SOI 웨이퍼의 표면에서의 가열 램프광의 에너지의 흡수가 효율 좋게 행해지기 때문에, SOI 웨이퍼내의 온도분포를 보다 균일화할 수가 있어, 슬립 전위등의 발생을 억제할 수가 있다.
따라서, 슬립 전위 등이 적은 고품질의 SOI 웨이퍼를 효율 좋게 얻을 수 있어, 생산성을 향상시킨다.
또한, 본 발명은, 전기 에피택셜층을 성장시키는 SOI 웨이퍼의 표면의 반사율을, 전기 산화막의 두께 및 전기 SOl층의 두께를 각각 조절하는 것에 의해 30%이상 80%이하가 되도록 할 수가 있다.
막두께가 얇은 SOI층을 가지는 SOI 웨이퍼의 표면에서의 반사율은, 산화막과 SOI 층에 의한 일차원 포토닉 밴드갭 구조의 형성에 의한 기여가 큰 경우가 있다.
그래서, 에피택셜층을 성장시키는 SOI 웨이퍼의 전기 산화막과 전기 SOI층의 두께를 각각 조절하는 것에 의해 SOI 웨이퍼의 표면의 반사율을 30%이상 80%이하가 되도록 할 수가 있다.
또한, 본 발명에 있어서는, 전기 에피택셜층을 성장시키는 SOI 웨이퍼는, 본드 웨이퍼의 표면으로부터 수소이온, 희가스 이온 또는 이들의 혼합 가스 이온을 이온 주입하여 웨이퍼 내부에 이온 주입층을 형성하고, 이 본드 웨이퍼의 이온 주입된 측의 표면과 베이스 웨이퍼의 표면을, 산화막을 개입시켜 밀착시키고, 그 다음에 열처리를 가하여 이 이온 주입층을 벽개면으로 하여 본드 웨이퍼를 박막상태로 분리하여 제작할 수가 있다.
본 발명의 효과는, 에피택셜층을 성장시키는 기판이 되는 SOI 웨이퍼를, 상기의 이온 주입 박리법을 이용하여 제작하는 경우에 있어서, 특히 현저하다.
이온 주입 박리법에 의해 제작된 기판이 되는 SOI 웨이퍼는, SOI층이 최대로 약 2㎛정도까지이고, 표면에서 반사가 강해지는 조건을 만족시키기 쉽기 때문이다.
또한, 이온 주입 박리법에 의해 제작된 기판이 되는 SOI 웨이퍼는, SOI층의 막두께 균일성이 높고, 그러한 SOI층상에 에피택셜성장을 실시하면, SOl층의 막두께가 균일한 후막(厚膜) SOI 웨이퍼를 제조할 수 있다.
상술한 바와 같은 SOI 웨이퍼의 제조방법에 따라 제조된 SOI 웨이퍼이면, 슬립 전위 등이 적은, 막두께 균일성이 높은 후막 SOI층을 가지는 고품질인 SOI 웨이퍼이다.
본 발명과 같이, 베이스 웨이퍼상에 산화막 및 SOI층을 형성한 SOI 웨이퍼의 SOI층상에 에피택셜층을 성장시켜 SOI층을 두껍게 하는 SOI 웨이퍼의 제조방법에 있어서, 전기 에피택셜층을 성장시키는 SOI 웨이퍼의 에피택셜성장 개시시의 가열광의 파장역에서의 표면의 반사율이 30%이상 80%이하가 되도록하여 에피택셜성장을 실시하면, 웨이퍼내의 온도분포를 보다 균일화할 수가 있고, 그 결과, 슬립 전위 등의 발생을 억제할 수가 있다.
그 때문에, 슬립 전위 등이 적은 고품질의 후막 SOI 웨이퍼를 효율 좋게 제조할 수가 있다.
도 1은 SOI 웨이퍼의 SOI층상에 에피택셜층을 성장시켜 SOI층을 두껍게 하는 SOI웨이퍼의 제조공정을 나타내는 설명도이다.
도 2는 본 발명에서 이용할 수 있는 매엽식의 기상 에피택셜 성장장치의 개략 구성도이다.
도 3은 포토닉 밴드갭 구조의 형성에 의한 SOI층측에서의 빛 반사의 상태를 모식적으로 나타내는 도면이다.
도 4는 SOI 웨이퍼의 반사율을 측정한 결과를 나타내는 그래프이다.
도 5는 에피택셜성장 전의 SOI 웨이퍼의 반사율과 에피택셜성장 후의 토탈 슬립 길이와의 관계를 나타내는 그래프이다.
본 발명자는, 기판이 되는 SOI 웨이퍼의 SOI층상에 에피택셜층을 성장시킬 때에 슬립 전위 등이 발생하기 쉬워지는 문제에 대하여 검토를 거듭했다.
그러한 가운데서, 본 발명자는, 굴절률이 서로 다른 산화막과 SOI층이, 에피택셜성장 개시시에 특정의 층두께 관계를 만족하는 경우에, 후술의 일차원 포토닉 밴드갭 구조가 형성되어 조사되는 가열광 스펙트럼에 대한 반사율이 극도로 커지는 것에 주목했다.
그리고, 이러한 산화막과 SOI층과의 광학적 구조에 유래한 반사 특성에 기인하여, 가열광 반사에 의한 SOI 웨이퍼의 가열에 불균일이 생겨, 슬립 전위 등의 발생으로 연결된다고 생각하였다.
그 다음에, 본 발명자는, 산화막과 SOI층과의 적층부가, 특정의 파장역에서 일차원 포토닉 밴드갭 구조를 형성하여 강한 반사가 발생하는 경우, 층두께관계를 적절히 조절하는 것으로 이 반사를 대폭적으로 억제하는 것이 가능한 것을 알게 되었다.
또한, 본 발명자가 예의 검토한 결과, 에피택셜성장에 사용되는 가열광의 스펙트럼은, 그 강도 피크가 통상 1.0㎛부근의 파장역에 있고, 산화막과 SOI층과의 적층부가 나타내는 해당 파장역의 빛에 대한 반사율이 작아지도록 산화막과 SOI층과의 층두께관계를 조절하는 것, 구체적으로는, 해당 파장역에서의 표면에서의 반사율이 80%이하, 보다 바람직하지는 70%이하가 되도록, 에피택셜성장을 실시하기 전의 시점에서의 기판이 되는 SOI 웨이퍼의 산화막의 두께 t1과 SOI층의 두께 t2를 조절하는 것에 의해, 광원으로부터의 가열에 기여하는 파장 성분은, 효율적으로 SOI 웨이퍼에 흡수되어 에피택셜층을 성장시킬 때의 가열에 수반하는 슬립 전위 등의 발생을 매우 효과적으로 억제할 수 있다는 것을 알게 되었다.
이하, 보다 상세히 설명한다.
본 발명자는, 기판이 되는 SOI 웨이퍼의 SOI층상에 에피택셜성장을 실시할 때의 조건과 웨이퍼상의 슬립 전위 등의 발생과의 관계를 상세에 검토한 결과, 다음의 사실을 파악하기에 이르렀다.
(1) 기판이 되는 SOI 웨이퍼의 SOI층상에 에피택셜성장을 실시할 때에, 슬립 전위 등이 발생하기 쉬워지는 경우가 있다. 구체적으로는, SOI층 측에서의 광조사에 의해 SOI 웨이퍼를 가열하는 경우이다.
(2) 슬립 전위 등의 발생이 현저한 것은, 조사하는 가열광의 파장(이하, 피크 파장 λ로 대표시킨다)과 산화막과 SOI층과의 당해 파장역에서의 광학적두께 tOP가 일정한 관계를 만족시키는 경우이며, 특히, 에피택셜성장 개시시에 tOP=0.5λ에 가까운 관계를 만족시키는 경우의 슬립 전위 등의 발생이 현저하다.
에피택셜성장을 실시할 때의 가열광 조사시에, 상기(2)의 조건을 만족하는 경우에 특히 슬립 전위 등이 발생하기 쉬웠던 원인으로서는, 이하와 같이 생각할 수 있다. SOI층 표면에서의 빛 반사는, 주위의 분위기(예를 들면 공기)와 SOI층과의 굴절률 차이에 유래한 전반사가 생각되지만, 이것은, 빛의 입사각도가 일정한 임계 각도 이상으로 큰 경우에만 발생하는 것으로서, 면내에 넓은 광원에서 SOI 웨이퍼의 전면에 균일하게 가열광이 조사가능한 경우에는, 그렇게 문제가 되는 것은 아니다. 그러나, 굴절률이 서로 크게 상위(相違)한 산화막과 SOI층이 조합되는 경우에는, 그 층두께와 입사광의 파장과의 관계에 의해서는, 빛의 입사 방향이 면 법선방향에 가까운 경우라도 매우 강한 반사가 일어나는 일이 있다.
예를 들면, 실리콘 산화막과 실리콘 층이 서로 교대로 적층된 구조와 같이, 주기적으로 굴절률이 변화하는 적층체의 층두께 방향에서는, 광양자화된 전자파 에너지에 대하여, 결정내의 전자에너지와 유사한 밴드 구조가 형성되어, 굴절률 변화의 주기에 대응한 특정 파장의 전자파가 적층체 구조내로 침입하는 것을 방해할 수 있는 것이 알려져 있다.
이러한 구조를 포토닉 밴드 구조라 칭하고, 다층막의 경우, 굴절률 변화가 층두께 방향으로만 형성되므로, 협의(狹義)로는 일차원 포토닉 밴드갭 구조라고도 한다.
이러한 포토닉 밴드갭 구조는, 적층 주기 수가 많아질수록, 입사가 금지되는 파장역(즉, 반사율이 커지는 파장역： 이하, 포토닉 밴드갭 역이라고 한다)이 넓어지는 경향으로 되지만, 적층 주기 수가 1이라도, 포토닉 밴드갭 역이 상대적으로 좁아지는 것만이어서, 갭 중심 파장 부근에서 매우 큰 반사가 발생하는 것에 변함은 없다. 전형적인 SOI 웨이퍼 구조, 즉, 베이스 웨이퍼상에 산화막과 SOI층이 1층씩 형성 된 상기 적층부의 구조는 이것에 해당하고, 일차원 포토닉 밴드갭 구조가 발생하기 위한 조건은, 산화막의 해당 파장역에서의 굴절률을 nl, SOI층의 해당 파장역에서의 굴절률을 n2로 하면, 산화막과 SOI층과의 입사광 파장역에서의 광학적 두 께 tOP = nl×tl ＋ n2×t2가, 입사광의 파장λ의 1/2(즉, 0.5λ)를 만족하는 경우이다.
이 때, 도 3에 나타난 바와 같은 일차원 포토닉 밴드갭 구조의 형성에 의해, SOI층 (18)측에서 가열광 hυ의 강한 반사가 일어난다.
특히, 산화막과 SOI층과의 광학적 두께의 비(tl×nl)/(t2×n2)가 1 부근일 때(즉, 양층의 광학적 두께가 서로 동일할 때)에, 강(强) 반사가 일어나는 파장역이 가장 넓어지게 되고 반사율도 높아진다.
또한, 산화막의 적외선 파장역의 굴절률 nl은, 실리콘 산화막의 경우는 1.5, SOI층의 굴절률 n2는, 실리콘 단결정의 경우는 3.5, Ge (게르마늄)의 경우는 4.0이며, SixGe1-x의 경우는, Si를 3.5, Ge를 4.0으로 하여, 혼정비(混晶比)x의 값에 의해 선형보간(線形補間))한 굴절률을 이용한다.
산화막과 SOI층이 형성하는 포토닉 밴드갭의 중심파장이, 입사광의 파장λ에 접근 하고 있으면, SOI층 표면에 균일하게 가열광이 조사되고 있어도 반사에 의한 영향으로 웨이퍼의 층두께 방향의 가열분포가 불균일하게 된다(이 불균일은, 후술하는 바와 같이, 반드시 반사가 일어나고 있는 SOI층측이 저온이 되도록 발생하는 것은 아니다).
베이스 웨이퍼의 층두께 방향의 온도 불균일이 발생한 경우, 베이스 웨이퍼의 면내 열응력도 층두께 방향으로 분포를 일으켜 슬립 전위 등이 발생하기 위한 응력으로서 작용한다.
특히, 베이스 웨이퍼내에 산소석출물이 형성되어 있으면, 이 산소석출물의 주위에있어서 웨이퍼를 구성하는 실리콘 단결정 벌크 영역에서는, 다수의 슬립 전위 등 등의 결정결함이 도입되는 것이라고 생각된다.
따라서, 산화막과 SOI층과의 적층부가 형성하는 포토닉 밴드갭의 중심 파장이, 입사광의 피크 파장λ로부터 가능한 한 떨어지도록, 산화막과 SOI층과의 각층두께를 조절하는 것에 의해, 상기 온도 불균일의 원인이 되는 가열광의 반사를 효과적으로 억제할 수 있고, 구체적으로는, 반사율을 80%이하로 할 수가 있다.
그러나, 현상(現狀)의 SOI 웨이퍼의 구조에서는 반사율을 30%미만으로 하는 것은 곤란하고, 그렇다면 하면 수율의 저하에 의해 비용이 증가하게 되어 버린다.
이것에 대하여, 본 발명자가 실험에 의해 예의 검토한 결과, 산화막을 이루는 SiO2의 파장역에서의 굴절률을 nl, SOI층을 이루는 반도체의 파장역에서의 굴절률을 n2로 하여, 그들 산화막과 SOI층과의 파장역에서의 광학적 두께 tOP가 0.5λ로부터 가능한 한 떨어지도록, 산화막의 두께 tl과 SOI층의 두께 t2를 각각 조절하는 것에 의해, 반사율을 30%이상 80%이하로 할 수가 있다.
그 결과, SOI층 측에서의 광조사에 의해 SOI웨이퍼를 보다 균일하게 가열하는 것이 가능하게 되어, 에피택셜성장 시에 SOI 웨이퍼에서 발생하는 슬립 전위 등을 보다 효과적으로 방지할 수 있다.
또한, 상기의 본 발명의 효과는, 에피택셜성장 시의 가열이, SOI층의 제1주표면 측에만 배치된 가열광원에 의해 행해지는, 이른바 편면 가열방식의 에피택셜 성장장 치를 이용하여 행해지는 경우는, 특히 현저하게 발휘된다.
이러한 에피택셜 성장장치에서는, 통상, 베이스 웨이퍼의 제2 주표면측(이면측)에 배치된 온도 센서(예를 들면 방사 온도계)에 의해, 이 베이스 웨이퍼의 온도를 측정하면서, 측정되는 베이스 웨이퍼의 온도가 설정 가열 온도로 승온·유지되도록, 전기 가열광 광원의 발열 출력을 제어하여 가열을 실시한다.
이 때, SOI층이 산화막과 함께 포토닉 밴드갭 구조를 형성하고 있으면, 다음과 같은 상황을 초래한다.
즉, 초기 단계에서는 온도 센서가 검지하는 베이스 웨이퍼의 온도는 설정온도보다 낮기 때문에, 가열광 광원의 출력은 증가 방향으로 제어되어 승온이 개시된다.
그러나, SOI층측에서는 도래한 가열광의 대부분이 반사되기 때문에, 베이스 웨이퍼의 제2 주표면 측에서 검지되는 온도도 좀처럼 상승하지 않는다.
그 결과, 광원의 제어부는, 검지온도를 목표치에 접근하도록 하여 가열광의 출력을 점점 더 증가시킨다.
즉, 반사가 그다지 일어나지 않은 경우(예를 들면, SOI층을 형성하지 않는 경면연마 웨이퍼 등에 에피택셜성장을 실시하는 경우)와 비교하여, 가열광 광원의 출력은 오버 측으로 시프트한 상태에서 제어되게 된다.
한편, SOI층 표면으로부터 베이스 웨이퍼측으로의 열전달은, 가열광의 직접 입사에 의한 복사열전달 뿐만이 아니라, 당연, 주위 분위기로부터의 열전도도 관여한다. 그리고, 가열광 광원의 출력이 오버 측으로 시프트 하고 있으면, 반사의 영향을 받지 않는 주위 분위기의 온도가 이상(異常)적으로 높아지고, 이것과 접하는 SOI층측 의 온도는 과잉으로 상승하여, 베이스 웨이퍼의 표리(表裏)의 온도차도 매우 커지게 된다.
그 결과, SOI웨이퍼의 온도 불균일은 점점 더 확대하기 쉬워진다.
그러나, 산화막과 SOI층과의 적층부에서의 포토닉 밴드갭 형성을 억제하고, 본 발명과 같이 표면에서의 반사율을 30%이상 80%이하로 하는 것에 의해, 편면 가열 방식의 에피택셜 성장장치를 이용하는 경우라도, SOI 웨이퍼상의 슬립 전위 등의 발생을 효과적으로 방지할 수 있다
이 효과는, 가열 설정온도가 예를 들면 1000℃이상 1300℃이하로 높고, 또한, 그 설정온도까지의 승온속도가 예를 들면 50℃／초 이상 100℃／초 이하로 큰 경우에 특히 현저하다.
즉, 승온속도가 크게 설정되어 있는 경우, 웨이퍼의 두께 방향의 열전도가 충분히 진행하지 않는 동안에, 가열광 광원의 출력이 강하게 되어, 온도측정되는 베이스 웨이퍼의 제2 주표면상에서의 온도상승은, SOI층측의 온도에 대하여 점점 더 지연되게 된다.
그 결과, 가열광 광원의 출력이 보다 과잉으로 강해지기 쉬워져, 온도 불균일도 일어나기 쉬워지기 때문이다.
이하, 첨부의 도면을 참조하면서, 본 발명의 실시의 형태에 대하여 구체적으로 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.
도 1은 기판이 되는 SOI 웨이퍼의 SOI층상에 에피택셜층을 성장시켜 SOI층을 두껍게 하는 SOI 웨이퍼의 제조방법을 나타내는 설명도로서, 에피택셜층을 성장시키는 기판이 되는 SOI 웨이퍼는, 2매의 실리콘 웨이퍼를 접합시키고, 그 후에 이온 주입 박리법에 의하여 SOI층을 박막화하는 방법에 의해 제작하는 방법을 나타낸 것이다. 여기에서는, 에피택셜층을 성장시키는 기판이 되는 SOI 웨이퍼를 제작하는 공정은 이온 주입 박리법에 의한 것으로 했지만, 이온 주입 박리법에 한정되지 않고, 어떤 방법으로 제작해도 좋다.
예를 들면, 실리콘 웨이퍼에 산소이온을 주입한 후에 열처리하는 방법(SIMOX법)이라도 좋고, 본드 웨이퍼로서 실리콘 단결정 웨이퍼상에, Si, SiGe, Ge등의 반도체 단결정을 에피택셜성장한 에피택셜 웨이퍼를 이용할 수도 있다.
또한, 접합 후, 연삭 등에 의해 박막화하여 SOI 웨이퍼를 제조한 경우에도 적용할 수 있다.
우선, 공정(a)에서는, 2매의 실리콘 경면 웨이퍼를 준비하는 것으로, 디바이스의 사양에 맞은 지지 기판이 되는 베이스 웨이퍼(14)와 SOI층이 되는 본드 웨이퍼(11)을 준비한다.
다음에, 공정(b)에서는, 그 중이 적어도 한쪽의 웨이퍼, 여기에서는 본드 웨이퍼 (11)을 예를 들면 열 산화하여, 그 표면에, 예를 들면 막두께가 10nm이상 500nm 이하의 산화막(12)를 형성한다.
이 산화막의 형성은, CVD등의 방법을 채용하는 것도 가능하다
전기 산화막(12)의 막두께는, 열산화의 경우는, 산화처리 온도나 시간, 산화처리에 이용하는 분위기중의 산소농도 등에 의해 정밀하게 조절 가능하다.
이 경우, 산화처리 온도를 높게 하는 것, 산화처리 시간을 길게 하는 것, 산화처리 에 이용하는 분위기중의 산소농도를 높게 하는 것이, 산화막(12)의 막두께를 두껍게 하는 방향으로 기여한다.
이 산화막(12)의 막두께가, 그대로, 후의 공정(f)에서 제작되는 기판이 되는 SOI 웨이퍼의 산화막(매입 산화막)(17)의 막두께 tl이 된다.
다음에, 공정(c)에서는, 본드 웨이퍼(11)의 편면에 대하여 수소이온 또는 희가스(He. Ne, Ar, Kr,Ⅹe) 이온으로 이루어진 이온 군으로부터 선택되는 적어도 1종류, 여기에서는 수소이온을 주입하고, 이온의 평균 진입 깊이에 있어서 표면에 평행한 이온 주입층(13)을 형성시킨다.
이온 주입층(13)의 깊이는, 예를 들면 20nm이상 2000nm 이하의 값으로 할 수가 있고, 이온 주입 에너지 등에 의해 정밀하게 조절 가능하다.
이 경우, 이온 주입 에너지를 높게 하는 것이, 이온 주입층(13)의 깊이를 깊게 하는 방향으로 기여한다.
이 이온 주입층(13)의 깊이는, 후의 공정(f)에서 제작되는 기판이 되는 SOI 웨이퍼의 SOI층(18)의 막두께를 결정하는 것에 직접적으로 관여하고, 산화막(17)의 막두께와 박리 직후의 SOI층(18)의 막두께의 합(和)과 거의 동등하다.
다음에, 공정(d)은, 수소이온을 주입한 본드 웨이퍼(11)의 수소이온 주입면을 베이스 웨이퍼(14)에 산화막을 개입시켜 중합시켜 밀착시키는 공정이다.
상온의 청정분위기하에서 2매의 웨이퍼의 표면끼리를 접촉시키는 것에 의해, 접착제 등을 이용하는 일 없이 웨이퍼끼리가 접착된다.
다음에, 공정(e)는, 이온 주입층(13)을 경계로 하여 박리하는 것에 의해 박리 웨이 퍼(15)와 SOI 웨이퍼(16)로 분리하는 박리 열처리 공정이다.
예를 들면, 불활성 가스 분위기하 약 400~600℃의 온도에서 열처리를 가하면, 결정의 재배열과 기포의 응집에 의하여 박리 웨이퍼(15)와 SOI 웨이퍼(16)로 분리된다. 또한, 박리용 이온 주입층(13)을 형성할 때의 이온 주입양을 높이거나 또는 중합시키는 면에 대하여 미리 플라즈마 처리를 실시하여 표면을 활성화 하거나 하는 것에 의해, 박리 열처리를 생략할 수 있는 경우도 있다.
또한, 박리 웨이퍼(15)는, 박리면을 연마 후, 다시 본드 웨이퍼 또는 베이스 웨이퍼로서 재이용이 가능하다.
박리 공정의 후, 공정(f)에서 결합열처리공정을 실시한다.
이 공정은 전기 공정(d)(e)의 밀착 공정 및 박리 열처리 공정에서 밀착시킨 웨이퍼끼리의 결합력으로는, 그대로 디바이스 공정에서 사용하기에는 약하기 때문에, 결합 열처리로서 SOI 웨이퍼(16)에 고온의 열처리를 실시하여 결합강도를 충분한 것으로 한다.
이 열처리는, 예를 들면 불활성 가스 분위기하, 1000~1200℃에서 30분부터 2시간의 범위로 행해진다.
이 경우, 박리 열처리를, 예를 들면 800℃이상 등의 고온에서 실시하는 것에 의해 결합 열처리를 겸하는 것으로 하여, 단독으로 실시하는 결합열처리를 생략해도 좋다.
또한, 이 후에, SOI층(18)의 표면, 즉 박리 면의, 공정(c)에서의 이온 주입에 의한 데미지층등을 없애기 위하여, 연마대(硏磨代)가 매우 작은 연마, 이른바 터치 폴리 쉬나, 산화 열처리 후에 생성한 산화막을 에칭 제거하는, 이른바 희생 산화 등을 실시해도 좋다.
이상과 같은 공정을 거치는 것으로 산화막(17) 및 SOI층(18)을 구비하여, SOI층(18)상에 에피택셜성장을 행하기 위한 기판이 되는 SOI 웨이퍼(19)를 제작할 수 있다.
다음에, 공정(g)는, 기판이 되는 SOI 웨이퍼의 SOI층상에 에피택셜성장을 실시하여, 소망한 두께의 SOI층을 가지는 SOI 웨이퍼를 제조하는 공정이다.
이 에피택셜성장은 예를 들면 도 2에 나타낸 바와 같은 매엽식의 기상 에피택셜
성장장치를 이용하여 행해진다.
이 에피택셜 성장장치(30)은 예를 들면 실리콘 단결정 웨이퍼(웨이퍼 W) 등의 기판의 주표면에, 기상 에피택셜성장 시키기 위한, 가열을 수반하는 처리를 1매씩 실시하는 장치이다.
에피택셜 성장장치(30)은, 주로 에피택셜성장 용기(31)과 웨이퍼 W를 재치하기 위한 서셉터(32)와 서셉터(32)를 지지하는 지지수단(33), 온도측정수단(34)과 웨이퍼 W를 가열하기 위한 가열장치(35)등을 갖추어 구성되어 있다.
에피택셜성장 용기(31)은, 웨이퍼 W를 내부에 배치하여 에피택셜성장을 행하기 위한 것으로, 그 정벽(頂壁)(31a)와 저벽(31b)는, 투광성의 석영으로 구성되어 있다. 또한, 열처리 용기(31)의 측벽에는, 에피택셜성장 용기(31)내에 반응 가스를 공급하기 위한 가스 공급구(31c)와 에피택셜성장 용기(31)로부터 반응 가스를 배출하기 위한 가스 배출구(31d)가 형성되어 있다.
서셉터(32)는, 에피택셜성장 용기(31)의 내부에 구비되고, 그라파이트에 탄화 규소가 코팅되어 형성되어 있다.
서셉터(32)의 상면에는, 웨이퍼 W를 재치하기 위한 대략 원형의 홀(座ぐり)(32a)이 형성되어 있다.
지지수단(33)은, 서셉터(32)의 하부에 있어서 상하 방향으로 연재(延在)하는 회전축(33a)[회전축(33a)에는, 도시되지 않은 회전 구동 수단이 연결되어 있다]과 회전축(33a) 상단부로부터 경사져 상방을 향하여 방사상으로 분기하고, 그 선단부가 서셉터(32) 하면을 지지하는 스포크(33b)에 의해 구성되어 있다.
서셉터(32)의 이면(裏面)에 있어서, 지지수단(33)의 스포크(33b) 선단부와 접촉 하는 개소에는, 도시하지 않는 요부가 구성되어 있다.
이 요부에 스포크(33b) 선단부가 함입(陷入)되는 것으로, 서셉터(32)는 지지수단(33) 상에 고정되게 되어 있다.
본 실시 형태에 있어서 에피택셜성장을 위한 가열은, 에피택셜성장 온도까지의 승온 속도가 50℃／초 이상 100℃／초 이하, 예를 들면 75℃／초로 설정된 급속 가열로 행해진다.
SOI 웨이퍼는, SOI층이 가열 램프(35)에 접하도록 상측에 배치된다.
가열 램프(35)가 발하는 가열광은, 예를 들면 피크 파장 λ가 예를 들면 1000nm의 근적외선이다.
에피택셜성장의 반응온도는, 예를 들면 실리콘의 경우는 900℃이상 1200℃이하에서 행해진다.
또한, 에피택셜성장의 반응시간은, 예를 들면 30초 이상 30분 이하로 행해진다. 반응시간은 길어도 좋지만, 그 경우는 생산성이 저하한다.
또한, 에피택셜층의 막두께는 반응 가스의 유량, 반응온도, 반응시간에 의해 조절할 수 있다.
에피택셜성장 후의 에피택셜층(20)은, 에피택셜성장 전의 SOI층(18)과 일체로 되어 에피택셜성장 후의 SOI 웨이퍼(21)의 SOI층을 형성한다.
이와 같이 하여 소망한 막두께의 SOI층을 가지는 SOI 웨이퍼(21)가 제조된다.
그런데, 전술한 바와 같이, 공정(b)의 단계에서, 산화막(17)의 두께 tl가 결정된다.
또한, 공정(c)의 이온 주입시의 이온 주입 에너지에 의해 결정되는 이온 주입 깊이에 있어서 공정(e)의 단계에서 박리되기 때문에, 박리 직후의 SOI층(18)의 두께 t2가 공정(c) 시에 결정된다.
즉, 공정(b) 및 공정(c)의 단계에 있어서, 조건을 적당하게 조절하는 것으로, 산화막(17)의 두께 tl 및 SOI층(18)의 두께 t2의 두께를 조절할 수가 있다.
여기에서는 이온 주입 박리법에 의해 기판이 되는 SOI 웨이퍼를 제작하는 경우의, 산화막(17)의 두께 tl, SOI층(18)의 두께 t2의 조절방법을 설명하였지만, 다른 방법에 의해 에피택셜층을 성장시키는 기판이 되는 SOI 웨이퍼를 제작하는 경우에 있어서도, 적당한 방법으로 산화막의 두께 tl 및 SOI층의 두께 t2를 조절할 수가 있다.
예를 들면, SIMOX법에서는, 예를 들면, 산소이온을 주입할 때의 주입 에너지 등을 조절하는 것에 의해 산화막의 두께 tl 및 SOI층의 두께 t2를 조절할 수가 있다.
또한, 양층의 각층두께tl, t2와 굴절률 nl, n2가 결정되면, 포트닉 밴드갭 이론에 의해, 적층부의 반사율의 파장 의존성을 계산에 의해 시뮬레이션할 수가 있다.
즉, 본 발명은, 산화막(17)과 SOI층(18)과의 적층부가 일차원 포토닉 밴드갭 구조를 가능한 한 형성 하지 않는 것, 즉, 양층의 광학적두께의 합계 tOP가, 포토닉 밴드갭 형성조건이 되는 0.5λ로부터 가능한 한 떨어지도록, 실리콘 산화막(17)의 층두께tl와 SOI층(18)의 층두께t2를 조절하는 점에 특징이 있다.
이러한 층두께관계를, 에피택셜성장 개시시에 있어서 만족시키는 것에 의해, 에피택셜성장 후의 SOI 웨이퍼상의 슬립 전위 등의 결함밀도를 억제할 수가 있다.
에피택셜성장 개시시에 소정의 반사율을 가지는 것이 에피택셜성장 후의 SOI 웨이퍼의 품질에 영향을 주는 것은, 성장 개시시에 면내 온도가 불균일이면, 불균일하게 에피택셜층이 성장하고, 그 후의 성장과정에 있어서도 균일성이 수정되지 않기 때문이라고 생각된다.
(실시예 1)
이하, 본 발명의 실시예를 나타내어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.
도 1에 따라, 기판이 되는 SOI 웨이퍼를 이온 주입 박리법에 의해 제작하는 방법에 대하여 설명한다.
산소농도가 20ppma의 CZ 실리콘 단결정 기판[직경 200 mm(8인치), 두께 625 ㎛]의 박원판 상의 웨이퍼를 4매 준비하고, 각각 2매씩을 본드 웨이퍼와 베이스 웨이퍼로 하였다.
다음에, 이 2매의 본드 웨이퍼를 산화분위기 하에서 열처리하여, 웨이퍼 표면 전체에 산화막을 형성시켰다.
이 때, 열처리 시간을 조절하여, 산화막의 두께를 145nm로 하였다.
이 본드 웨이퍼에 도즈량 10×1016/cm2, 주입 에너지를 조절하는 것에 의해 주입 깊이를 195nm, 215nm로 한 조건으로 2매의 본드 웨이퍼에 각각 수소이온 주입을 실시하였다.
그 다음에, 도 1의 공정(d)(e)(f)에 따라, 2매의 기판이 되는 SOI 웨이퍼를 준비했다.
이러한 SOI 웨이퍼의 산화막의 두께 tl와 SOI층의 두께 t2의 조합 t2/tl의 조합은, 각각 50nm/145nm, 70nm/145nm이었다.
이들 SOI 웨이퍼의 반사율을 측정하였다.
이 결과를 도 4에 나타내었다.
가열램프에 의한 광량이 최대가 되는 1000nm부근에서는 반사율은 각각 76%, 80%이었다.
다음에, 도 2에 나타난 바와 같은 매엽식의 기상 에피택셜 성장장치를 이용하여, 상기의 기판이 되는 SOI 웨이퍼의 SOI층상에 에피택셜층을 성장시켰다.
반응온도는 1050℃, 반응시간은 30초로 하였다.
에피택셜층의 막두께는 모두 1000nm이고, 에피택셜성장 후의 SOI층의 총 막두께와 산화막의 두께는, 각각 1050nm/145nm, 1070nm/145nm가 되었다.
이와 같이 하여 에피택셜성장을 실시한 SOI 웨이퍼에 대하여, 토탈 슬립 길이를 측정한 바, 각각 5mm, 30mm였다.
(실시예 2·비교예)
다음에, 실시예 1과 같은 방법(주입 깊이： 215nm)으로, 산화막의 두께와 SOI층의 두께를 조절하여 표면 반사율을 각각 30%~95%로 한 기판이 되는 SOI 웨이퍼를 7매 준비하였다.
이들 기판이 되는 SOI 웨이퍼의 SOI상에 에피택셜층을 반응온도 1050℃, 반응시간 30초의 조건 하에서 1000nm성장시켜, SOI 웨이퍼를 제조하였다.
에피택셜성장 후에 측정한 토탈 슬립 길이와 에피택셜성장 전의 SOI웨이퍼의 반사율의 관계를 도 5에 나타내었다.
반사율이 80%를 넘는 SOI 웨이퍼에서는 토탈 슬립 길이가 허용 값인 100 mm를 넘을 가능성이 있지만, 반사율 80%이하의 SOI 웨이퍼에서는, 토탈 슬립 길이가 허용값 이하이고, 특히 반사율이 70%이하에서는, 거의 0이 되고 있다. 반사율이 60%이하에서는, 모두 0이었다.
또한, 본 발명은, 상기 실시형태로 한정되는 것은 아니다.
상기 실시형태는 단순한 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 같은 작용 효과를 나타내는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.

Claims (4)

  1. 베이스 웨이퍼상에 산화막 및 SOI층을 형성한 SOI 웨이퍼의 SOI층상에 에피택셜층을 성장시켜 SOI층을 두껍게 하는 SOI 웨이퍼의 제조방법에 있어서, 전기 에피택셜층을 성장시키는 SOI 웨이퍼의 에피택셜성장 개시시의 가열광의 파장역에서의 표면의 반사율이 30%이상 80%이하가 되도록 하여 에피택셜성장을 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  2. 제1항에 있어서, 전기 에피택셜층을 성장시키는 SOI 웨이퍼의 표면의 반사율을, 전기 산화막의 두께 및 전기 SOI층의 두께를 각각 조절하는 것에 의해 30%이상 80%이하가 되도록 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  3. 제1항 또는 제2항에 있어서, 전기 에피택셜층을 성장시키는 SOI 웨이퍼는, 본드 웨이퍼의 표면으로부터 수소이온, 희가스 이온 또는 이들의 혼합 가스 이온을 이온 주입하여 웨이퍼 내부에 이온 주입층을 형성하고, 이 본드 웨이퍼의 이온 주입된 측의 표면과 베이스 웨이퍼의 표면을, 산화막을 개입시켜 밀착시키고, 그 후에 열처리를 가하여 이 이온 주입층을 벽개면으로 하여 본드 웨이퍼를 박막 상태로 분리하여 제작하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  4. 제1항 내지 제3항 중의 어느, 한 항에 기재된 SOI 웨이퍼의 제조방법에 의해 제조 된 SOI 웨이퍼.
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