KR20080101287A - 반도체 장치 - Google Patents

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Abstract

본 발명은, 이온 주입에 의한 소오스 드레인 형성 이후 소오스 드레인 영역에 금속 실리사이드를 형성하는 공정에서 금속 실리사이드층 자체가 실질적으로 소오스 드레인 영역의 역할을 하도록 소오스 드레인 영역의 금속 실리사이드층 깊이가 소오스 드레인 영역의 불순물층 형성 깊이의 50% 이상 되도록 형성하는 것을 특징으로 하는 반도체 장치를 개시한다.
본 발명에 따르면 소오스 드레인 영역의 고농도 불순물의 측방 확산에 의한 단채널 효과 발생을 줄이고, 콘택 계면 등의 내부 저항을 줄여 동작 정확성과 효율성을 향상시킬 수 있다.

Description

반도체 장치{semiconductor device}
도1 내지 도4는 본 발명의 일 실시예를 형성하기 위해 소오스/드레인 영역과 게이트 전극에 금속 실리사이드를 형성하는 공정의 중요 단계를 나타내는 공정 단면도들,
도5 및 도6은 본 발명의 다른 실시예에 따른 소오스/드레인 영역 및 게이트 전극을 가지는 MOSFET를 나타내는 단면도들이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 소오스 드레인 영역에 실리사이드층을 가지는 반도체 장치에 관한 것이다.
현재의 반도체 장치 소자 고집적화에 따라 MOSFET 소자의 크기가 점점 작아지면서 소자의 성능을 향상시키기 위한 많은 노력들이 이루어지고 있다.
고집적화된 반도체 장치에서 소오스 드레인 영역을 깊게 형성할 경우, 정션을 통한 누설 전류가 많아지고, 휘발성 메모리 소자에서 리프레쉬 주기가 짧아지는 등 문제가 있다. 따라서, 소오스 드레인 영역의 정션은 점차 얕게 형성하게 된다. 그러나, 얕은 소오스/드레인에 의해 FET 소자 내의 저항 값이 커진다. 소오스/드레인(Source/Drain) 영역에는 콘택 플러그와 함께 오믹 콘택(Ohmic contact)을 형성하기 위하여 매우 높은 농도로 불순물 도핑이 이루어지고, 소오스 드레인 영역의 표면에 금속층을 적층하여 실리사이드를 형성할 수 있다.
그러나, 고농도 불순물 도핑은 높은 불순물 농도로 인해서 후속의 열공정으로 인한 불순물의 횡적 확산(lateral diffusion)을 유발하여 단채널 효과(short channel effect) 등과 같은 문제를 발생시킬 수 있다. 한편, 불순물 확산은 소오스 드레인 영역의 불순물 농도를 낮추어 소오스 드레인 영역과 콘택 플러그 사이의 오믹 콘택 형성을 어렵게 하고, 여전히 소오스 드레인 영역이 높은 내부 저항을 가지도록 한다는 문제가 있다.
소오스 드레인 영역의 실리사이드층 형성도 실리사이드층이 표면에 한정되어 오믹 콘택 형성에 도움이 될 수 있지만 소자 내 충분한 도전성 확보가 어렵다는 문제가 있다.
소오스 드레인 영역의 높은 저항은 소자의 성능 및 효율을 감소시킨다.
본 발명은 상술한 종래 반도체 장치의 문제점을 경감하기 위한 것으로,
소오스 드레인 영역의 형성 깊이를 얇게 유지한 상태로 내부 저항을 낮출 수 있는 구성의 반도체 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는, 이온 주입에 의한 소오스 드레인 형성 이후 소오스 드레인 영역에 실리사이드를 형성하는 공정에서 실리사이드 영역 자체가 실질적으로 소오스 드레인 영역의 역할을 하도록 소오스 드레인 영역의 실리사이드층 깊이가 소오스 드레인 영역의 불순물층 형성 깊이의 50% 이상 되도록 형성하는 것을 특징으로 한다.
본 발명의 반도체 장치의 일 실시예에 따르면 게이트층 자체도 전체 깊이가 실리사이드층으로 이루어질 수 있다.
본 발명의 반도체 장치에서 소오스 드레인 영역의 실리사이드층 깊이는 30 내지 80nm 로 형성될 수 있다.
본 발명의 반도체 장치의 일 실시예에 따르면 소오스 드레인 영역의 전체 깊이가 실리사이드로 이루어질 수 있다.
본 발명의 반도체 장치는 CMOS형 반도체 장치일 수 있다.
이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
먼저, 도1을 참조하면, 도시되지 않지만 반도체기판(10)에 웰(미도시) 형성을 위한 이온 주입을 실시하고, 소자 분리를 위한 소자분리용 절연막(미도시)을 형성한다.
이어서, 기판 전면에 게이트 절연막과 게이트막을 형성한다. 통상, 게이트 절연막은 활성영역(액티브 영역)의 기판 산화를 통해 형성되고, 게이트막은 도핑된 폴리실리콘층으로 이루어진다.
패터닝을 통해 게이트패턴을 형성한다. 게이트 패턴은 게이트 절연막(20) 및 게이트 전극(30)의 층구조를 가진다. 게이트 패턴을 이온주입 마스크로 기판에 통상의 조건으로 LDD용 불순물층(40a,40b)을 형성한다. 이어서 기판 전면에 스페이서막을 적층하고 이방성 식각하여 게이트 패턴 측벽에 스페이서(50)를 형성한다. 스페이서막은 통상 화학기상증착(CVD)를 통해 실리콘 질화막이나 실리콘 산화막으로 형성한다.
도 2를 참조하면, 도1의 상태에서 반도체기판(10)의 전면에 소오스 및 드레인 영역(60a,60b) 형성을 위한 불순물 이온 주입을 실시한다. LDD용 불순물 이온주입에 비해 더 높은 에너지와 도즈량으로 이온주입을 실시한다.
이때 스페이서(50)는 일종의 자기정합 마스크로 사용되며, 스페이서(50) 아래에만 상대적으로 얕은 저농도 불순물층이 형성되고, 그 외측으로 상대적으로 깊은 고농도 불순물층이 형성되어 LDD구조의 소오스 드레인 영역이 형성된다.
이 때에는 소오스 드레인 정션을 통한 누설전류가 증가하는 것을 막기 위하여 가령, NMOS 트렌지스터 영역에서는 소오스 드레인 정션에 의한 누설전류를 줄이기 위해 통상의 소오스 드레인 영역에 대한 이온주입보다 낮은 dose (대략 5 ×1013 정도의 dose)와 20KeV ~ 30KeV 에너지로 P(인)이온주입 공정을 진행한다. 또한 가령, PMOS 트렌지스터 영역에서는 붕소(B) 이온을 1×1013 ~5 ×1013 정도의 dose와 6KeV ~ 8KeV 에너지로 이온주입 실시한다.
도 3을 참조하면, 도2의 상태에서 기판 전면에 금속층(70)을 적층한다. 금속층(70) 적층에는 스퍼터링이나 화학기상증착이 모두 이용될 수 있다. 금속층(42)은 천이금속류로써 티타늄(Ti)층, 코발트(Co)층, 니켈(Ni)층, 텅스텐(W)층, 몰리브덴(Mo)층, 백금(Pt)층 및 바나듐(V)층으로 이루어진 천이금속군 중에서 선택된 어느 한 층으로 형성할 수 있다.
통상 니켈(Nickel)이나 코발트(Cobalt)를 이용하여서 실라시이드 공정을 형성하게 되는데, 이 때에서 종래의 공정보다 깊게 실리사이드층을 형성하게 된다. 가령, Ni이나 Co를 기존보다 두껍게 15 ~ 40 nm 정도로 증착하여 기존의 MOSFET 소자보다 2배에서 4배 정도로 깊은 실리사이드층을 형성하게 된다. 또한 이 때에는 폴리실리콘 게이트 상부도 금속 실리사이드층이 된다. 이를 이용하여서 폴리실리콘 게이트를 전체를 금속 실리사이드로 하여 FUSI 게이트를 형성할 수도 있다.
도4를 참조하면, 도3의 상태에서 1차 열처리를 통해 적층된 금속층과 하부 실리콘층이 반응하게 된다. 금속층(70)은 실리콘 원자와 함께 게이트 전극(30)이나 소오스 및 드레인 영역(60a, 60b) 상부에 전체 두께의 상당한 부분을 차지하는 금속 실리사이드층(80a, 80b, 90)을 형성한다.
1차 열처리는 급속 열처리(Rapid Thermal Processing:이하, RTP라 한다) 형태로 실시될 수 있다. 금속층(70)은 게이트전극(30), 소오스 및 드레인 영역(60a,60b)과는 직접 접촉되어 있으나, 스페이서(50)에 의해 게이트 전극(50) 측벽과는 직접 접촉되지 않는다. 따라서, 금속층이 직접 접촉되는 게이트 전극 상부 와 소오스 드레인 영역에만 금속 실리사이드층이 형성된다.
1차 열처리에서 RTP처리는 금속층의 종류에 따라 차이가 있으나 가령, 티타늄 금속의 경우 650℃에 30초간 실시할 수 있다. 1차 RTP결과 상기 금속층(42)과 접하는 실리콘원자를 포함하는 물질층사이에는 금속 실리사이드층이 형성되어 게이트전극과 소오스 및 드레인 영역의 계면이 된다. 계면의 금속 실리사이드층은 이후 콘택 플러그와의 접촉면을 이루면서 접촉부에서 계면 저항을 낯추어 오믹 콘택이 이루어지도록 한다.
금속 실리사이드층이 형성된 뒤에는 잔류 금속층을 제거하여 금속 실리사이드층(80a, 80b, 90)만 남기도록 한다. 금속층 제거를 위해서는 금속 종류별로 여러 가지 화학물질을 사용할 수 있다. 예컨데, 높은 식각선택성이 있는 식각물질인 황산(H2SO4)용액을 사용할 수 있다.
계속해서 금속 실리사이드층(44)의 비 저항을 더욱 낮게하여 게이트전극(16), 소오스 및 드레인 영역의 계면에서 면저항을 더욱 낮추기 위해 2차 RTP처리 할 수 있다. 2차 열처리는 가령 RTP를 통해 850도씨에서 30초간 실시할 수 있다. 2차 열처리는 어닐링으로서 결정 결함을 치유하는 역할을 하거나, 결정 구조를 변화시켜 금속 실리사이드의 비저항을 더욱 낮추는 역할을 할 수도 있다.
도시되지 않지만 다음 단계에서 도4의 상태에서 기판 전면에 라이너 절연막 및 층간 절연막이 형성된다. 이들 라이너 절연막 및 층간 절연막을 특히 PMD(Premetal dielectric)이라 칭하기도 한다. 패터닝 작업을 통해 PMD막에는 게이 트, 소오스, 드레인 영역 가운데 적어도 하나의 일부를 드러내는 콘택 홀이 형성된다. 즉, 콘택 홀 저면에는 금속 실리사이드층이 드러나게 된다. 메탈 공정을 통해 콘택 홀을 채우는 콘택 플러그가 형성된다. 콘택 플러그의 하부와 금속 실리사이드층은 전기적으로 접속된다.
도5는 도4와 유사하게 금속 실리사이트층을 형성한 상태를 나타낸다. 단, 도5의 금속 실리사이드층(190, 180a, 180b)은 게이트 영역에서 게이트 전극 전체를 이루고 있다. 즉, 모든 폴리실리콘층이 금속 실리사이드층으로 변화되었다. 폴리실리콘층은 통상 기판의 단결정 실리콘층에 비해 쉽게 실리사이드화되므로 게이트 전극(30)이 소오스 드레인 영역의 불순물층보다 두꺼운 경우에도 도5와 같은 구조를 이룰 수 있다.
도6을 참조하면, 도6에서는 소오스 드레인 영역의 금속 실리사이드층(280a,280b)이 깊지만 전반적으로 불순물 이온주입층(260a,260b)에 의해 감싸진 상태를 이루고 있다. 이런 형태는 소오스 드레인 영역에 대한 불순물 이온주입을 할 때 높은 에너지와 낮은 농도, 낮은 도즈(dose)량을 적용하여 이루어질 수 있고, 이온주입에서 틸트 이온주입을 하여 이루어질 수 있다.
금속 실리사이드층은 얕은 깊이로 형성되어도 도전성이 높아 소오스 드레인 영역에서 금속 실리사이드층이 바로 기판(10)층과 접하면 누설전류가 많아질 수 있다. 도6과 같은 소오스 드레인 영역의 구조는 금속 실리사이드층(280a,280b)이 기판(10)과 바로 접하여 누설전류가 많아지는 것을 억제하는 역할을 할 수 있다.
본 발명에 따르면 MOSFET 소자의 소오스 드레인 영역에서 후속 열공정에 의 해 발생하는 측면 확산을 억제하여 단채널 효과 발생을 방지하고, 높은 저항으로 인해서 소자의 성능 감소를 막을 수 있다.
또한 소오스 드레인 영역에 두꺼운 금속 실리사이드층을 형성하면서 동시에 FUSI 게이트를 형성하여 효과적으로 E.O.T(effective oxide thickness)를 낮추고 이로 인해서 소자의 성능을 더 향상시킬 수 있다.
본 발명에 따르면 소오스 드레인 영역의 불순물층 두께에 50% 이상 상당 부분을 차지하는 두꺼운 실리사이드층을 형성하여 고농도 불순물의 측방 확산에 의한 단채널 효과 발생을 줄임과 동시에, FET 소자를 가진 반도체 장치에서 콘택 계면 등의 내부 저항을 줄여 동작 정확성과 효율성을 향상시킬 수 있다.
또한, 본 발명에 따르면 동시에 FUSI 게이트를 형성하여 효과적으로E.O.T 를 낮출 수 있게 된다. 즉, 기존의 폴리실리콘 게이트를 적용한 소자에서 발생하는 폴리 디플리션(poly depletion) 현상을 효과적으로 막고, 소자의 성능을 향상시킬 수 있다.

Claims (5)

  1. 금속산화물반도체형 전계효과트랜지스터(MOSFET)를 가지며, 상기 MOSFET에서 불순물 이온 주입에 의해 형성된 소오스/드레인 영역의 표면에 금속 실리사이드층이 형성되고,
    상기 금속 실리사이드층은 상기 소오스/드레인 영역을 이루는 불순물 이온주입층 깊이의 50% 이상 두께로 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 MOSFET의 게이트 전극은 전체 두께가 금속 실리사이드층으로 이루어지는 전체 실리사이드(FUSI) 게이트형인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소오스/드레인 영역의 상기 금속 실리사이드층 깊이는 30nm 내지 80nm 로 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 소오스/드레인 영역의 전체 깊이가 상기 금속 실리사이드층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 금속 실리사이드는 코발트 실리사이드 또는 니켈 실리사이드인 것을 특징으로 하는 반도체 장치.
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