KR20080095294A - ＧａＮ계 반도체 발광소자 및 그것의 제조방법 - Google Patents

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KR20080095294A
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쇼와 덴코 가부시키가이샤
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Abstract

GaN계 반도체 발광소자(1)는 GaN계 반도체로 각각 형성된 n형 반도체층, 발광층 및 p형 반도체층이 순차로 적층되고, 최상층으로서 금속으로 이루어진 제 1 결합층(14)을 갖는 적층체(10A), 및 도전성 기판(31) 상에 형성되어 있고, 상기 도전성 기판이 형성되어 있는 측과는 반대측에 있는 면이 상기 제 1 결합층(14)과 결합하도록 되어있고, 상기 제 1 결합층(14)과 같은 결정 구조의 금속으로 이루어지고, 또한 결합면의 수직 방향과 결합면의 면내 방향 모두에서 동일한 결정 배향을 나타내게 하는 제 2 결합층(33)을 포함한다.
GaN계 반도체 발광소자, GaN계 반도체 발광소자의 제조방법

Description

ＧａＮ계 반도체 발광소자 및 그것의 제조방법{GaN-BASED SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR THE FABRICATION THEREOF}
본 발명은 GaN계 반도체로 각각 형성된 성분층을 구비한 GaN계 반도체 발광소자 및 그것의 제조방법에 관한 것이다.
최근, GaN계 화합물 반도체 재료는 단파장 발광소자에 사용되는 반도체 재료로서 주목을 받아왔다. GaN계 화합물 반도체는 사파이어 단결정, 각종 다른 산화물 또는 Ⅲ-Ⅴ족 화합물의 기판 상에 유기금속 화학증착법(MOCVD), 분자선 에피택셜법(MBE) 등에 의해 형성된다.
사파이어 단결정 기판은 GaN와의 격자상수차가 10% 이상이지만, AlN 또는 AlGaN의 버퍼층을 형성함으로써 우수한 질화물 반도체를 형성할 수 있기 때문에 일반적으로 널리 사용되고 있다. 사파이어 단결정 기판을 사용할 경우에는 n형 반도체층, 발광층 및 p형 반도체층이 이 순서로 순차로 적층된다. 사파이어 단결정 기판은 절연체이기 때문에, 구성 구조는 일반적으로 p형 반도체층 상에 형성된 포지티브 전극 및 n형 반도체층 상에 형성된 네가티브 전극이 존재하게 된다. 예컨대 포지티브 전극으로서 산화 인듐 주석(ITO)의 투명 전극을 사용하여 p형 반도체로부터 광을 추출하는 페이스업 시스템 및 예컨대, 포지티브 전극으로서 Ag의 고반사 필름을 사용하여 사파이어 기판으로부터 광을 추출하는 플립칩 시스템의 두 종류가 있다.
상술된 것과 같이 사파이어 단결정 기판은 일반적으로 널리 사용되었지만, 절연체이기 때문에 몇몇의 문제를 수반한다.
첫 번째 문제는, n형 반도체층 상에 네가티브 전극을 형성하기 위해서 n형 반도체층이 노출될 때까지 발광층을 에칭에 의해 제거하기 때문에, 네가티브 전극의 형성을 위해 할당된 부분에 의해 발광층의 면적이 감소하여, 출력이 비례하여 낮아진다.
두 번째 문제는, 포지티브 전극 및 네가티브 전극이 기판의 동일 면측에 존재하기 때문에, 전류의 흐름이 불가피하게 수평 방향으로 되어서, 전류 밀도가 높은 부분이 국부적으로 형성되고, 그 결과 소자가 열을 발생한다.
세 번째 문제는, 사파이어 단결정 기판은 열전도율이 낮기 때문에, 발생된 열이 발산되지 않아서 소자의 온도가 불가피하게 증가한다.
상기 문제를 해결하기 위해서, n형 반도체층, 발광층 및 p형 반도체층을 상기 순서로 사파이어 단결정 기판 상에 순차 적층하여 얻어진 적층체에 도전성 기판을 결합하고, 그 후 사파이어 단결정 기판을 제거하고, 포지티브 전극 및 네가티브 전극을 상하측에 배치하여 질화물 반도체 발광소자를 제조하는 방법이 개시되었다(일본 특허공개 No. 3511970호 참조).
도전성 기판의 결합은 결합 강도로 및 결합 온도에 의한 기판의 열팽창계수의 변동 및 결합 계면에서의 저항의 증가와 같은 다양한 문제를 수반한다.
결합 강도를 높이기 위해, 동일한 반도체 소자를 결정 축 방향을 일치시킨 후에 결합하는 방법이 개시되어있다(일본 특허공개 평 6-296040호 참조).
이 방법을 GaN계 반도체 발광소자에 적용할 경우에는, 도전성을 갖는 단축 방향으로 모든 결정면이 모인 단결정 또는 다결정 기판을 결합하려는 기판으로서 사용할 필요가 있다. 그러나, 규소 기판을 사용할 경우에는 (00·1)의 배향을 갖는 GaN계 반도체 소자와 규소 기판의 결합성을 높이기 위해서 (111)면을 사용하는 것이 유리하지만, Si(111)면과 대응하는 한 변의 길이 a/√2인 3.84Å는 GaN의 격자상수 a인 3.16Å로부터 22% 어긋나기 때문에 결합성을 높이는 것은 사실상 어렵다.
GaN계 반도체 발광소자는 일반적으로 MOCVD 방법을 이용하여 사파이어 단결정 기판 상에 형성된다. AuSn과 같은 공정 합금을 사용하여 고온(300℃ 근방)에서 결합시킬 경우, 사파이어 단결정 기판과 결합 기판(도전성 기판) 사이의 열팽창계수의 차가 커서 열 응력이 발생하여, 결합이 성공적으로 진행되지 않는다. 이런 문제에 관해서는, 결합 기판에 사용하는 사파이어 단결정 기판과 열팽창계수가 실질적으로 동등한, 예컨대 Cu-W를 선택하는 것이 개시되었다(일본 특허공개 2004-266240호 참조).
그러나 이 방법은 기판을 결합하는데 사용되는 기판의 종류가 제한되고, 결합을 위해 공정 금속을 사용하기 때문에 온도에 취약성을 드러내는 것과 같은 문제를 수반한다.
2개의 기판 사이의 열팽창계수차를 회피하기 위해, 실온 부근에서 결합을 행하는 방법은 개시되었다(일본 특허공개 2004-337927호 참조).
이 방법은 예컨대, 진공에서 실온 부근에서 불활성 기체 이온빔을 조사해서 결합면을 세정하여 활성화하기 때문에, 기판의 열팽창계수의 문제 및 결합 계면의 저항의 증가의 문제를 처리하는데 효과적이다. 그러나, GaN계 반도체 발광소자의 경우에는, 이 방법만을 단독으로 사용해서는 충분한 결합 강도를 얻을 수 없다.
본 발명은 상술된 문제의 상태의 점에서 이루어진 것이고, 기판 상에 GaN계 반도체를 적층하여 얻어진 적층체에 규소 기판과 같은 도전성 기판을 결합한 후, 적층체측 상의 기판을 제거하여 GaN계 반도체 발광소자를 제조할 때 결합 강도를 증가시키고 결합 계면의 저항 성분을 충분히 낮출 수 있는 GaN계 반도체 발광소자 및 이것의 제조방법을 제공하는 데에 목적이 있다.
상기 목적을 달성하기 위해서, 본 발명은 제 1 실시형태로서, GaN계 반도체로 각각 이루어진 n형 반도체층, 발광층 및 p형 반도체층이 순차 적층되고, 최상층으로서 금속으로 이루어진 제 1 결합층을 갖는 적층체; 도전성 기판; 및 상기 도전성 기판 상에 형성되어 있고, 상기 도전성 기판이 형성되어 있는 측과는 반대측에 있는 결합면이 상기 제 1 결합층에 결합하도록 되어 있고, 상기 제 1 결합층과 같은 결정 구조의 금속으로 이루어지고, 또한 결합면의 수직 방향과 결합면의 면내 방향 모두에서 동일한 결정 배향을 나타내게 하는 제 2 결합층을 포함하는 GaN계 반도체 소자를 제공한다.
본 발명의 제 2 실시형태는 상기 도전성 기판 및 상기 제 2 결합층 사이에 형성된 격자 정합층을 더 포함하는 제 1 실시형태에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 3 실시형태는, 상기 격자 정합층이 Hf, Mg 및 Zr로 이루어진 군에서 선택되는 어느 1종의 단독 금속 또는 2종 이상의 합금 금속으로 이루어진 제 1 실시형태에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 4 실시형태는, 상기 제 1 결합층 및 상기 제 2 결합층은 면심입방 구조를 갖고, 결합면의 수직 방향으로 (111)의 결정 배향을 나타내는 제 1~제 3 실시형태에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 5 실시형태는, 상기 제 1 결합층 및 상기 제 2 결합층은 Au, Ag, Cu, Pt, Pd, Rh, Cu 및 Ir 중 어느 하나로 각각 형성되는 제 4 실시형태에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 6 실시형태는, 상기 제 1 결합층 및 상기 제 2 결합층은 Au 또는 Au 합금으로 각각 형성되는 제 5 실시형태에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 7 실시형태는, 상기 제 1 결합층 및 상기 제 2 결합층은 육방 최밀충전 구조 및 결합면의 수직 방향으로 (00·1)의 결정 배향을 갖는 제 1~제 3 실시형태 중 어느 하나에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 8 실시형태는 상기 제 1 결합층 및 상기 제 2 결합층은 Ru 또는 Re로 각각 형성되는 제 7 실시형태에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 9 실시형태는, 상기 제 1 결합층 및 상기 제 2 결합층은 격자상수에 있어서 5% 이내의 차를 갖는 제 1~제 8 실시형태 중 어느 하나에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 10 실시형태는, 상기 도전성 기판은 규소 단결정으로 형성된 규소 기판인 제 1~제 9 실시형태 중 어느 하나에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 11 실시형태는, 상기 도전성 기판은 규소 단결정으로 형성된 규소 기판이고, 기판면으로서 (111)면을 갖는 제 10 실시형태에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 12 실시형태는, 상기 제 2 결합층은 규소 기판의 (111)면 상에 직접 형성되는 제 11 실시형태에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 13 실시형태는, 상기 규소 기판과 상기 제 2 결합층 사이에 형성된 배향 조정층을 더 포함하는 제 11 실시형태에 따른 GaN계 반도체 소자를 포함한다.
본 발명의 제 14 실시형태는, 상기 배향 조정층은 Ag 또는 Ag 합금으로 형성된 제 13 실시형태에 따른 GaN계 반도체 소자를 포함한다.
본 발명은 제 15 실시형태로서, 각각이 GaN계 반도체로 이루어진 적어도 n형 반도체층, 발광층 및 p형 반도체층이 순차로 적층되어 있고, 최상층으로서 금속으로 이루어진 제 1 결합층을 갖는 제 1 적층체를 기판 상에 형성하는 공정; 제 1 결합층과 같은 결정 구조의 금속으로 이루어진 제 2 결합층을 갖고, 결합면의 수직 방향과 결합면의 면내 방향 모두에서 동일한 결정 배향을 나타내는 제 2 적층체를 도전성 기판 상에 형성하는 공정; 상기 제 1 적층체와 상기 제 2 적층체를 상호 결합에 의해 일체화하는 공정; 및 상기 제 1 적층체로부터 상기 기판을 제거하는 공정을 포함하는 GaN계 반도체 발광소자의 제조방법을 제공한다.
본 발명의 제 16 실시형태는, 상기 상호 결합은 진공중에서 불활성 가스 이온빔 또는 불활성 가스 중성 원자빔을 결합층의 결합면에 조사해서 행하는 제 15 실시형태에 따른 GaN계 반도체 발광소자의 제조방법을 포함한다.
본 발명의 제 17 실시형태는, 상기 기판은 사파이어로 이루어진 제 15 실시형태 또는 제 16 실시형태에 따른 GaN계 반도체 발광소자의 제조방법을 포함한다.
본 발명의 제 18 실시형태는, 상기 도전성 기판은 규소 단결정으로 형성된 규소 기판이며, 기판표면으로서 (111)면을 갖고, 상기 제 2 결합층이 Au, Ag, Cu, Pt, Pd, Rh, Cu 또는 Ir의 면심입방 구조 (111)면, 또는 Ru, 또는 Re의 육방 최밀충전 (00·1)면을 가질 경우, 상기 기판 표면을 RCA 세정에 의해 세정한 후에, 희석 히드로플루오르산으로 수소종단화하고, 그 후 제 2 결합층을 초고도의 진공을 갖는 필름 형성장치를 사용하여 형성하는 제 15~제 17 실시형태 중 어느 하나에 따른 GaN계 반도체 발광소자의 제조방법을 포함한다.
본 발명의 19 실시형태는 상기 진공이 1.0×10-4Pa 보다 높은 제 18 실시형태에 따른 GaN계 반도체 발광소자의 제조방법을 포함한다.
본 발명에 따르면, 적층체측 상의 결합층과, 규소 기판 또는 다른 도전성 기판측 상의 결합층은 같은 결정 구조의 금속으로 이루어지고 결합면 수직 방향과 결합면의 면내 방향 모두에서 동일한 결정 배향을 갖게 할 수 있기 때문에, 2개의 결합층 사이의 결합 강도를 높게 할 수 있고, 결합 계면의 저항 성분을 충분히 낮게 할 수 있다.
본 발명의 상기 및 그외 목적, 특성 및 이점은 첨부한 도면을 참조하여 이하의 설명으로부터 당업자에게 명확하게 될 것이다.
도 1A~도 1C는 본 발명에 의한 GaN계 반도체 발광소자의 제조공정의 순서를 나타내는 설명도이다.
도 2는 제 1 적층체의 구조의 예를 나타내는 개략 단면도이다.
도 3(A)는 육방 결정계의 격자상수 a를 나타내는 설명도이고, 도 3(B)는 면심입방 결정계를 나타내는 설명도이다.
도 4는 제 2 적층체의 구조의 예를 나타내는 개략 단면도이다.
도 5A 및 도 5B는 제 1 적층체 및 제 2 적층체의 결합을 나타내는 개략도이다.
도 6은 기판 박리 후, 결합 생성물 상에 포지티브 전극과 네가티브 전극을 형성한 후 박리에 의해 기판을 제거했을 때를 나타내는 개략 단면도이다.
도 7은 최종 상태에서의 GaN계 반도체 발광소자를 나타내는 개략 단면도이다.
도 8은 본 발명의 램프의 일례를 나타내는 개략 단면도이다.
도 9는 실시예 1의 제 1 적층체를 나타내는 개략 단면도이다.
도 10은 실시예 1에서의 제 1 결합층의 2θ/φ의 측정 결과를 나타내는 도이 다.
도 11은 도 10에서의 Au (220)피크에 2θ을 고정했을 때의 φ 측정 결과를 나타내는 도이다.
도 12는 도 11에서의 하나의 피크의 상세를 나타내고, 제 1 결합층에서의 피크 반치폭(φ50)을 나타내는 도이다.
도 13은 실시예 1의 제 1 적층체에서 p형 GaN계 층에서의 피크 반치폭(φ50)을 나타내는 도이다.
도 14는 실시예 1의 제 2 적층체를 나타내는 개략 단면도이다.
도 15는 최종 상태에서의 실시예 1의 GaN계 반도체 발광소자를 나타내는 개략 단면도이다.
도 16은 실시예 2에 있어서의 테퍼링 공정의 설명도이다.
도 17은 최종 상태에서의 실시예 2의 GaN계 반도체 발광소자를 나타내는 개략 단면도이다.
도 18은 실시예 15의 제 2 적층체를 나타내는 개략 단면도이다.
도 19는 실시예 15의 제 2 적층체에서 배향 조정층의 2β/φ의 측정 결과를 나타내는 도이다.
도 20은 도 19에서의 Au(220) 피크에 2θ을 고정했을 때의 φ 측정 결과를 나타내는 도이다.
도 21은 도 20의 하나의 피크의 상세를 나타내고, 배향 조정층에서의 피크 반치폭(φ50)을 나타내는 도이다.
도 22는 실시예 15의 제 2 적층체에서의 제 2 결합층의 2θ/φ의 측정 결과를 나타내는 도이다.
도 23은 도 22에서의 Au(220) 피크를 2θ에 고정했을 때의 φ 측정 결과를 나타내는 도이다.
도 24는 도 23의 하나의 피크의 상세를 나타내고, 제 2 결합층에서의 피크 반치폭(φ50)을 나타내는 도이다.
도 25는 최종 상태에서의 실시예 15의 GaN계 반도체 발광소자를 나타내는 개략 단면도이다.
도 26은 최종 상태에서의 실시예 16의 GaN계 반도체 발광소자를 나타내는 개략 단면도이다.
도 27은 비교예 5의 제 2 결합층에서의 Au(220) 피크에 2θ를 고정했을 때의 φ 측정 결과를 나타내는 도이다.
본 발명의 실시형태를 첨부한 도면을 참조하여 상세하게 설명한다.
도 1A~도 1C는 본 발명의 GaN계 반도체 발광소자의 제조방법의 순서를 나타내는 설명도이다.
도 1A 단계는 기판(11) 상에 GaN계 반도체로 각각 이루어진 성분층(12), 즉 n형 반도체층, 발광층 및 p형 반도체층을 순서대로 적층하고, 개재층(13)을 더 형성한 후, 최상층으로서 금속으로 이루어진 제 1 결합층(14)을 형성함으로써 제 1 적층체(10)를 제조한다.
그 다음, 도전성 기판(31) 상에 중간층(32)을 형성한 후, 상기 중간층(32) 상에 제 2 결합층(33)을 형성함으로써 제 2 적층체(30)를 제조한다. 제 2 결합층(33)은 제 1 결합층과 같은 결정 구조의 금속으로 이루어져서 결합면의 수직 방향과 결합면의 면내 방향 모두에서 동일한 결정 배향을 나타내도록 할 수 있다.
도 1B의 다음 단계에는 제 1 결합층(14)과 제 2 결합층(33)을 상호 결합시킴으로써 일체화된 제 1 적층체(10)과 제 2 적층체(30)를 갖는다.
이어지는 도 1C의 단계에서는 제 1 적층체(10)로부터 기판(11)을 제거한 후, 전극(도시생략)을 설치하여, GaN계 반도체 발광소자(1)를 생성한다.
또한, 여기서 본 발명은 제 1 적층체에 개재층(13)을 제공하고, 제 2 적층체(30)에 중간층(32)을 제공하고자 한다. 개재층(13) 및 중간층(32)은 생략해도 좋고 또는 필요에 따라 적당히 설치되어도 좋은 층이다. 오믹 콘택트층, 반사층 및 상호확산 방지층이 개재층(13)으로서 사용될 수 있고, 격자 정합층 및 배향 조정층을 중간층(32)로서 사용할 수 있다.
상기 순서에 따라 제조된 GaN계 반도체 발광소자(1)는 도 1C에 나타낸 바와 같이, GaN계 반도체로 이루어진 각 성분층(12)이 순서대로 적층되어 있고 최상층(일단층)으로서 금속으로 이루어진 제 1 결합층(14)과 이 제 1 결합층(14)에 결합되는 제 2 결합층(33)을 갖는 적층체(10)를 적어도 보유한다. 제 2 결합층(33)은 도전성 기판(31) 상에 형성되고, 또한 도전성 기판(31)이 형성되어 있는 측과는 반대측 상의 표면이 제 1 결합층(14)과 결합하고 있다. 제 1 결합층(14)과 제 2 결합층(33)은 각각 같은 결정 구조의 금속으로 이루어지고, 결합면의 수직 방향과 결합 면의 면내 방향 모두에서 동일한 결정 배향을 나타낸다.
다음에, 본 발명에 의한 GaN계 반도체 발광소자 및 그 제조방법을 도 2∼도 8을 참조하여 이하에 더욱 상세하게 설명할 것이다.
도 2는 제 1 적층체의 구조의 예를 나타내는 개략 단면도이다. 나타낸 바와 같이, 제 1 적층체(100)는 기판(101) 상에 GaN층(102), n형 반도체층(103), 발광층(104), p형 반도체층(105), 오믹 콘택트층(106), 반사층(107) 및 제 1 결합층(108)을 순서대로 적층함으로써 구성된다.
기판(101)에 있어서, 기판 재료는 사파이어 단결정(A12O3; A면, C면, M면, R면), 스피넬 단결정(MgAl2O4), ZnO 단결정, LiAlO2 단결정, LiGaO2 단결정 및 MgO 단결정 등의 산화물 단결정, Si 단결정, SiC 단결정, GaAs 단결정, AlN 단결정, GaN 단결정 및 ZrB2 및 그외 브롬화물 단결정을 포함한 기판 재료가 일반적으로 공지되어 있다. 본 발명은 일반적으로 공지된 기판 재료를 포함한 기판 재료를 아무 제한없이 사용한다. 상술된 기판 재료 중에서, 사파이어 단결정 및 SiC 단결정이 특히 바람직하다. 또한, 기판(101)의 면방향은 특별히 제한되지 않는다. 기판(101)은 저스트 기판이여도 좋고 또는 off 각을 부여한 기판이여도 좋다.
기판(101) 상에, GaN계 반도체로 각각 이루어진 n형 반도체층, 발광층 및 p형 반도체층은 통상적으로 버퍼층으로서의 GaN층(102)을 통해 적층된다. 사용가능한 기판 및 에피택셜층의 성장 조건은 버퍼층을 사용할 필요가 없게 된다.
GaN계 반도체로서, 일반식 AlXGaYInZNl -AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1, X+Y+Z=1, 기호 M은 질소(N) 이외의 V족 원소를 의미하고, A는 0≤A<1을 만족함)로 표시되는 다수의 GaN계 반도체가 알려져 있다. 또한 본 발명은 통상적으로 공지된GaN계 반도체를 포함한 일반식 AlXGaYInZNl -AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1 및 X+Y+Z=1, 기호 M은 질소(N) 이외의 V족 원소를 의미하고, A는 0≤A<1을 만족함)로 표시되는 GaN계 반도체를 아무 제한없이 사용할 수 있다.
GaN계 반도체는 Al, Ga 및 In 뿐만 아니라 다른 III족 원소를 함유할 수 있고, 필요에 따라 Ge, Si, Mg, Ca, Zn, Be, P, As 및 B와 같은 원소를 더 함유할 수도 있다. 의도적으로 첨가한 원소 이외에 필름 형성 조건에 따라서 불가피하게 포함되는 불순물, 및 원료 및 반응관 재질에 의해 함유되는 미량의 불순물을 함유할 수 있다.
GaN계 반도체의 성장 방법은 특별히 제한되지 않는다. MOCVD(유기금속 화학증착법)법, HVPE(수소화물 기상 에피택셜)법, MBE(분자선 에피택셜)법과 같이 GaN계 반도체를 성장시키는 종래에 공지된 모든 방법을 적용할 수 있다. MOCVD법은 필름두께 제어성 및 양산성의 관점에서 바람직한 성장 방법이다.
MOCVD법은 캐리어 가스로서 수소(H) 또는 질소(N), III족 원료인 Ga원으로서 트리메틸 갈륨(TMG) 또는 트리에틸 갈륨(TEG), Al원으로서 트리메틸알루미늄(TMA) 또는 트리에틸 알루미늄(TEA), In원으로서 트리메틸 인듐(TMI) 또는 트리에틸 인듐(TEI), V족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등을 사용한다. 또한, n형 도펀트로서는, 모노실란(SiH4) 또는 디실란(Si2H6)이 Si원료로서 사용될 수 있고, 게르만 가스(GeH4), 테트라메틸 게르마늄((CH3)4Ge) 또는 테트라에틸 게르마늄((C2H5)4Ge)과 같은 유기 게르마늄 화합물을 Ge원료로서 사용할 수 있다.
MBE법에서는, 원소의 게르마늄이 도핑원으로서 사용될 수 있다. p형 도펀트로서는 예컨대, 비스시클로펜타디에틸 마그네슘(Cp2Mg) 또는 비스에틸시클로펜타디에틸 마그네슘(EtCp2Mg)이 Mg원료로서 사용된다.
n형 반도체층(103)은 일반적으로 언더층, n-콘택트층 및 n-클래드층으로 이루어진다.
n-콘택트층은 언더층 및/또는 n-클래드층으로서 겸할 수 있다. 언더층은 AlXGa1-XN층(0≤X≤1, 바람직하게는 0≤X≤0.5, 더욱 바람직하게는 0≤X≤0.1)로부터 형성되는 것이 바람직하다. 필름 두께는 0.1㎛ 이상, 바람직하게는 0.5㎛ 이상, 더욱 바람직하게는 1㎛ 이상이다. 이 레벨을 초과하는 필름 두께는 결정성의 양호한 AlXGal - XN층을 얻기 쉽다.
언더층에는 n형 불순물이 1×1017∼1×1019/cm3의 범위 내의 농도 이하로 도프되어도 좋지만, 언도프(<1×1017/cm3)가 양호한 결정성의 점에서 바람직하다. n형 불순물의 종류는 특별히 한정할 필요는 없지만, Si, Ge, Sn 등을 구체예로 열거할 수 있다. Si 및 Ge가 더욱 바람직하다.
언더층의 성장 온도는 바람직하게는 800∼1200℃의 범위내, 더욱 바람직하게 는 1000∼1200℃의 범위내로 조정된다. 이 범위내의 온도에서 성장시키면 양호한 결정성을 생성물에 부여할 수 있다. 또한, MOCVD 성장로 내의 압력은 15∼40kPa의 범위내로 조정된다.
n-콘택트층은 언더층과 마찬가지로 AlXGal - XN층(0≤X≤1, 바람직하게는 0≤X≤0.5, 더욱 바람직하게는 0≤X≤0.1)로 형성되는 것이 바람직하다. n-콘택트층은 n형 불순물로 도프되어 있는 것이 바람직하다. n형 불순물의 함유 농도는 1×1017∼1×1019/cm3의 범위내, 바람직하게는 1×1018∼1×1019/cm3의 범위내인 것이 네가티브 전극과의 양호한 오믹 접촉의 유지, 크랙의 발생 억제, 양호한 결정성의 유지의 점에서 바람직하다. n형 불순물의 종류는 특별히 한정되지 않지만, 예컨대 Si, Ge, Sn 등을 열거할 수 있다. Si 및 Ge가 특히 바람직하다. n-콘택트층의 성장 온도는 언더층과 동일하다.
n-콘택트층이 형성된 GaN계 반도체는 언더층으로서 동일 조성을 갖는 것이 바람직하다. n-콘택트층과 언더층의 합계 필름 두께는 1∼20㎛, 바람직하게는 2∼15㎛, 더욱 바람직하게는 3∼12㎛의 범위내로 설정하는 것이 바람직하다. n-콘택트층과 언더층의 합계 필름 두께가 상기 범위내에 있으면, 반도체는 양호한 결정성을 유지할 수 있다.
n-콘택트층과 발광층(104) 사이에 n-클래드층을 개재하는 것이 바람직하다. 이것은 n-콘택트층의 표면 상에 발생되는 평탄성의 악화를 억제할 수 있기 때문이다. n-클래드층은 AlGaN, GaN, GaInN 등으로 형성되어도 좋다. 이러한 질화물 성분 으로 구성된 헤테로 결합 또는 복수회 적층하여 얻어진 초격자 구조의 형태이어도 좋다. n-클래드층이 GaInN으로 형성된 경우에는 발광층(104)의 GaInN 보다 밴드갭 에너지가 큰 것이 바람직한 것은 말할 필요도 없다.
n-클래드층의 필름 두께는 특별히 제한되지 않지만, 바람직하게는 0.005∼0.5㎛의 범위내이고, 보다 바람직하게는 0.005∼0.1㎛의 범위내이다. n-클래드층의 n형 도펀트 농도는 1×1017∼1×1020/cm3의 범위내가 바람직하고, 보다 바람직하게는 1×1018∼1×1019/cm3의 범위내이다. 이 범위내의 도프 농도는 양호한 결정성의 유지 및 소자의 동작 전압 저감의 관점에서 바람직하다.
n형 반도체층(103) 상에 적층되는 발광층(104)으로서, 본 발명은 GaN계 반도체, 바람직하게는 Ga1 -SInSN(0<S<0.4)의 GaN계 반도체로 형성되는 발광층이 일반적으로 사용한다. 발광층(104)의 필름 두께는 특별히 제한되지 않지만, 양자효과가 얻을 수 있는 정도의 필름 두께, 즉 임계 필름 두께가 예로 열거될 수 있다. 구체적으로, 그것의 범위는 바람직하게는 1∼10nm, 보다 바람직하게는 2∼6nm의 범위내이다. 범위 내에 있는 발광층의 필름 두께는 발광 출력의 관점에서 바람직하다.
단일 양자우물(SQW) 구조 이외에, 발광층은 우물층보다 큰 밴드갭 에너지를 갖는 Gal - SInSN 및 AlCGa1 -CN(0≤C<0.3)로 형성된 우물층을 포함하는 다중 양자 우물(MQW) 구조이어도 좋다. 또한, 우물층 및 베리어층은 불순물로 도프되어도 좋다.
AlCGal - CN 베리어층의 성장 온도는 700℃ 이상이 바람직하다. 바람직하게는 800∼1100℃의 범위내의 온도에서 행해진 성장이 결정성을 향상시키기 위해서는 이점이 있다. GaInN 우물층은 600∼900℃, 바람직하게는 700∼900℃의 범위내의 온도에서 성장된다. 구체적으로, MQW의 결정성을 향상시키기 위해서는 두 층간에서의 성장 온도에 차이를 부여하는 것이 바람직하다.
p형 반도체층(105)은 일반적으로 p-클래드층과 p-콘택트층으로 구성된다. p- 콘택트층은 p-클래드층으로서 겸해도 좋다.
p-클래드층은 발광층(104)의 밴드갭 에너지를 억제하는 조성물로 형성된다. 발광층(104)에 캐리어를 포획할 수 있는 것이면 특별히 한정되지 않는다. ALdGal -dN(0<d≤0.4, 바람직하게는 0.1≤d≤0.3)으로 형성되는 p-클래드층은 바람직한 예로서 열거된다. 이 AlGaN으로 형성된 p-클래드층은 발광층에의 캐리어의 포획의 관점에서 바람직하다. p-클래드층의 필름 두께는 특별히 제한되지 않지만, 바람직하게는 1∼400nm, 보다 바람직하게는 5∼100nm의 범위내이다. p-클래드층의 p형 도펀트 농도는 1×1018∼1×1021/cm3의 범위내가 바람직하고, 보다 바람직하게는 1×1019∼1×1020/cm3의 범위내이다. p형 도펀트 농도가 상기 범위내이면, 결정성의 저하없이 양호한 p형 결정을 얻을 수 있다.
p-콘택트층은 적어도 AleGal - eN층(0≤e<0.5, 바람직하게는 0≤e≤0.2, 보다 바람직하게는 0≤e≤0.1)을 포함하는 GaN계 반도체층이다. 상기 범위내에 있는 Al 조성물은 양호한 결정성의 유지 및 p-오믹 전극과의 양호한 오믹 접촉의 확립의 점 에서 이점이 있다. p형 불순물(도펀트)은 1×1018∼1×1021/cm3, 바람직하게는 5×1019∼5×1020/cm3의 범위내의 농도로 함유하는 것이 양호한 오믹 접촉의 유지, 크랙의 발생 방지, 양호한 결정성의 유지의 관점에서 이점이 있다. p형 불순물은 특별히 제한되지 않지만, 바람직한 예로서는 Mg가 열거된다. 필름 두께는 특별히 제한하지 않지만, 0.01∼0.5㎛의 범위내가 바람직하고, 보다 바람직하게는 0.05∼0.2㎛의 범위내이다. 필름 두께가 이 범위내인 것이 발광 출력의 관점에서 이점이 있다.
GaN층(102), n형 반도체층(103), 발광층(104) 및 p형 반도체층(105)은 반드시 GaN계 단결정이므로, 제 1 결합층(108)의 결정 배향을 제어하기 위해서는 오믹 콘택트층(106) 및 반사층(107) 모두 결정 배향을 제어할 필요성이 있다.
GaN의 결정은 우르차이트 구조이며, 격자상수는 a=3.16Å, c=5.13Å이다. 오믹 콘택트층(106)에 접촉된 p형 반도체층(105)은 Al의 첨가에 의해 다양한 격자상수를 갖는다. Al의 첨가량이 최대 약 10%이므로, 격자상수는 약 a=3.16Å라고 할 수 있다.(AlN의 결정이 우르차이트 구조이며, 격자상수는 a=3.08Å, c=4.93Å이므로, 그 첨가량이 10% 정도이면 격자상수는 실질적으로 그대로 유지된다.)
기판(101)이 사파이어 단결정으로 이루어진 경우, 기판(101) 상에 적층된 GaN계 단결정(GaN층(102), n형 반도체층(103), 발광층(104) 및 p형 반도체층(105))은 (00·1)배향이다. 따라서, 적층되는 오믹 콘택트층(106), 반사층(107) 및 제 1 결합층(108)은 육방결정(00·1)면 또는 면심 입방결정(111)면을 갖는 것이 바람직하다.
GaN계 단결정의 (00·1)배향 상에 육방결정(00·1)면을 배향시키기 위해서는, 격자상수의 차가 20% 이내인 것이 바람직하다. 차이가 이 범위이면 결정 배향은 결합면의 수직 방향으로 정렬시킬 수 있다. GaN의 격자상수가 a=3.16Å이므로, 오믹 콘택트층(106), 반사층(107) 및 제 1 결합층(108)에 사용되는 육방결정의 격자상수는 a=2.53Å∼3.79Å의 범위내인 것이 바람직하다. 배향이 (00·1)이므로 격자상수 c는 임의의 값을 가져도 좋다.
결합면의 면내 방향에서 보았을 경우에 GaN계 반도체는 단결정은 도 3에 나타낸 바와 같이 6각형이 규칙적으로 배열된 구조를 나타낸다. 그러므로, 결합면의 면내 방향으로 결정 배향을 정렬시키기 위해서는, 결정 배향을 처음부터 면내 방향으로 정렬되는 단결정을 사용하는 것이 바람직하다. 결합면의 면내 방향으로 결정 배향을 정렬시키기 위해서, 결합면의 수직 방향과 같이 격자상수의 차이가 20% 이내인 것이 바람직하다. 또한, 결정 배향이 결합면의 면내 방향으로 정렬된다는 것은 결합면에서 규칙적인 결정 구조가 유지된다는 것을 의미한다. 예컨대, GaN 단결정은 결정이 육방형상을 갖기 때문에 (00·1)면이 배향될 경우에, 면내 방향에서는 육방 대칭축의 규칙성을 유지하는 것이 가능하다. 이 경우, 육방 대칭축의 규칙성은 최종적으로 결합층에서도 유지된다.
면심 입방 결정계의 (111)면은 도 3A 및 도 3B에 나타낸 바와 같이 육방 결정계의 (00·1)면과 같은 패턴의 결정면을 갖는다. 면심 입방 결정계의 격자상수 a의 1/√2값은 육방 결정계의 격자상수 a와 동일하다. 육방 결정계의 경우와 같이 격자상수의 차가 20%이내인 것이 바람직하므로, 오믹 콘택트층(106), 반사층(107) 및 제 1 결합층(108)에 사용되는 면심 입방 결정의 격자상수는 a=3.58Å∼5.36Å의 범위내인 것이 바람직하다. 이 범위내의 격자상수를 갖는 GaN계 단결정을 사용하면, 적합한 결정 배향을 결합면의 수직 방향과 결합면의 면내 방향 모두에서 정렬할 수 있다.
또한, 결정면의 기호에서의 점 "·" 은 결정면을 나타내는 밀러-브라바이스(Miller-Bravais) 지수의 생략형을 나타낸다. 즉, GaN과 같은 육방계에서 결정면은 일반적으로 4지수(hkil)로 표현되고, 지수 "i"는 i=-(h+k)로 정의된다. "i"의 부분을 생략한 형태에서는, 기호(hk·1)이 사용된다.
오믹 콘택트층(106)에 요구되는 성능으로서는, 상기 층이 p형 반도체층(105) 상에서 발휘하는 접촉 저항이 작은 것이 필수적이다. 또한, 본 발명에서 결정 구조와 격자상수 모두가 상기 범위내에 있는 것은 필수적이다.
오믹 콘택트층(106)의 재료로서 Pt(면심입방 결정 구조 a=3.93Å), Ru(육방 최밀충전 구조 a=2.70Å), Re(육방 최밀충전 구조 a=2.76Å), Os(육방 최밀충전 구조 a=2.74Å), Rh(면심입방 결정 구조 a=3.80Å), Ir(면심입방 결정 구조 a=3.84Å), Pd(면심입방 결정 구조 a=3.89Å) 또는 그외 백금족 원소, 또는 Ag(면심입방 결정 구조 a=4.09Å)을 사용하는 것이 바람직하다. 상기 다른 원소 중에 Pt, Ir, Rh 및 Ru가 바람직하며, Pt가 특히 바람직하다.
오믹 콘택트층(106)에 Ag의 사용이 양호한 반사를 얻기 위해서는 바람직하지만, 이 원소는 접촉 저항이 Pt보다도 크다. 따라서, 접촉 저항이 필요하지 않는 용도에 Ag을 사용하는 것도 가능하다.
오믹 콘택트층(106)의 두께는 낮은 접촉 저항을 안정하게 얻기 위해서 0.1nm 이상인 것이 바람직하다. 더욱 바람직하게는, 균일한 접촉 저항을 얻기 위해서 두께는 1nm 이상이다. 또한, 오믹 콘택트층(106)은 예컨대 Ag 합금과 비교하면 반사율이 낮으므로, 필름 두께는 바람직하게는 30nm 이하이고, 더욱 바람직하게는 10nm 이하이다.
반사층(107)에서, Ag, Al(면심입방 결정구조 a=4.05Å) 등을 사용해도 좋다. Ag가 내부식성 및 내온도성을 향상시키기 위해서, Mo, Cu, Nd 등을 첨가하는 것이 효과적이다. 이러한 첨가에 의해 이들 원소의 첨가량이 일정하게 5원소% 이하이므로 격자상수가 크게 바뀌지 않는다. Al의 평탄성을 향상시키기 위해서, 예컨대 Nd의 첨가가 효과적이다. 이러한 첨가에 의해 이러한 원소의 첨가량이 5원소% 이하이므로 격자상수가 크게 바뀌지 않는다.
제 1 결합층(108)에서, 금속 또는 합금이 격자 구조를 갖고, 격자상수가 육방 결정계의 경우에 격자상수가 a=2.53Å∼3.79Å이거나 또는 면심입방 결정계의 경우에 격자상수가 a=3.58Å∼5.36Å이면 어느 단순 금속 또는 합금이어도 좋다. 그러나, 금속에 결합시에 진공중에서 불활성 가스 이온빔 또는 불활성 가스 중성원자 빔을 조사하는 경우에 그 표면이 용이하게 활성화되는 금속이 바람직하다. 또한, 여기서 사용되는 "활성화"의 용어는 표면의 부착된 불순물이 떨어져 최외각 결합이 노출된 상태를 나타낸다. 금속은 대기중에서 그 표면이 산화되는 경우가 많기 때문에, 금속의 산소에 대한 친화력이 낮을수록 금속의 산화 필름을 용이하게 제거할 수 있다. 따라서, 신규의 금속의 사용은 바람직하다.
제 1 결합층(108)에 사용할 수 있는 금속으로는 Au, Ag, Ir, Pt, Pd, Rh, Ru, Re 및 Cu와 같은 단순 금속 또는 이러한 단순 금속을 적어도 2종류 이상 함유하는 합금이 바람직하게 열거된다.
제 1 결합층(108)에 사용되는 금속은 후술하는 제 2 결합층(303)에 사용되는금속에 따라 선택된다. 제 2 결합층(303)에 면심입방 구조를 갖는 Au, Ag, Ir, Pt, Pd, Rh 및 Cu와 같은 단순 금속 또는 이들 단순 금속을 적어도 2종류 이상 함유하는 합금을 사용할 경우에는, 제 1 결합층(108)에 사용할 수 있는 금속은 Au, Ag, Ir, Pt, Pd, Rh 및 Cu와 같은 단순 금속 또는 이러한 금속을 적어도 2종류 이상 함유하는 합금이 열거된다. 이 경우, 제 1 결합층(108) 및 제 2 결합층(303)은 결정의 면심입방 구조가 동일하고, 결합면의 수직 방향과 결합면의 면내 방향 모두에서 동일한 결정 배향을 가질 것이 요구된다.
반면에, 제 2 결합층(303)이 육방 최밀충전 구조를 갖는 Ru 및 Re와 같은 단순 금속 또는 이러한 금속을 적어도 2종류 이상 함유하는 합금일 경우에, 제 1 결합층(108)에 사용할 수 있는 금속으로는 육방 최밀충전 구조를 갖는 Ru 및 Re와 같은 단순 금속 또는 이러한 금속을 적어도 2종류 이상 함유하는 합금이 열거된다. 이 경우, 제 1 결합층(108) 및 제 2 결합층(303)은 결정구조의 육방 최밀충전 구조가 동일하고, 결합면의 수직 방향과 결합면의 면내 방향 모두에서 결정 배향이 같을 것이 요구된다.
반사층(107)과 제 1 결합층(108)의 사이에 반사층(107)과 제 1 결합층(108) 의 밀착성 향상 및 상호확산 방지를 위한 층을 삽입해도 좋다. 이 층이 형성될 경 우에도, 이 층을 형성하는 단순 금속 또는 합금은 격자구조를 갖고, 격자상수가 육방 결정계의 경우에는 a=2.53Å∼3.79Å이거나 또는 면심입방 결정계의 경우에는 a=3.58Å∼536Å일 필요가 있다. Ag가 반사층(107)에 사용되고, Au가 제 1 결합층(108)에 사용될 경우에, 예컨대 Ag과 Au는 고체 용액을 형성하는데 전부 사용되므로 이들 2개의 층은 상호확산이 불가피하게 유발된다. 이것을 방지하기 위한 상호확산 방지층에 Pt, Ru, Re, Os, Rh, Ir, Pd, Ti(육방 최밀충전 구조 a=2.95Å), Hf(육방 최밀충전 구조 a=3.20Å), Zr(육방 최밀충전 구조 a=3.23Å) 등을 사용할 수 있다.
도 4는 제 2 적층체의 구조의 예의 개략 단면도이다. 도면을 참조하여 도전성 기판(301) 상에 격자 정합층(302) 및 제 2 결합층(303)이 순서대로 적층됨으로써 제 2 적층체(300)가 구성된다. 또한, 격자 정합층(302)은 도전성 기판(301) 및 제 2 결합층(303)의 격자 정합성이 확보되어 있을 때에는 특별히 형성할 필요는 없다.
도전성 기판(301)은 도전성을 가지는 것이면 어떤 물질도 사용할 수 있지만, 도전성을 갖는 규소 단결정의 (111)면을 사용하는 것이 바람직하다. 규소 단결정의 (111)면은 GaN(00·1)면과 원자배열이 동일하고, Au, Ag, Pt, Pd, Rh, Cu, Ir 등의 면심 입방 구조의 (111)면, 및 Ru, Re 등의 육방 최밀충전 구조의 (00·1)면을 배향시키기 쉽다. 따라서, 제 2 결합층(303)은 이러한 면심입방 구조나 육방 최밀충전 구조를 갖는 금속으로 형성되는 것이 바람직하다. Si의 격자상수가 a=5.43Å이어서 면심입방 구조의 Au의 격자상수가 a=4.08Å로부터 25% 정도 크기가 벗어나기 때문에, 직접적으로 배향시키는 것은 곤란하다.
Si의 (111)면 상에 Au, Ag, Cu, Pt, Pd, Rh, Cu, Ir 등의 면심입방 구조의 (111)면이나, 또는 Ru, Re 등의 육방 최밀충전 구조의 (00·1)면을 배향시키기 위해서는 격자 정합층(302)을 사용하는 것이 바람직하다.
격자 정합층(302)은 육방 최밀충전 구조를 갖고, Si의 (111)면이 대응하는 변의 길이 a/√2의 격자상수 3.84Å로부터 20% 이내로 벗어나는 것이, Si의 (111)면 상에서 육방 최밀충전 구조의 (00·1)면을 배향시킬 수 있어 바람직하다. Si는 단결정 형태로 사용되므로, 격자상수의 차이가 20% 이내이면, 결합면의 면내 방향으로 결정 배향을 정렬시킬 수 있다.
격자 정합층(302)의 Hf(육방 최밀충전 구조, a=3.20Å), Mg(육방 최밀충전 구조, a=3.21Å), Zr(육방 최밀충전 구조, a=3.23Å)을 사용하는 것이 Si의 (111)면이 대응하는 변의 길이 a/√2의 격자상수 3.84Å로부터 20% 이내로 벗어나는 점에서 바람직하다.
격자 정합층(302)이 필름으로서 배치되기 전에, Si 단결정으로 형성된 기판(301)에서 표면 산화 필름을 제거하는 것은 바람직하다. 표면 산화 필름이 존재하면 Si의 (111)면을 반영하는 결정 성장이 현저하게 저해되기 때문에, 제거되는 것이 바람직하다. 표면산화 필름을 제거하는 방법으로는, 진공소자 내에서 바이어스 에칭 등의 방법을 사용하는 것이 바람직하다.
Hf, Mg 또는 Zr를 격자 정합층(302)에 사용했을 때, 격자 정합층(302)을 형성하는 Hf, Mg 또는 Zr의 (00·1)배향 상에 육방 결정계의 (00·1)면을 배향하기 위해서는, 격자상수의 차가 20% 이내인 것이 바람직하다. 그 차가 이 범위내이면 결합면의 수직 방향으로 결정 방향을 정렬할 수 있다. 그러므로, 제 2 결합층(303)에 사용되는 육방 결정계의 격자상수는 a=2.58Å∼3.84Å의 범위내인 것이 바람직하다. 또한, 배향이 (00·1)이므로 격자상수 c는 어떤 값을 가져도 좋다.
면심입방 결정계의 (111)면은 도 3에 나타낸 바와 같이 육방 결정계의 (00·1)면과 같은 패턴의 결정면을 갖는다. 면심 결정계의 격자상수 a의 값 1/√2은 육방 결정계의 격자상수 a와 동일하다. 육방 결정계의 경우와 같이 격자상수의 차이가 20% 이내인 것이 바람직하므로, 제 2 결합층(303)에 사용하는 면심입방 결정계의 격자상수는 a=3.65Å∼5.42Å의 범위내인 것이 바람직하다. 격자상수가 이 범위내일 경우, 격자 정합층(302) 상에 결합면의 수직 방향 및 결합면의 면내 방향으로 결정방향을 정렬할 수 있다.
제 2 결합층(303)에는 제 1 결합층(108)과 같은 이유로 Au, Ag, Ir, Pt, Pd, Rh, Ru, Re 및 Cu와 같은 단순 금속 또는 이러한 금속을 적어도 2종류 이상 함유하는 합금을 사용하는 것이 격자 정합층(302)과의 배향성을 생각하면 바람직하다. Cu를 선택하는 경우, 격자 정합층(302) 상에 필름의 형태로 Au를 증착하고, 그 후 Cu를 필름의 형태로 증착함으로써 제 2 결합층(303)을 얻을 수 있다.
Si의 (111)면 상에 Au, Ag, Cu, Pt, Pd, Rh, Cu, Ir 등의 면심입방 구조의 (111)면 또는 Ru, Re 등의 육방 최밀충전 구조의 (00·1)면을 배향시키기 위해서 격자 정합층(302)을 사용할 경우에 대해서 지금까지 설명했지만, 이하에 격자 정합층(302) 대신에 배향 조정층을 사용하는 경우에 대해서 설명한다.
Au, Ag, Cu, Pt, Pd, Rh, Cu, Ir 등의 면심입방 구조의 (111)면 또는 Ru, Re 등의 육방 최밀충전 구조의 (00·1)면을 Si의 (111)면 상에 성장시키기 위해서 이하의 방법을 사용할 수 있다.
즉, (111)면을 갖는 규소 단결정 기판(도전성 기판(301))의 표면을 RCA 세정에 의해 충분히 세정한 후에, 희석 히드로플루오르산으로 세정된 표면을 수소종단시킨 다음, 초고도로 진공된 필름 형성 장치를 사용해서 증착시킴으로써 성장시킨다. 바람직하게는, 희석된 히드로플루오르산의 농도는 0.1∼2중량%의 적당한 범위내로 고정하고, 약 1∼20분의 적당한 범위내의 기간 동안 처리를 함으로써, (111)면을 갖는 규소 단결정 기판의 표면을 수소종단시킬 수 있다. 필름 증착 중에 산소 또는 질소와 같은 불순물 가스의 발생은 세정된 표면이 손상되는 것을 방지하기 때문에 진공소자의 최종 도달 진공도는 가능한 한 높은 것이 바람직하다. 진공장치의 최종 도달 진공도는 1.0×10-4∼1.0×10-8Pa가 바람직하고, 더욱 바람직하게는 5.0×10-5∼10×10-6Pa이다. 에피택셜 성장은 진공도가 증가할수록 증가되기 쉽지만, 진공 장치가 1.0×10-8Pa가 되도록 하기 위해서는 큰 배기량을 가지는 배기계를 구비하는 장치 및 장시간 진공소자를 베이킹 처리해야하는 것이 요구되는 단점을 수반한다. (111)면을 갖는 규소 단결정 기판의 표면이 수소종단되어 있을 경우, 바람직하게는 1.0×10-4Pa를 초과하는 고진공도, 보다 바람직하게는 5.0×10-5Pa를 초과하는 고진공도 하에서는, 양호한 에피택셜 성장을 실현할 수 있다.
상술된 금속 중에서, Ag 및 Si는 규소화물을 형성하지 않으므로, 가장 용이하게 (111)면을 갖는 규소 단결정 기판의 표면 상에 양호한 에피택셜 성장을 실현할 수 있다.
Si의 (111)면이 7×7 구조를 가질 경우, Ag는 (111)면 상에 에피택셜 성장한다고 일반적으로 알려져 있다. 그러나, 규소 단결정 기판이 (111)면의 7×7 구조를 실현하기 위해서는 1.0×10-8Pa 정도의 초고진공도 하에서 약 1200℃ 정도의 고온에서 처리해야 하기 때문에, 생산 효율이 결여되는 결점이 있다. 본 발명의 방법을 사용하면, 상온에서 필름을 증착함에 따라서는 Ag 또는 Ag 합금을 (111)면 상에 에피택셜 성장시키는 것이 가능하게 된다.
단순 금속으로서 Ag는 Si의 (111)면 상에 에피택셜 성장시키는 것만을 위해서는 충분하지만, Si 단결정 기판과의 밀착성이나 Ag의 내열성을 높이기 위해서는 Cu, Nd, Mo, C, In, Sn 등을 첨가해도 좋다.
필름의 형태로 Ag를 증착시키는 방법으로는 진공 중에서의 필름의 증착을 달성하는 스퍼터링법, 기상 증착법, MBE법, 및 펄스 레이저 증착(PLD)법과 같은 임의의 방법이 사용되어도 좋다. 그러나, 고진공도를 비교적 쉽게 할 수 있고, 생산 효율이 뛰어나기 때문에 스퍼터링 방법을 사용하는 것이 보다 바람직하다.
필름의 증착은 상온 또는 더 낫다면 온도를 올려서 행해도 좋다.
(111)면을 갖는 규소 단결정 기판의 표면 상에 필름으로서 Ag을 증착할 경우에, 증착된 필름은 결합층으로서 변형없이 사용되어도 좋다. 그러나, 이 결합층을 얻기 위해서는 Ag보다도 산화되기 어려운 Au, Pt, Pd, Rh, Ir, Ru 또는 Re를 사용하는 것이 보다 바람직하다. Au를 사용하는 것이 더욱 바람직하다. 이런 경우에, Ag 및 Au는 모두 고체 용액으로 전환되기 때문에 상호확산이 불가피하게 유발된다. 이것을 방지하기 위해서, Ag층 상에 상호확산 방지층을 사용하는 것이 효과적이다. 이 상호확산 방지층의 형성은 Au의 에피택셜 성장이 필요하기 때문에, 상호확산 방지층을 형성하는 단순 금속 또는 합금은 격자구조를 갖고, 또한 격자상수가 육방결정계의 경우에는 a=2.53Å∼3.79Å, 또는 면심입방 결정계의 경우에는 a=3.58Å∼5.36Å일 필요성이 있다. 따라서, 상호확산 방지층에는 Pt, Ru, Re, Os, Rh, Ir, Pd, Ti(육방 최밀충전 구조 a=2.95AÅ), Hf(육방 최밀충전 구조 a=3.20Å), Zr(육방 최밀충전 구조 a=3.23Å) 등을 사용할 수 있다.
제 1 적층체를 형성하는 오믹 콘택트층(106), 반사층(107), 상호확산 방지층 및 제 1 결합층(108), 및 제 2 적층체(300)를 형성하는 격자 정합층(302), 배향 조정층, 상호확산 방지층 및 제 2 결합층(303)을 증착시키는 방법으로는 증착법, 스퍼터링법 및 화학증착(CVD)법과 같은 알려진 증착 방법이 이용가능하다.
제 1 적층체(100)를 형성하는 반사층(106), 상호확산 방지층 및 제 1 결합층(108), 및 제 2 적층체(300)를 형성하는 격자 정합층(302), 배향 조정층, 상호확산 방지층 및 제 2 결합층은 필름 두께의 관점에서 특별히 제한할 필요는 없다. 그러나, 양호한 결정성을 부여하기 위해서는, 각각 1nm 이상인 것이 바람직하다. 필름 두께가 두꺼워져서 결정성이 열화하는 것은 특별히 일어나지 않기 때문에, 필름 두께의 상한은 정해지지 않는다. 그러나, 생산성의 관점에서 10㎛ 이하인 것이 바람직하다.
도 5는 제 1 적층체와 제 2 적층체를 결합하는 단계를 나타내는 개략도이다. 2개의 결합 샘플(402)(제 1 적층체(100)와 제 2 적층체(300))는 2개의 기판 홀더(401)에 개별적으로 부착되고, 이들 결합 샘플(402)의 표면(제 1 결합층(108)의 결합면과 제 2 결합층(303)의 결합면)에 불활성 가스 이온빔원(403)로부터의 불활성 가스 이온빔 또는 불활성 가스 중성 원자빔원(403)으로부터의 불활성 가스 중성 원자빔이 조사되고(도 5A), 그 후 결합 샘플(402)의 각각의 결합면은 서로의 상층부에 위치된다(도 5B).
결합은 표면이 활성화된 상태(댄글링 결합이 노출된 상태)가 유지되는 동안진공 중에 결합면의 표면을 결합시키는 어떤 방법에 의해 행해져도 좋다. 표면이 상술한 불활성 가스 이온빔 또는 불활성 가스 중성 원자빔으로 조사된 후, 서로의 상층부 상에 결합면이 위치하는 것이 바람직하다.
불활성 가스 이온빔 또는 불활성 가스 중성 원자빔을 결합면에 조사한 후, 및 서로의 상층부 상에 결합면이 위치되기 전에 일정시간(예컨대, 1초∼60초)이 필요하므로, 결합층 표면은 가스의 재부착에 의해 오염될 가능성은 부인할 수 없다. 따라서, 진공장치 내의 최종 진공도를 10-4Pa 이하, 바람직하게는 10-5Pa 이하로 유지함으로써 불순물 가스량을 감소시키는 것은 바람직하다.
결합시에는 가압하는 것이 결합 강도를 향상시키므로 바람직하다. 가압도는 0.1∼100MPa의 범위내인 것이 바람직하다. 가압도가 0.1MPa 미만이면 압력이 지나 치게 약해서 충분한 결합 강도를 얻을 수 없다. 100MPa를 초과하면, 압력이 기판을 손상시킬 수 있다. 더욱 바람직하게는 1∼10MPa의 범위내이다.
불활성 가스로서는, 질적으로 불활성이면 어떤 가스를 사용해도 좋다. He, Ne, Ar, Kr 또는 Xe를 사용하는 것이 바람직하다. 특히, Ar는 저가로 얻을 수 있기 때문에 더욱 바람직하다.
결합시 또는 결합후에 적용되는 가열은 이 결합 강도를 향상시키기 위해서 바람직하다. 기판(101)이 사파이어로 형성되고 도전성 기판(301)이 규소 단결정으로 형성될 경우, 상기 가열에 의해 도달되는 온도는 사파이어와 규소는 열팽창계수의 차가 크기 때문에 200℃ 이하인 것이 바람직하다.
결합시의 결합 강도 및 결합 계면의 저항 성분을 낮게 하기 위해서는, 제 1 결합층(108)과 제 2 결합층(303)은 결정구조가 동일해야 한다. 제 1 결합층(108)과 제 2 결합층(303) 사이의 격자상수의 차가 5% 이내인 것은 보다 바람직하다. 제 1 결합층(108)과 제 2 결합층(303)이 동일 종류의 물질인 것이, 더욱 바람직하다. 제 1 결합층(108)이 Au로 형성되고 결합면의 수직 방향으로 (111)의 결정 배향을 가질 경우, 제 2 결합층(303)도 Au로 형성되고, 결합면의 수직 방향으로 (111)의 결정 배향을 갖는 것이 바람직하다.
제 1 적층체(100)와 제 2 적층체(300)를 결합시킨 후, 제 1 적층체(100)로부터 기판(101)은 박리된다. 기판의 제거방법으로서는 연마법, 에칭법 및 레이저 리프트오프법과 같은 공지의 기술 중 어느 것을 제한없이 사용될 수 있다. 리프트오프법을 사용할 경우, KrF 엑시머 레이저(파장 248nm) 또는 ArF 엑시머 레이저(파장 193nm)을 사용하는 것이 바람직하다.
기판 제거 후, 버퍼층(GaN층(102))이 연마 또는 에칭법에 의해 제거되어 n형 반도체층(103)이 노출된다.
그 후, 네가티브 전극(502)이 n형 반도체층(103) 상에 형성되고, 포지티브 전극(501)이 도 6에 나타낸 바와 같이 도전성 기판(301)의 이면 상에 형성된다.
네가티브 전극(502)으로서는, 각종 조성 및 구조의 네가티브 전극이 공지되어 있다. 이들 공지의 네가티브 전극 모두를 제한없이 사용할 수 있다.
포지티브 전극(501)로서는, Au, Al, Ni 및 Cu와 같은 재료를 사용한 각종 구조가 공지되어 있다. 이들 공지의 재료 모두가 제한없이 사용될 수 있다.
네가티브 전극(502) 및 포지티브 전극(501)을 형성한 후, 웨이퍼에 일체적으로 제조된 소자는 분할되어 최종적으로 도 7에 나타내는 것 같이 본 발명의 GaN계 반도체 발광소자(1A)가 얻어진다. 이러한 분할을 행하는 방법으로서는, 레이저 스크라이브법 및 디싱법과 같은 공지의 기술 모두 제한없이 사용될 수 있다.
다음에, 상술된 GaN계 반도체 발광소자(1A)를 사용함으로써 램프를 구성하는 경우에 대해서 설명한다.
도 8은 본 발명의 램프의 일례를 나타내는 개략 단면도이다. 도 8에 나타내는 램프(80)는 쉘(테이퍼상)의 형태로 본 발명의 상하 전극형의 GaN계 반도체 발광 소자(1A)를 갖고 상기 쉘을 적절한 위치에서 마운팅함으로써 얻어진다. 이것은 공지된 방법에 의해 제조될 수 있다. 더욱 구체적으로는, 한쌍의 프레임(81, 82) 중 하나인 프레임(81)에 은 페이스트와 같은 도전성 접착제로 GaN계 반도체 발광소 자(1A)의 포지티브 전극(501)을 부착하고 프레임(82)에 금으로 이루어진 와이어(83)를 갖는 GaN계 반도체 발광소자(1A)의 네가티브 전극(502)을 부착한 후, 투명 수지로 이루어진 몰드(84)를 갖는 GaN계 반도체 발광소자(1A)의 주변을 몰드하여 형성될 수 있다.
다음에, 도 9∼도 14을 참조하여 본 발명의 실시예를 더욱 상세하게 설명할 것이다. 본 발명은 이 실시예에 제한되는 것이 아니다.
(실시예 1)
도 9에 나타낸 바와 같이, 사파이어 단결정으로 형성된 기판(111) 상에 질화 갈륨(GaN)계 화합물 반도체층은 AlN으로 형성된 버퍼층(112-1)을 통해 적층하였다. 이러한 질화 갈륨계 화합물 반도체층은 두께 4㎛의 GaN의 언도프 언더층(112-2), 두께 2㎛의 Ge 도프 n형 콘택트층 및 두께 0.02㎛의 n형 In0 .1Ga0 .9N 클래드층이 상기 순서로 적층되어 얻어진 n형 반도체층(113), 두께 16nm의 Si-도프 GaN 베리어층 및 두께 2.5nm의 In0 .06Ga0 .94N 우물층으로 이루러진 각각을 5회 적층하고, 최후에 그 위에 베리어층을 형성한 다중 양자우물 구조의 발광층(114), 및 두께 0.01㎛의 Mg-도프 p형 Al0 .07Ga0 .93N 클래드층과 두께 0.18㎛의 Mg-도프 p형 Al0 .02Ga0 .98N 콘택트층이 이 순서로 적층된 p형 반도체층(115)으로 이루어지고, 이들 성분층을 이 순서로 적층하여 형성하였다.
이렇게 얻어진 구성에서, n형 GaN 콘택트층의 캐리어 농도는 1×1019cm-3이 며, GaN 베리어층의 Si 도프량은 1×1017cm-3이며, p형 AlGaN 콘택트층의 캐리어 농도는 5×1018cm-3이며, p형 AlGaN 클래드층의 Mg-도프량은 5×1019Cm-3이었다.
GaN계 화합물 반도체층의 성분층(112-2), (113), (114) 및 (115)을 MOCVD법에 의해 상기 기술분야에 있어서 공지된 통상의 조건 하에서 적층하였다.
다음에, p형 반도체층(115) 상에 두께 1.5nm의 Pt층을 스퍼터링법에 의해 오믹 콘택트층(116)으로서 형성하였다.
그 후, 제 1 적층체(110)를 스퍼터링법에 의해 두께 20nm의 반사층(117-1)으로서 Ag, 두께 20nm의 상호확산 방지층(117-2)으로서 Pt, 및 두께 20nm의 제 1 결합층(118)으로서 Au를 이 순서로 형성함으로써 얻었다.
제 1 적층체(110)에 제 1 결합층(118)의 배향을 조사하는 관점에서 면내 X선 측정을 실시하였다. 2θ/φ의 조사 결과는 도 10에서 보여준다. 도 10에 있어서, 횡축은 2θ를 플로팅하고, 세로축은 A.U.(Arbitrary unit)을 플로팅하고, 즉 X선 검출기에 의해 찾은 카운트의 수를 시간으로 나눔으로써 얻어진 값이다. Au(220) 피크는 도 10에서 확인되기 때문에, 면의 수직 방향으로 Au(111) 배향이 발생한 것을 알 수 있다. 도 11은 2θ를 Au(220) 피크에 고정하여 행한 φ측정 결과를 나타낸다. 도 11에 있어서, 횡축은 φ를 플로팅하고, 세로축은 A.U.를 플로팅한다. 도 11은, 6개의 등간격의 분리 피크를 나타내고, 육방 대칭축을 분명히 나타낸다. 이 사실로부터 p형 콘택트층 상에 Au가 에피택셜 성장했다고 할 수 있다. 도 11의 하나의 피크에 대해 더욱 상세하게 조사한 결과를 도 12에 나타낸다. 피크의 반치폭 (φ50)은 2.8°이고, 도 13에 나타내는 p형 GaN층의 값 0.25°와 비교하면 크다. 이 사실로부터, Au가 다중 결정화로 전환되어, 약간의 배향이 흐트러지기 때문인 것으로 생각된다.
다음에, 도 14에 나타낸 바와 같이, 표면으로서 (111)면을 갖는 Si 단결정으로 형성된 도전성 기판(311) 상에, 두께 20nm의 격자 정합층(312)으로서 Hf를, 두께 20nm의 제 2 결합층(313)으로서 Au를 이 순서로 스퍼터링법에 의해 형성했다. 또한, 격자 정합층(312)의 Hf를 도전성 기판(311) 상에 형성하기 전에, 표면 산화 필름을 바이어스 에칭에 의해 스퍼터링 장치에서 도전성 기판(311)의 상측으로부터 제거하였다.
다음에, 제 1 적층체(110)와 제 2 적층체(310)를 진공소자 내에서 제 1 결합층(118)과 제 2 결합층(313)의 각 결합면이 서로의 상층부에 위치시키면서 결합시켰다. 이 때, 진공장치 내의 최종 진공도는 1.0×10-5Pa로 설정하였고, 양 결합면에 Ar가스 중성 원자빔을 1분간 조사하고, 5MPa의 압력을 가압해서 결합시켰다. 열처리는 결합 전후에는 행해지지 않았다.
다음에, 제 1 적층체(110)와 제 2 적층체(310)의 결합으로부터 얻어진 결합체로부터, 기판(111)을 레이저 리프트오프법으로 제거하였다. 레이저 리프트오프법은 ArF 엑시머 레이저를 사용하고, 샷당 레이저 조사 면적을 700㎛×700㎛, 1000mJ/cm2의 에너지 밀도로 설정했다.
다음에, n형 반도체층(113)을 드라이 에칭법에 의해 AlN으로 형성된 버퍼 층(112-1) 및 GaN으로 형성된 언도프 언더층을 제거함으로써 노출시켰다.
이어서, n형 반도체층(113)의 표면 상에 ITO(SnO2: 10중량%)(512-1)를 두께 400nm로 증착시킴으로써 형성하였다. 이어서, ITO(512-1)의 표면 상의 중앙부에 Cr(40nm), Ti(100nm), Au(1000nm)로 형성된 네가티브 전극(512-2)을 증착법에 의해 형성하였다. 네가티브 전극(512-2)은 두개의 공지된 포토리소그래피 기술 및 리프트오프 기술에 의해 패턴화하였다.
또한, 도전성 기판(311)의 표면 상에 Au(1000nm)로 형성된 포지티브 전극(511)을 증착법에 의해 형성했다.
그 후, 이렇게 제조된 웨이퍼를 다이싱에 의해 분할하여 도 15에 나타내는 것과 같이 350㎛2을 각각 측정하여 GaN계 반도체 발광소자(1B)를 얻었다.
평가 방법: GaN계 반도체 발광소자(1B)를 TO-18 캔 패키지에 실장하고, 전류 20mA에서의 발광 출력 Po 및 구동 전압 Vf를 테스트하였다.
밀착성을 평가하기 위해서, GaN계 반도체 발광소자로 다이싱에 의해 분할하기 전에 웨이퍼를 필름 분리성에 대해 테스트하였다. 이 테스트에서는 JIS(일본산업표준)에 규정된 방법(JISH8062-1992)에 히트 쇼크 시험을 조합시킨 가속 시험을 채용하였다.
우선, 다이싱에 의해 GaN계 반도체 발광소자로 분할하기 전의 선상 스크래치를 커터 나이프를 사용해서 그리드 패턴에 1mm간격으로 넣었다. 스크래치는 도전성 기판(311)의 표면에 도달하는 깊이로 형성하였다. 이어서, 웨이퍼를 400℃로 유지 된 오븐 내에서 30분간 가열한 후에, 온도 20℃로 수중에서 급냉하고 건조시켰다.
그 다음, 접착테이프(Nichiban Co., Ltd. 제품, 폭 12mm인 셀로판 테이프)를 스크래치되어 규정된 다이싱에 의해 분할하기 전의 GaN계 반도체 발광소자의 표면부분에 적용하여, 표면부분을 틈 없이 밀착시킨 후, 표면 부분을 박리하였다. 이 경우, 스크래치에 의해 분할된 1mm2를 측정한 발광소자 표면의 총 100개의 구획 중, 박리 후 잔류 구획수를 카운트하였다. 잔류 구획이 100개일 때, 필름 분리가 없다고 판단할 수 있다.
(실시예 2)
사파이어 단결정으로 형성된 기판(111) 상에, 성분층, 즉 버퍼층(112-1), 언더층(112-2), n형 반도체층(113), 발광층(114) 및 p형 반도체층(115)을 이 순서로 실시예 1과 동일한 방법으로 적층했다.
그 다음, p형 반도체층(115)으로부터 버퍼층(112-1)까지의 GaN계 반도체의 성분층을 공지의 포토리소그래피 방법에 따라 드라이 에칭하여 파내어 도 16에 나타낸 바와 같이 분할시켰다. 이 때, 레지스트를 테이퍼상으로 형성함으로써, 기판(111) 상의 성분층의 측면을 테이퍼 형상으로 형성하여 테이퍼층(119)을 제조하였다.
다음에, 테이퍼층(119)의 표면을 구성하는 p형 반도체층(115) 상에, 두께1.5nm의 Pt층을 오믹 콘택트층(116)으로서 스퍼터링법에 의해 형성하고, 두께 20nm의 반사층(117-1)으로서 Ag, 두께 20nm의 상호확산 방지층(117-2)으로서 Pt, 및 두 께 20nm의 제 1 결합층(118)으로서 Au을 이 순서로 스퍼터링법에 의해 형성하였다. 제 1 적층체는 p형 반도체층 상에 공지의 포토리소그래피법에 의해 오믹 콘택트층, 반사층, 상호확산 방지층, 제 1 결합층을 형성함으로써 얻었다.
따라서, 실시예 2의 제 1 적층체는 버퍼층(112-1)부터 p형 반도체층(115)까지가 테이퍼층(119)를 형성하는 성분층을 갖는 실시예 1의 제 1 적층체(110)와는 다르다.
제 2 적층체를 상기 실시예 1과 동일한 방법으로 제조하였다. 이어서, 제 1 적층체와 제 2 적층체의 결합, 제 1 적층체로부터의 기판, 버퍼층 및 언더층의 제거(n형태 반도체층의 노출), 및 전극의 형성은 실시예 1과 동일한 방법으로 행하였다. 결과적으로 각각 350㎛2의 GaN계 반도체 발광소자(1C)를 도 17에 나타낸 것과 같이 최종적으로 제조하였다.
얻어진 GaN계 반도체 발광소자(1C)를 실시예 1의 순서에 따라 발광 출력 Po, 구동 전압 Vf 및 밀착성에 대해 등급화하였다.
실시예 1 및 실시예 2의 주 제조조건, 및 평가 결과(발광 출력 Po, 구동전압 Vf, 박리 시험 잔류 구획수)를 하기 표 1에 나타낸다.
Figure 112008065257760-PCT00001
(실시예 3~14)
반사층, 상호확산 방지층, 제 1 결합층, 제 2 결합층 및 격자 정합층이 상기 표 1에 나타난 조건하에서 변화시킨 이외는 실시예 2와 같은 방법으로 GaN계 반도체 발광소자를 제조하고, 실시예 2와 같은 방법으로 평가하였다.
(비교예 1~4)
반사층, 상호확산 방지층, 제 1 결합층, 제 2 결합층 및 격자 정합층을 상기 표 1에 나타낸 조건하에서 변화시킨 이외는 실시예 2와 같은 방법으로 GaN계 반도체 발광소자를 제조하고, 실시예 2와 같은 방법으로 평가하였다.
실시예 1에 나타낸 바와 같이, 제 1 결합층 및 제 2 결합층에 동일 물질이고 동일 면내 방향과 수직 배향의 Au를 사용하는 것에 의해 박리가 없고 구동 전압이 낮은 GaN계 반도체 발광소자를 얻었다. 실시예 1과 실시예 2는 GaN계 반도체 발광소자에 테이퍼링 가공을 실시하는지의 여부의 차이가 있다. 출력 향상을 위해서 테이퍼링 가공을 행하는 것이 바람직한 것인지는 실시예 1과 실시예 2를 비교함으로써 알 수 있다. 테이퍼링 공정은 공정의 단계수를 더하므로, 선택은 사용 목적에 맞게 하여도 좋다.
실시예 3에 나타낸 바와 같이, 상호확산 방지층은 반사층에 Al을 사용했을 때에는 필요없다. 그러나, Al의 사용은 반사율이 약간 저감되어 출력이 약간 저감되는 경향이 있다. Ag는 마이그레이션 등의 문제를 수반한다. 따라서, Ag 및 Al의 채용은 사용 목적에 맞게 선택될 수 있다.
그 후, 실시예 6∼14에 있어서, 상호확산 방지층을 Ag와 고체 용액으로 전체 전환하는 물질인 Au 및 Pd를 제 1 결합층에 사용하는 경우에 상호확산을 방지할 목적에서 형성하였고, 그 이외의 금속을 사용하는 경우에는 특별히 상호확산 방지층을 사용하지 않았다.
실시예 6∼12는, 제 1 결합층 및 제 2 결합층에 Au 대신에 Ag, Cu, Pt, Pd, Rh, Ir, Ru 및 Re를 사용하여 Au를 사용한 것과 같은 효과를 갖는 것을 보여준다.
실시예 13은, 제 1 결합층은 Au를 사용하고, 제 2 결합층은 Ag를 사용하여, 이들 결합층이 Au와 Ag, 즉 이종 금속의 결합을 포함하는 경우, Au와 Ag는 같은 면심입방 구조를 가져서 격자상수의 차이가 0.2% 이내이기 때문에 양호한 결합이 얻어지는 것을 보여준다.
실시예 14는 제 1 결합층은 Au를 사용하고, 제 2 결합층은 Pt를 사용하여, 이들 결합층이 Au와 Pt, 즉 이종 금속의 결합을 포함하는 경우, Au와 Pt는 같은 면심입방 구조를 가져서 격자상수의 차이가 4% 이내이기 때문에 양호한 결합이 얻어지는 것을 보여준다.
비교예 1은 Au로 형성된 제 1 결합층의 (111)면이 도전성 기판의 Si로 형성된 (111)면에 직접 적용되는 경우, 25%의 격자상수의 차이 때문에 결합되지 않는것을 나타낸다.
비교예 2는 격자 정합층이 없는 경우에, Pt는 Si(111)면 상에 (111)배향 뿐만 아니라 (200)배향도 하므로, 상응하는 배향이 1축으로 정렬되지 않아서 밀착성이 열화되는 것을 보여준다.
비교예 3은 제 1 결합층이 Cu를 사용하고, 제 2 결합층이 Au를 사용하여 이들 결합층이 Cu와 Au, 즉 이종금속의 결합을 포함하는 경우, Cu와 Au는 같은 면심 입방 구조를 갖지만 격자상수의 차이가 12%이므로 양호한 결합이 얻어지지 않는 것을 보여준다.
비교예 4는 제 1 결합층과 제 2 결합층에 같은 종류의 금속을 사용할 경우에도, 면심입방 결정구조를 갖는 Cr은 결정 배향(200) 및 (110)을 나타내는 것에 의해 상응하는 배향이 1축으로 배열되지 않아서 밀착성이 열화된 것을 보여준다.
(실시예 15)
도 9에서 나타낸 제 1 적층체(110)는 실시예 1과 같은 방법으로 제조된다. 한편, 도 18에 나타낸 바와 같은 제 2 적층체(320)는 하기 순서에 의해 제조된다. 구체적으로, 제 2 적층체(320)는 표면으로서 (111)면을 갖는 Si 단결정으로 형성된 도전성 기판 상에 두께 50nm의 배향 조정층(322)으로서 Ag, 두께 20nm의 상호확산 방지층(323)으로서 Pt, 및 두께 20nm의 제 2 결합층(324)으로서 Au를 이 순서로 스퍼터링법에 의해 형성함으로써 제조했다.
또한, Ag을 증착하기 전에 규소 기판(321)에 RCA 세정을 실시하고, 희석 히드로플루오르산(0.5중량%)으로 10분간 처리했다. 스퍼터링 장치의 최종 진공도는 1.0×10-5Pa이었다.
(111)면(Si(111)면) 상에 증착된 Ag의 배향을 조사하기 위해서, Si(111)면 상에 Ag를 20nm의 두께로 증착하는 단계에서 규소 기판(321)을 면내 X선 측정했다. 도 19에 2θ/φ의 측정 결과를 나타낸다. Ag(220) 피크의 존재가 확인되므로, 면의 수직 방향으로 Ag(111) 배향이 발생하였음을 알 수 있다. 도 20은 2θ을 Ag(220) 피크에 고정하여 행한 φ측정의 결과를 나타낸다. 상기 도면은 등간격으로 분리된 6피크를 보여주고, 육방 대칭축을 명확하게 나타낸다. 이 사실로부터 Si(111) 상에 Ag가 에피택셜 성장하는 것을 알 수 있다. 또한, 도 20에 있어서 피크의 반치폭(φ50)은 도 21에 나타낸 바와 같이 2.4°이다.
또한, Au로 형성된 제 2 결합층(324) 상에 마무리 증착하는 단계에서의 규소 기판(321)을 면내 X선 측정했다. 도 22에 2θ/φ의 측정 결과를 나타낸다. Au(220) 피크의 존재가 도면에서 확인되므로, 면의 수직 방향으로 Ag(111) 배향이 발생한 것을 알 수 있다. 도 23은 2θ을 Au(220) 피크에 고정하여 행한 φ측정의 결과를 나타낸다. 이 도면은 등간격으로 분리된 6피크를 보여주고, 육방 대칭축을 명확하게 나타낸다. 이 사실로부터 Si(111) 상에 Ag가 에피택셜 성장한다는 것을 알 수 있다. 또한, 도 23에 있어서 피크의 반치폭(φ50)은 도 24에 나타낸 바와 같이 1.6°이다.
도 25에 나타내는 바와 같이 350㎛2을 각각 측정한 GaN계 반도체 발광소자(1D)를 제 1 적층체(110)와 제 2 적층체(320)를 실시예 1과 같은 방법으로 결합시키고, ITO 522-1, 네가티브 전극(522-2) 및 포지티브 전극(522)을 실시예 1과 같은 방법으로 형성하여 얻었다.
얻어진 GaN계 반도체 발광소자(1D)는 실시예 1의 순서에 따라 발광 출력 Po, 구동 전압 Vf 및 밀착성을 평가하였다. 발광 출력 Po는 12mW, 구동 전압 Vf는 3.0V, 박리 후 잔류 구획수, 즉 박리의 부재를 나타내는 크기는 100이었다.
실시예 15의 주 제조조건 및 평가결과(발광 출력, 구동전압, 박리 후 잔류 구획수)를 표 2에 나타낸다.
Figure 112008065257760-PCT00002
(실시예 16)
도 26에 나타낸 바와 같은 GaN계 반도체 발광소자(1E)를 실시예 2와 같은 방법으로 테퍼링 공정을 상기 실시예 15에서 제조된 제 1 적층체(110)에 실시함으로써 제조하였다. 따라서, 실시예 16은 테퍼링 공정을 제 1 적층체(110)에 실시한 것만 실시예 15와 다르다.
이렇게 얻어진 GaN계 반도체 발광소자(1E)를 실시예 1의 순서에 따라 발광 출력 Po, 구동 전압 Vf 및 밀착성을 평가하였다. 발광 출력 Po는 17mW, 구동 전압 Vf는 3.1V, 박리 후 잔류 구획수, 즉 박리의 존재를 나타내는 크기는 100이었다.
(비교예 5)
표면으로서 (111)면을 갖는 Si 단결정 상에 두께 50nm의 Cr, 두께 20nm의 제2결합층으로서의 Au를 이 순서로 스퍼터링에 의해 형성하는 이외는 실시예 16의 순서에 따라 GaN계 반도체 발광소자를 제조하고, 실시예 15 및 16과 같은 방법으로 평가하였다. 평가 결과로서, 발광 출력 Po는 13mW, 구동 전압 Vf는 4.6V, 박리 후 잔류 구획수는 58이었다. 제 2 결합층의 배향을 조사하기 위해서 면내 X선 측정을 소자에 실시했다. 도 27은 2θ을 Au(220)에 고정하여 행한 φ측정의 결과를 나타낸다. 이 도면은 피크가 관찰되지 않아서, 6방 대칭축이 나타내지 않는 것을 보여준다. 또한, 외면 X선 측정(θ/2θ법)에 의해 Au(111), Au(220) 및 Au(200)의 피크가 관찰되어 표면의 수직 방향으로 1축 배향이 나타내지 않는 것을 보여준다.
기판 상에 GaN계 반도체를 적층하여 얻어진 적층체에 도전성 기판을 결합하고, 그 다음 적층체측 상의 기판을 제거함으로써, 결합 강도를 높히고, 결합 계면 상의 저항 성분을 충분히 낮게 할 수 있는 GaN계 반도체 발광소자를 제공하는 것이 가능하다.

Claims (19)

  1. GaN계 반도체로 각각 형성된 n형 반도체층, 발광층 및 p형 반도체층이 순차 적층되고, 최상층으로서 금속으로 이루어진 제 1 결합층을 갖는 적층체;
    도전성 기판; 및
    상기 도전성 기판 상에 형성되어 있고, 상기 도전성 기판이 형성되어 있는 측과는 반대측에 있는 결합면이 상기 제 1 결합층에 결합하도록 되어 있고, 상기 제 1 결합층과 같은 결정 구조의 금속으로 이루어지고, 또한 상기 결합면의 수직 방향과 상기 결합면의 면내 방향 모두에서 동일한 결정 배향을 나타내게 하는 제 2 결합층을 포함하는 것을 특징으로 하는 GaN계 반도체 소자.
  2. 제 1 항에 있어서,
    상기 도전성 기판과 상기 제 2 결합층 사이에 형성된 격자 정합층을 더 포함하는 것을 특징으로 하는 GaN계 반도체 발광소자.
  3. 제 2 항에 있어서,
    상기 격자 정합층은 Hf, Mg 및 Zr로 이루어진 군에서 선택되는 어느 1종의 단독 금속 또는 2종 이상의 합금 금속으로 이루어진 것을 특징으로 하는 GaN계 반도체 발광소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 결합층 및 상기 제 2 결합층은 면심입방 구조를 갖고, 결합면의 수직 방향으로 (111)의 결정 배향을 나타내는 것을 특징으로 하는 GaN계 반도체 발광소자.
  5. 제 4 항에 있어서,
    상기 제 1 결합층 및 상기 제 2 결합층은 Au, Ag, Cu, Pt, Pd, Rh, Cu 및 Ir 중 어느 하나로 각각 형성되는 것을 특징으로 하는 GaN계 반도체 발광소자.
  6. 제 5 항에 있어서,
    상기 제 1 결합층 및 상기 제 2 결합층은 Au 또는 Au 합금으로 각각 형성되는 것을 특징으로 하는 GaN계 반도체 발광소자.
  7. 제 1항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 결합층 및 상기 제 2 결합층은 각각 육방 최밀충전 구조 및 결합면의 수직 방향으로 (00·1)의 결정 배향을 갖는 것을 특징으로 하는 GaN계 반도체 발광소자.
  8. 제 7 항에 있어서,
    상기 제 1 결합층 및 상기 제 2 결합층은 Ru 또는 Re로 각각 형성되는 것을 특징으로 하는 GaN계 반도체 발광소자.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 결합층과 상기 제 2 결합층은 격자상수에 있어서 5% 이내의 차를 갖는 것을 특징으로 하는 GaN계 반도체 발광소자.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 도전성 기판은 규소 단결정으로 형성된 규소 기판인 것을 특징으로 하는 GaN계 반도체 발광소자.
  11. 제 10 항에 있어서,
    상기 도전성 기판은 규소 단결정으로 형성된 규소 기판이고, 기판면으로서 (111)면을 갖는 것을 특징으로 하는 GaN계 반도체 발광소자.
  12. 제 11 항에 있어서,
    상기 제 2 결합층은 상기 규소 기판의 (111)면 상에 직접 형성되는 것을 특징으로 하는 GaN계 반도체 발광소자.
  13. 제 11 항에 있어서,
    상기 규소 기판과 상기 제 2 결합층 사이에 형성된 배향 조정층을 더 포함하 는 것을 특징으로 하는 GaN계 반도체 발광소자.
  14. 제 13 항에 있어서,
    상기 배향 조정층은 Ag 또는 Ag 합금으로 형성되는 것을 특징으로 하는 GaN계 반도체 발광소자.
  15. GaN계 반도체로 각각 형성된 적어도 n형 반도체층, 발광층 및 p형 반도체층이 순차로 적층되어 있고, 최상층으로서 금속으로 이루어진 제 1 결합층을 갖는 제 1 적층체를 기판 상에 형성하는 공정;
    상기 제 1 결합층과 같은 결정 구조의 금속으로 이루어진 제 2 결합층을 갖고, 결합면의 수직 방향과 결합면의 면내 방향 모두에서 동일한 결정 배향을 나타내는 제 2 적층체를 도전성 기판 상에 형성하는 공정;
    상기 제 1 적층체와 상기 제 2 적층체를 상호 결합에 의해 일체화하는 공정; 및
    상기 제 1 적층체로부터 상기 기판을 제거하는 공정을 포함하는 것을 특징으로 하는 GaN계 반도체 발광소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 상호 결합은 진공중에서 불활성 가스 이온빔 또는 불활성 가스 중성 원자빔을 결합층의 결합면에 조사해서 행하는 것을 특징으로 하는 GaN계 반도체 발광 소자의 제조방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 기판은 사파이어로 이루어진 것을 특징으로 하는 GaN계 반도체 발광소자의 제조방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 도전성 기판은 규소 단결정으로 형성된 규소 기판이며 기판 표면으로서 (111)면을 갖고, 상기 제 2 결합층이 Au, Ag, Cu, Pt, Pd, Rh, Cu 또는 Ir의 면심입방 구조 (111)면, 또는 Ru 또는 Re의 육방 최밀충전 (00·1)면을 가질 경우, 상기 기판 표면을 RCA 세정에 의해 세정한 후에, 희석 히드로플루오르산으로 수소종단화하고, 그 후 상기 제 2 결합층을 초고도의 진공을 갖는 필름 형성 장치를 사용하여 형성하는 것을 특징으로 하는 GaN계 반도체 발광소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 진공이 1.0×10-4Pa 보다 높은 것을 특징으로 하는 GaN계 반도체 발광소자의 제조방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8927348B2 (en) 2008-05-14 2015-01-06 Toyoda Gosei Co., Ltd. Method of manufacturing group-III nitride semiconductor light-emitting device, and group-III nitride semiconductor light-emitting device, and lamp
KR100974776B1 (ko) * 2009-02-10 2010-08-06 엘지이노텍 주식회사 발광 소자
KR101550922B1 (ko) * 2009-03-10 2015-09-07 엘지이노텍 주식회사 발광 소자
DE102009036843A1 (de) * 2009-08-10 2011-02-17 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Leuchtdiode und Leuchtdiode
KR101198758B1 (ko) * 2009-11-25 2012-11-12 엘지이노텍 주식회사 수직구조 반도체 발광소자 및 그 제조방법
US10205059B2 (en) 2010-02-09 2019-02-12 Epistar Corporation Optoelectronic device and the manufacturing method thereof
US9640728B2 (en) 2010-02-09 2017-05-02 Epistar Corporation Optoelectronic device and the manufacturing method thereof
TWI697133B (zh) * 2010-02-09 2020-06-21 晶元光電股份有限公司 光電元件
US9136436B2 (en) * 2010-02-09 2015-09-15 Epistar Corporation Optoelectronic device and the manufacturing method thereof
JP5148647B2 (ja) * 2010-03-05 2013-02-20 株式会社東芝 半導体発光素子、半導体発光装置及び半導体発光素子の製造方法
KR20120099318A (ko) * 2011-01-26 2012-09-10 엘지이노텍 주식회사 발광 소자 및 그 제조방법
TWI478384B (zh) * 2011-12-28 2015-03-21 Toshiba Kk Semiconductor light emitting element and manufacturing method thereof
WO2013126458A1 (en) * 2012-02-24 2013-08-29 Skyworks Solutions, Inc. Improved structures, devices and methods releated to copper interconnects for compound semiconductors
CN103305908A (zh) * 2012-03-14 2013-09-18 东莞市中镓半导体科技有限公司 一种用于GaN生长的复合衬底
US9879357B2 (en) 2013-03-11 2018-01-30 Tivra Corporation Methods and systems for thin film deposition processes
US9487885B2 (en) 2012-06-14 2016-11-08 Tivra Corporation Substrate structures and methods
US8956952B2 (en) 2012-06-14 2015-02-17 Tivra Corporation Multilayer substrate structure and method of manufacturing the same
KR20150047474A (ko) 2012-06-14 2015-05-04 티브라 코포레이션 다중층 기판 구조물
FR2992466A1 (fr) 2012-06-22 2013-12-27 Soitec Silicon On Insulator Procede de realisation de contact pour led et structure resultante
KR101983157B1 (ko) * 2013-11-19 2019-05-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2015170803A (ja) * 2014-03-10 2015-09-28 住友電気工業株式会社 ＩＩＩ族窒化物半導体素子、ｐ型コンタクト構造、ＩＩＩ族窒化物半導体素子を作製する方法
US20160380045A1 (en) * 2015-06-25 2016-12-29 Tivra Corporation Crystalline semiconductor growth on amorphous and poly-crystalline substrates
JP2017220652A (ja) * 2016-06-10 2017-12-14 大学共同利用機関法人自然科学研究機構 レーザ装置とその製造方法
JP6834257B2 (ja) * 2016-08-31 2021-02-24 日亜化学工業株式会社 発光素子の製造方法
JP7288172B2 (ja) * 2018-09-26 2023-06-07 日亜化学工業株式会社 光源装置とその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251739A (ja) * 1992-03-06 1993-09-28 Toshiba Corp 半導体発光デバイス
JP3230638B2 (ja) 1993-02-10 2001-11-19 シャープ株式会社 発光ダイオードの製造方法
JP3511970B2 (ja) 1995-06-15 2004-03-29 日亜化学工業株式会社 窒化物半導体発光素子
JP3987956B2 (ja) * 1998-03-27 2007-10-10 サンケン電気株式会社 半導体発光素子
KR100348269B1 (ko) * 2000-03-22 2002-08-09 엘지전자 주식회사 루데니움 산화물을 이용한 쇼트키 콘택 방법
KR101030068B1 (ko) * 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
US7034330B2 (en) * 2002-10-22 2006-04-25 Showa Denko Kabushiki Kaisha Group-III nitride semiconductor device, production method thereof and light-emitting diode
US7041529B2 (en) * 2002-10-23 2006-05-09 Shin-Etsu Handotai Co., Ltd. Light-emitting device and method of fabricating the same
JP3950801B2 (ja) * 2003-01-31 2007-08-01 信越半導体株式会社 発光素子及び発光素子の製造方法
JP3848989B2 (ja) 2003-05-15 2006-11-22 唯知 須賀 基板接合方法および基板接合装置
JP4114566B2 (ja) * 2003-07-24 2008-07-09 信越半導体株式会社 半導体貼り合わせ結合体及びその製造方法、並びに発光素子及びその製造方法
TWI223460B (en) * 2003-09-23 2004-11-01 United Epitaxy Co Ltd Light emitting diodes in series connection and method of making the same
JP4164689B2 (ja) 2003-11-21 2008-10-15 サンケン電気株式会社 半導体発光素子
KR20050063493A (ko) * 2003-12-22 2005-06-28 주식회사 옵토웨이퍼테크 웨이퍼 본딩을 이용한 반도체 발광소자 및 그 제조 방법
JP4765632B2 (ja) * 2004-01-20 2011-09-07 日亜化学工業株式会社 半導体発光素子
JP2005259911A (ja) 2004-03-10 2005-09-22 Shin Etsu Handotai Co Ltd 発光素子の製造方法
WO2005091391A1 (en) * 2004-03-18 2005-09-29 Showa Denko K.K. Group iii nitride semiconductor light-emitting device and method of producing the same
JP2005276988A (ja) * 2004-03-24 2005-10-06 Shin Etsu Handotai Co Ltd 半導体薄膜ウェハ用治具
US7550366B2 (en) * 2005-12-02 2009-06-23 Ayumi Industry Method for bonding substrates and device for bonding substrates

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