KR20080081577A - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자 및 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상부에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상부에 식각 정지막을 형성하는 단계와, 상기 식각 정지막과 상기 제1 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그와 상기 식각 정지막 상부에 제2 절연막을 형성하는 단계와, 상기 콘택 플러그를 노출시키는 트렌치를 형성하기 위하여 상기 제2 절연막을 식각하는 단계 및 상기 트렌치 내부에 금속 배선을 형성하는 단계를 포함하기 때문에, 금속 배선 사이의 캐패시턴스를 감소시킬 수 있다.
금속 배선, 캐패시턴스, 유전율, 다마신

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and method for forming the same}
도 1은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 반도체 소자의 레이 아웃도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
202 : 반도체 기판 204 : 소자 분리막
206a : 제1 절연막 206b : 제2 절연막
208 : 식각 정지막 212 : 트렌치 절연막
214 : 금속 배선
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 배선 사이의 캐패시턴스를 감소시킬 수 있는 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
메모리 제품의 고속화 및 고집적화가 진행되면서 단위 면적당 소자의 밀도가 증가하고, 더불어 상호 연결선(interconnection line) 영역에서 상호 연결선의 밀도가 증가하고 있다. 특히 수천 ㎛ 이상 떨어져 있는 트랜지스터의 소오스, 드레인, 게이트 전원 및 신호의 상호 연결선으로 금속 배선을 주로 사용하고 있으며, 각 단위 회로간 국부적 상호 연결선으로 금속배선을 종종 사용하고 있다.
그런데, 반도체 소자의 집적도가 증가함에 따라, 다층 금속 배선을 가지는 소자의 구조가 필요하게 되고, 또한 동일 층상에 있어서 금속 배선 사이의 간격이 점차 좁아지게 되었다. 이에 따라, 동일층상에서 서로 인접한 금속 배선 사이 또는 상하로 인접한 각 금속 배선 사이에 존재하는 저항이 증가하게 되었다. 따라서 단층 또는 다층 금속 배선 구조에서 금속 배선의 저항을 줄이는 연구가 진행되고 있다. 그런데, 금속 배선의 저항을 줄이기 위해 금속 배선의 높이나 폭을 더욱 크게 형성하면 금속 배선 사이에 존재하는 캐패시턴스(capacitance)를 증가시키게 된다. 이러한 캐패시턴스 성분들은 RC 에 의해 유도되는 지연(Delay)에 의하여 소자의 전기적 특성(Performance)을 열화시키고, 더 나아가 반도체 소자의 전력 소모량을 증가시키고 신호 누설량 또한 증가시킨다.
본 발명은 다마신 공정을 이용하여 금속 배선을 형성할 때 금속 배선 사이에 유전율이 큰 식각 정지막이 형성되지 않기 때문에, 금속 배선 사이의 캐패시턴스를 감소시킬 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상부에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상부에 식각 정지막을 형성하는 단계와, 상기 식각 정지막과 상기 제1 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그와 상기 식각 정지막 상부에 제2 절연막을 형성하는 단계와, 상기 콘택 플러그를 노출시키는 트렌치를 형성하기 위하여 상기 제2 절연막을 식각하는 단계 및 상기 트렌치 내부에 금속 배선을 형성하는 단계를 포함할 수 있다.
상기 식각 정지막은 질화막으로 형성할 수 있다. 상기 식각 정지막은 산화막보다 유전율이 높은 물질로 형성할 수 있다. 상기 식각 정지막은 10~10000Å의 두께로 형성할 수 있다. 상기 금속 배선은 다마신 공정으로 형성할 수 있다. 상기 금속 배선은 상기 식각 정지막 상부에 형성될 수 있다.
본 발명의 다른 측면에 따른 반도체 소자는, 반도체 기판과, 상기 반도체 기판 상부에 형성되는 제1 절연막과, 상기 제1 절연막 상부에 형성되는 식각 정지막과, 상기 제1 절연막과 상기 식각 정지막에 형성되고 하단이 상기 반도체 기판과 연결되는 콘택 플러그와, 상기 식각 정지막 상부에 형성된 제2 절연막 및 상기 식각 정지막 상부에 형성되는 금속 배선을 포함할 수 있다.
상기 금속 배선의 일부는 상기 콘택 플러그와 전기적으로 연결될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 반도체 소자의 레이 아웃도이다.
도 1을 참조하면, 반도체 기판의 소정 영역에 복수의 소자 분리 영역(101)과 활성 영역(102)이 서로 교대로 평행하게 형성된다. 소자 분리 영역(101)에는 소자 분리막(도시하지 않음)이 형성되고, 활성 영역(102)에는 드레인/소스 영역을 포함하는 접합 영역(도시하지 않음)이나 게이트(도시하지 않음) 등의 구조물이 형성된다. 한편, 활성 영역(102)에 형성된 구조물 상부에는 콘택 플러그를 포함하는 절연막이 형성되고, 하단이 드레인 영역과 연결되도록 드레인 콘택 플러그를 형성한다. 이후에, 드레인 콘택 플러그 상부에 금속 라인을 형성하여 드레인 영역과 금속 라인을 연결한다. 이하에서는, 전술한 공정을 보다 상세하게 설명하고자 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 특히, 도 2a 내지 도 2d는 셀 영역을 도시하였으며, 도 2a 내지 도 2d에 표시된 'A영역'은 도 1에서 선 A-A'를 따라 절단한 부분의 단면을 도시하며, 'B영역'은 도 1에서 선 B-B'를 따라 절단한 부분의 단면을 도시한다.
도 2a를 참조하면, 셀 영역과 주변 회로 영역(도시하지 않음)을 포함하는 반도체 기판(202)의 소정 영역에 서로 평행한 복수 개의 소자 분리막(204)을 형성하여 활성영역을 정의한다. 셀 영역은 복수 개의 스트링으로 구성되며, 각 스트링은 소스 선택 트랜지스터(도시하지 않음), 복수 개의 메모리 셀(도시하지 않음) 및 드레인 선택 트랜지스터(도시하지 않음)가 직렬로 연결되어 형성된다. 상기 주변 회로 영역에는 주변 트랜지스터가 형성된다.
또한, 소스/드레인 영역을 포함하는 접합 영역을 형성하기 위하여 상기 형성된 트랜지스터 및 메모리 셀들이 구비된 전체 구조 상부에 이온주입공정을 실시한다. 이에 따라 소스 선택 트랜지스터 일측의 반도체 기판에 소스 영역(도시하지 않음)이 형성되고, 드레인 선택 트랜지스터 일측의 반도체 기판에 드레인 영역(D)이 형성된다. 또한, 상기 메모리 셀 사이에는 불순물 영역(도시하지 않음)이 형성된다.
그리고, 상기 전체 구조상에 제1 절연막(206a)을 형성하고, 제1 절연막(206a)을 식각하여 소스 콘택홀(미도시)을 형성한다. 제1 절연막(206a)의 하부에는 식각 방지막이 더욱 형성될 수 있다. 제1 절연막(206a)은 산화막으로 형성하는 것이 바람직하다. 상기 소스 콘택홀에 도전 물질을 매립한 후 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 소스 콘택 플러그(미도시)를 형성한다.
이어서, 상기 소스 콘택 플러그를 포함하는 제1 절연막(206a) 상부에 제2 절연막(206b)를 형성하고, 제2 절연막(206b) 상부에 식각 정지막(208)을 형성한다. 제2 절연막(206b)은 산화막으로 형성하는 것이 바람직하다. 식각 정지막(208)은 질화막 또는 산화막에 비해 유전율이 높은, 예를 들면 두 배 정도 높은 물질을 이용하여 10~10000Å의 두께로 형성하는 것이 바람직하다. 그리고 식각 정지막(208), 제2 절연막(206b), 제1 절연막(206a) 및 상기 식각 방지막의 일부를 식각하여 드레인 콘택홀을 형성함으로써 반도체 기판(202)에 형성된 드레인 영역(D)이 노출되도록 한다. 드레인 콘택홀에 도전 물질을 매립한 후 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정이나 에치백(etch back) 공정을 실시하여 드레인 콘택 플러그(210)를 형성한다. 드레인 콘택 플러그(210)은 반도체 기판(202)에 형성된 드레인 영역(D)과 전기적/물리적으로 연결된다.
도 2b를 참조하면, 드레인 콘택 플러그(210)를 포함하는 식각 정지막(208) 상부에 트렌치 절연막(212)을 형성한다. 트렌치 절연막(212)은 후속하는 공정에서 다마신(damascene) 공정을 이용한 금속 배선을 형성하기 위하여 단차를 제공하는 역할을 하며, 산화막으로 형성하는 것이 바람직하다.
도 2c를 참조하면, 마스크를 이용한 식각 공정을 실시하여 금속 배선을 형성하고자 하는 영역의 트렌치 절연막(212)을 제거한다. 이때 A영역에서는 드레인 콘택 플러그(210)가 에치 스탑퍼(etch stopper)역할을 하고 B영역에서는 식각 정지막(208)이 에치 스탑퍼 역할을 한다.
도 2d를 참조하면, 트렌치 절연막(212)를 포함하는 전체 구조 상부에 티타늄/티타늄나이트라이드(Ti/TiN)의 적층막 등과 같은 베리어 금속층(barrier metal layer; 도시하지 않음)을 형성한 후 텅스텐(W) 등과 같은 금속 물질을 형성한다. 그리고 상기 금속 물질에 대해 화학 기계적 연마 방법과 같은 평탄화 공정이나 에치백 공정을 실시하여 금속 배선(214)을 형성한다.
다마신 공정을 이용하여 금속 배선을 형성할 때에는, 드레인 콘택 플러그를 형성한 후 드레인 콘택 플러그를 포함한 제2 절연막 상부에 질화막을 이용하여 식각 정지막을 형성할 수도 있다. 즉, 드레인 콘택 플러그를 포함한 제2 절연막 상부에 식각 정지막 및 트렌치 절연막을 형성한 후, 트렌치 절연막과 식각 정지막의 일부를 제거하여 트렌치를 형성하고 트렌치를 금속 물질로 매립하여 금속 배선을 형성할 수 있다. 이때, 드레인 콘택 플러그를 노출시키기 위하여 식각 정지막을 식각하는 과정에서 하부의 제2 절연막이 함께 식각되어 트렌치가 식각 정지막이 형성된 깊이보다 더 깊게 형성되기 때문에, 트렌치에 금속 배선을 하면 식각 정지막이 금속 배선 사이에 위치하게 된다. 이에 따라 산화막 대비 유전율이 두 배 이상 높은 질화막이 금속 배선 사이에 잔류하여 금속 배선 사이의 캐패시턴스(capacitance)가 증가하는 문제점이 있다. 또한 이러한 문제점을 해결하기 위하여 식각 정지막의 두께를 낮추면 트렌치 절연막 식각시 식각 정지막이 손상되어 금속 배선이 뷸균일하게 형성되는 문제점이 발생한다.
하지만 본 발명은 제2 절연막(206b) 상에 식각 정지막(208)을 먼저 형성하고 식각 정지막(208)과 제2 절연막(206b) 및 제1 절연막(206a)을 식각하여 드레인 콘택홀(210)을 형성하기 때문에 드레인 콘택 플러그(210) 상부에 식각 정지막(208)이 잔류하지 않는다. 따라서, 식각 정지막(208) 상부에 형성된 트렌치 절연막(212)에 트렌치를 형성하고 트렌치를 매립하여 드레인 콘택 플러그(210)와 연결되는 금속 배선(214)을 형성할 때 금속 배선(214)은 식각 정지막(208) 상부에 형성된다. 이에 따라, 금속 배선(214) 사이에 식각 정지막(208)이 잔류하지 않기 때문에 식각 정지막(208)으로 인하여 금속 배선(214) 사이의 캐패시턴스가 증가하는 문제점을 해결할 수 있다.
본 발명의 반도체 소자의 제조 방법에 따르면, 금속 배선 사이에 식각 정지막이 잔류하는 종래 기술에 비하여 금속 배선 사이의 캐패시턴스를 감소시킬 수 있다. 또한 금속 배선 사이의 캐패시턴스가 감소되는 만큼 금속 배선의 저항을 감소시키기 위하여 금속 배선의 높이나 폭을 증가시킬 수 있는 마진을 확보할 수 있다. 따라서 RC 에 의해 유도되는 지연을 방지하고 전력소모량을 감소시킬 수 있기 때문에 소자의 특성을 향상시킬 수 있다.

Claims (8)

  1. 반도체 기판 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상부에 식각 정지막을 형성하는 단계;
    상기 식각 정지막과 상기 제1 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그와 상기 식각 정지막 상부에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 식각하여 상기 콘택 플러그를 노출시키는 트렌치를 형성하는 단계; 및
    상기 트렌치 내부에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 식각 정지막은 산화막보다 유전율이 높은 물질로 형성하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 식각 정지막은 질화막으로 형성하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 식각 정지막은 10~10000Å의 두께로 형성하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 금속 배선은 다마신 공정으로 형성하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 금속 배선은 상기 식각 정지막 상부에 형성되는 반도체 소자의 제조 방법.
  7. 반도체 기판;
    상기 반도체 기판 상부에 형성되는 제1 절연막;
    상기 제1 절연막 상부에 형성되는 식각 정지막;
    상기 제1 절연막과 상기 식각 정지막에 형성되고 하단이 상기 반도체 기판과 연결되는 콘택 플러그;
    상기 식각 정지막 상부에 형성된 제2 절연막; 및
    상기 식각 정지막 상부에 형성되는 금속 배선을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 금속 배선의 일부는 상기 콘택 플러그와 전기적으로 연결되는 반도체 소자.
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