KR20080078062A

KR20080078062A - 순환 급속 푸리에 변환

Info

Publication number: KR20080078062A
Application number: KR1020087017045A
Authority: KR
Inventors: 레이프 윌헬므손; 짐 스벤손; 안데르스 베르케맨
Original assignee: 텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date: 2005-12-14
Filing date: 2006-12-12
Publication date: 2008-08-26
Also published as: JP2009519637A; CN101331479B; CN101331479A; WO2007068438A3; JP4903810B2; KR101229648B1; US7685220B2; EP1960905A2; BRPI0619920A2; WO2007068438A2; TW200741487A; US20070133389A1

Abstract

DIF FFT 스테이지는 N 빈 FFT에서 사용되는데, N은 짝수인 정수이다. DIF FFT 스테이지는 제1 입력 샘플(x(v)), 제2 입력 샘플(x(v+N/2))을 수신하며, 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제1 및 제2 입력 샘플 또는 대안적으로 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제2 및 제1 입력 샘플을 선택적으로 제공하는 스왑 논리를 포함하는데, 여기서 0≤v≤N/2이다. DIF FFT 스테이지는 또한 제1 및 제2 스왑 논리 출력 포트에 의해 제공되는 값을 가산하는 가산 유닛; 제1 및 제2 스왑 논리 출력 포트에 의해 제공되는 값을 감산하는 감산 유닛; 및 트위들 팩터(

)에 따라 감산 유닛에 의해 제공되는 값을 승산하는 트위들 팩터 논리를 더 포함하는데, 여기서 s는 N 입력 샘플의 순환 시프트의 양을 나타내는 정수이다.

입력 샘플, 스왑 논리, 스왑 논리 출력 포트, 트위들 팩터

Description

순환 급속 푸리에 변환{CIRCULAR FAST FOURIER TRANSFORM}

본 발명은 급속 푸리에 변환(Fast Fourier Transform: FFT)에 관한 것이고, 특히, 입력 데이터의 사이클 시프트 또는 각각의 입력 데이터의 회전으로 FFT를 성취하는 것에 관한 것이다.

FFT는 낮은-레벨 전기통신 시그널링으로부터 속도 및 이미지 프로세싱 범위의, 최근 디지털 신호 프로세싱에서 다수의 애플리케이션을 갖는다. 일부 애플리케이션에서, 변환 데이터 세트는 특정한 목적을 위해 선-시프트(pre-shifted)되거나 포스트-회전(post-rotated)된다.

변환 이론으로부터, 선-시프트 및 포스트 회전이 동일한 동작임이 공지된다. 그러나 종래 배열에서, 이들의 구현은 서로 상이하다. 선 시프터는 최소 변환 사이트의 버퍼 및 일부 어드레싱 논리로 구성된다. 이와는 대조적으로, 포스트-로테이터는 예컨대, CORDIC(COordinate Rotation DIgital Computer) 알고리즘을 사용하는 복잡한 승산기(multiplier) 또는 순수한 로테이터, 및 일부 회전 각 발생기(예컨대, 메모리에 저장된 테이블)로서 구현된다.

선-시프트 및/또는 포스트-회전이 FFT와 접합하여 사용되는 전형적인 애플리케이션은 정보를 전달하기 위해서 직교 주파수 분할 멀티플렉싱(Orthogonal Frequency Division Multiplexing: OFDM)를 사용하는 통신 시스템에 있다. 오늘날까지, OFDM은 여러 무선 로컬 에어리어 네트워크(WLAN) 표준(예컨대, IEEE 802.11a 및 WiMAX) 및 디지털 텔레비전(DVB)에서 사용된다. OFDM은 또한 "3G"(제 3세대) 셀룰러 시스템으로의 강화 및 울트라 대역(UWB) 와 같은 부가적인 통신 표준을 고려한다.

선-시프트의 하나의 용도는 OFDM에서 시간 동조를 개선하는 것이다. 사이클릭 프리픽스(cyclic prefix)와의 단일 시간 도메인 OFDM 심볼은 도1에 도시된다. 송신기에서, 데이터는 복수수로 인코딩되는데, 이는 역 푸리에 변환되어 시간 도메인에서 사이클릭 프리픽스와 부가된다. 수신기 측에서, 데이터는 순방향 푸리에 변환을 적용함으로써 복구된다. 그렇지 않으면, 대부분의 구현은 시간-주파수 변환을 위한 일부 FFT 알고리즘에 의존한다.

수신기 시간 동조, 즉, FFT 윈도우의 최적의 위치를 찾는 것은 양호한 수신기 성능을 성취하기 위해 중요하다. 어떠한 환경하에서도 하나 이상의 심볼(그의 사이클릭 프리픽스를 포함)이 커버되도록 위치되는데, 이는 내부 심볼 간섭(inter-symbol interference: ISI), 즉, 두 개의 독립적인 심볼을 하나로 혼합하는 것에 이를 것이기 때문이다.

윈도우의 최적의 위치는 다음 심볼의 사이클릭 프리픽스로부터 데이터를 포함하지 않고 "가능한 나중에" 이를 위치시키는 것이다. 그러나 매우 적극적인 접근법은 ISI에 이르게 될 수 있어서, 안전에 대한 어떤 마진이 있어야만 한다. 윈도우를 미리 위치시키면, 사이클릭 프리픽스의 일부를 포함하는 것은 채널의 임펄스 응 답이 충분히 짧은 동안, ISI의 위험을 제거한다.

FFT 윈도우의 이전 위치는 변환 입력 데이터의 사이클릭 시프트에 대응한다(도1 참조). 송신기에서 가장 오른쪽에 위치한 데이터 청크(chunk)는 이제 수신기 FFT 윈도우에서 왼쪽에 나타내진다. 채널 추정기에서 주파수 보간법을 사용하는 시스템에 대해서, 시프트가 클수록 보간자(interpolator)는 더 복잡해진다. 채널 추정을 단순하게 유지하도록, 입력 데이터는 선-시프트 또는 포스트-회전에 의해 FFT 윈도우에 정렬되어야만 한다.

OFDM에서 선-시프트 및/또는 포스트-회전을 위한 다른 용도는 통신 채널이 큰 지연 확산을 가질 때이다. 이러한 채널은 주파수 도메인에서 회전을 경험하는데, 이는 제안된 FFT 방식에 의해 완화될 수 있다.

선-시프트 및/또는 포스트-회전의 이익은 비용 없이 얻을 수 없다. 시간 도메인에서 순환 시프트는 하드웨어 구현을 위해 대용량 버퍼, 대응하는 지연 및 에너지 소비를 필요로 한다. 대응하는 포스트-회전은 모든 변환 출력 데이터 상에서 동작하는 높은 정확도의 디-로테이터(de-rotator)를 필요로 하여, 에너지 소비가 증가할 뿐만 아니라 칩 에어리어가 증가한다.

기존 솔루션은 문제점이 있다. 최신 순환 시프트는 시간 도메인 또는 주파수 도메인에서 구현된다. 두 가지 방법은 여러 가지를 실현할지라도, 이는 공통으로 FFT에만 비교되는 상당한 양으로 에어리어, 지연 및 에너지 소비가 증가한다.

시간 도메인 솔루션에 대해서, FFT로의 입력 데이터는 변환 전에 순환형으로 시프트된다. 이러한 시프트를 수행하기 위해서, 변환될 모든 데이터는 FFT가 파이 프라인 접근법(pipelined approach)를 사용하여 구현되지 않는다면 사용 가능하지 않아야만 한다. 그러므로 사이즈 N 워드의 여분의 버퍼가 필요로 된다. 파이프라인 접근법이 FFT에 대해 사용될지라도, 배열이 핸들링을 할 수 있는 순환 시프트의 양에 따라, N-1 워드만큼 저장을 위해 버퍼를 제공할 필요가 있을 수 있다.

주파수 도메인 방법에서, 시프트는 각각의 출력 데이터의 회전에 대응한다. 어떠한 버퍼도 이러한 경우에 필요로 되지 않지만, 기술은 높은 분해능 로테이터를 필요로 하는 것에 관한 문제점이 여전히 존재한다. 게다가, FFT로부터 출력 데이터는 비트-반전 순서로 발생될 수 있어서, 각각의 연속적인 출력 샘플에 대한 회전 각이 다소 랜덤으로 나타내질 것임을 의미한다. 그러므로 각을 저장하기 위한 큰 테이블이 결과로서 생길 수 있다.

상기 결론의 관점에서, 최신 방법은 에어리어, 지연 및 에너지 소비에서 상당한 오버헤드(overhead)를 겪는다. 그러므로, 데이터의 선-시프트/포스트-회전과 FFT를 성취하기 위한 개선된 기술 및 장치를 제공하는 것이 바람직하다.

"포함하다(comprises)" 및 "포함하는(comprising)"이라는 용어는 본원에서 사용될 때 상술된 특징, 정수, 단계 또는 구성 요소의 존재를 규정하기 위해 사용되는 것이지; 이러한 용어의 용도가 하나 이상의 다른 특징, 정수, 단계, 구성 요소 또는 그의 그룹의 존재 또는 부가를 배제하는 것이 아니라 것이 강조되어야만 한다.

본 발명의 한 양상에 따르면, 상기 목적 및 다른 목적이 N 빈 FFT(N bin FFT)에서 사용되는 DIF(Decimation In Frequency) FFT 스테이지에서 성취되는데, N은 짝수인 정수이다. 제1 입력 샘플(x(v)), 제2 입력 샘플(x(v+N/2))을 수신하며, 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제1 및 제2 입력 샘플 또는 대안적으로 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제2 및 제1 입력 샘플을 선택적으로 제공하는 스왑 논리(swap logic)를 포함하는데, 여기서 0≤v≤N/2이다. DIF FFT 스테이지는 또한 제1 및 제2 스왑 논리 출력 포트에 의해 제공되는 값을 가산하는 가산 유닛; 제1 및 제2 스왑 논리 출력 포트에 의해 제공되는 값을 감산하는 감산 유닛; 및 트위들 팩터(factor)(

다른 양상에서, FFT 프로세서는 상술된 DIF FFT 스테이지 및 논리를 포함하는데, 상기 논리는 (v+s)modN<N/2라면 제1 및 제2 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제공되도록 하며, (v+s)modN≥N/2라면 제2 및 제1 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제공되도록 하는 스왑 논리를 제어한다.

대안적인 실시예에서, FFT 프로세서는 상술된 DIF FFT 스테이지 및 논리를 포함하는데, 상기 논리는 (v+s)∧N/2=0이라면 제1 및 제2 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제공되도록 하며, (v+s)∧N/2≠0이라면 제2 및 제1 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에 제공되도록 하는데, ∧는 비트에 대한 논리적인 AND 동작을 나타낸다.

본 발명의 목적 및 이점은 도면에 관한 다음 상세한 설명을 판독함으로써 이해될 것이다.

도1은 사이클릭 프리픽스와 단일 시간 도메인 OFDM 심볼을 도시하는 도면;

도2는 두 개의 사이즈 N/2 변환으로부터 사이즈 N 푸리에 변환을 결정하는 배열을 도시하는 도면;

도3은 여덟 개의 버퍼파일 각각의 네 가지 버터플라이 단계와 N=16 DIF FFT의 개략적인 아웃라인을 도시하는 도면;

도4(a)는 접힌 FFT 구현을 위한 래딕스-2 버터플라이 단계(radix-2 butterfly stage)에 대한 아키텍처를 도시하는 도면;

도4(b)는 동작의 시프트 모드 동안 접힌 FFT 구현을 도시하는 도면;

도4(c)는 동작의 계산 모드 동안 접힌 FFT 구현을 도시하는 도면;

도5는 N/2 버터플라이 동작을 포함하는 배열에서 두 개의 버터플라이 동작의 개략도;

도6은 입력 데이터 인덱스들의 순환형 좌 시프트가 수행된 후에 도5의 버터플라이 동작에 대한 영향을 도시하는 개략도;

도7은 입력 데이터 인덱스들의 순환형 우 시프트가 수행된 후에 도5의 버터플라이 동작에 대한 영향을 도시하는 개략도; 및

도8은 본 발명의 양상에 따른 대표적인 래딕스-2 DIF FFT 단계의 개략도.

본 발명의 여러 특징은 이제 도면을 참조하여 설명될 것이고, 동일한 부분은 동일한 참조 캐릭터에 일치한다.

본 발명의 여러 양상은 이제 다수의 대표적인 실시예에 관한 상세한 세부사항을 설명할 것이다. 본 발명을 쉽게 이해하기 위해서, 본 발명의 여러 양상은 컴퓨터 시스템 또는 프로그래밍된 명령어를 실행할 수 있는 다른 하드웨어의 엘리먼트(element)에 의해 수행될 동작의 순서가 설명된다. 각각의 실시예에서, 여러 동작은 분화된 회로(예컨대, 분화된 기능을 수행하도록 상호 접속된 별도의 논리 게이트), 하나 이상의 프로세서에 의해 수행되는 프로그램 명령어 또는 이들 둘 다의 결합물에 의해 수행될 수 있다는 것이 인식될 것이다. 게다가, 본 발명은 프로세서가 본원에 설명된 기술을 수행하도록 하는 컴퓨터 명령어의 적합한 세트를 포함하는, 솔리드-스테이지 메모리, 마그네틱 디스크, 광 디스크 또는 반송파 파장과 같은 컴퓨터의 어떤 형태로 전체적으로 구체화되는 것으로 부가적으로 고려될 수 있다. 그러므로 본 발명의 여러 양상은 여러 다른 형태로 구체화될 수 있고, 모든 이러한 형태는 본 발명의 범위 내에서 고려된다. 본 발명의 각각의 여러 양상에 대해서, 실시예의 임의의 이런 형태는 상술된 동작을 수행하기 위해 구성된 "논리" 또는 대안적으로 상술된 동작을 수행하는 "논리"라 칭해질 수 있다.

본 발명의 양상은 하드웨어, 시간 및 에너지의 더욱 효율적인 사용의 결과를 가져오는, 동일한 동작에서 시프트/회전 및 FFT의 수행이다. 아래에서 설명되는 이러한 접근법은 이미지 프로세싱, 무선 로컬 에어리어 네트워크(WLAN), 울트라 광대 역(UWB) 통신, 에코 상쇄 등에 국한되지는 않지만, 이를 포함하는 시프트된 FFT들이 사용될 수 있는 기술의 모든 에어리어에 사용 가능하다. 접근법은 또한 파이프라이닝, 래딕스 또는 평행화에 독립적으로, 모든 종류의 FFT 아키텍처에 사용 가능하다.

래딕스-2 FFT 알고리즘은 분할 및 공략 접근법에 의해 이산 푸리에 변환으로부터 비롯된다. 알고리즘의 두 개의 기본적인 버전이 있는데, 하나는 시간 도메인에서 제거에 의해 비롯되며, 주파수 도메인에서 제거에 의해 비롯된다. 본 발명의 다른 양상의 이해를 용이하게 하기 위해서, 이제 래딕스-2 DIF FFT 알고리즘의 유도로 논의가 시작된다.

우선, x(n)은 n=0,…,N-1을 위해 샘플의 시퀀스이고, 여기서 N은 짝수이며, 바람직하게는 2의 거듭제곱이다. 그래서 시퀀스(x(n))의 이산 푸리에 변환(DFT)은 X(k)로 나타내지며, 여기서 k=0,…,N-1이다. 수식을 간단히 하기 위해서 트위들 팩터 표시

를 사용하여, x(n)으로부터 X(k)로 DFT는 다음과 같다:

그래서 수학식 1은 짝수 및 홀수 주파수(k)에 독립적으로 해석된다. 짝수 주파수에 대해서, 수학식은 다음과 같다:

.

트위들 팩터의 합은 원래 수학식(1)과 비교하여 n=0,…,N-1에 대해 턴의 수를 두 배로 완성한다. 그러므로 합은 0으로부터 N/2-1로 두 개의 1/2 범위 합으로 나뉜다,

.

이러한 수식은 0≤n<N/2에 대해 u(n)=x(n)+x(n+N/2)를 한정함으로써 쉽게 판독된다. 사실, u(n)의 사이즈 N/2 FFT로 나타내진다,

.

이제, 변환의 홀수 주파수에 대한 초점을 변경시며 동일한 기술을 적용하는 것은

를 제공한다.

여기서 또한 트위들 팩터는 수학식 1에 비교하여 n이 0 내지 N-1를 범위로 할 때 턴의 수를 두 배로 만들고, 위와 유사하게, 합은 0으로부터 N/2-1로 두 개의 1/2 범위 합으로 나뉘며,

,

와 동일하다.

n=0에 대한 새로운 1/2 변수

를 N/2-1에 도입하 는 것은

의 결과를 가져온다.

결론을 위해서, 신호(x(n))의 사이즈 N FFT는 시퀀스(u(n) 및 v(n))의 두 개의 사이즈 N/2 FFT의 계산으로 분리되는데, 여기서 u 및 v는 x에 대한 간단한 함수이다,

여기서,

이다.

두 개의 사이즈 N/2 FFT로부터 사이즈 N FFT를 결정하는 배열은 도2에 도시된다. 개략도에서 x로부터 u 및 f의 생성은 도면에서 가산 및 감산 구조(점선으로 된 박스(201) 내에 존재)의 형태로 인해 "FFT 버터플라이"를 공통적으로 나타낸다.

분할 및 공략 접근법의 애플리케이션은 두 개의 1/2-사이즈 변환으로 분리될 변환이 규칙적인 동안 반복될 수 있다. 각각의 반복은 항상 N/2 새로운 버터 플라이의 그룹의 결과를 가져온다. 이러한 그룹은 버터플라이 스테이지로 나타내진다. 이를 설명하기 위해서, 도3은 각각의 여덟 개의 버터플라이의 네 개의 버터플라이 스테이지와 N=16 DIF FFT의 개략도를 도시한다. 출력이 비트-반전 순서로 생성되는 방법을 주지하자: 입력 순서가 0,1,2,3,…,13,14,15(이는 2진 표시로 0000,0001,0010,0011,…,1101,1110,1111)로 주어지면, 출력은 0,8,4,12,…,11,7,15(2진 표시로 0000,10000,0100,1100,…,1011,0111,1111) 순으로 나타내진 다.

하나의 변환이 두 개의 1/2 사이즈 변환으로의 각각의 개별적인 분할에서, 2의 거듭제곱인 N에 대한 요구가 존재하지 않는다는 것이 또한 주지된다. 그러나 최종 변환 사이즈가 2의 거듭제곱이 아니라면, 일부 스테이지에서, N은 짝수일 것이지만, N/2는 그렇지 않을 것이며, 변환은 또한 상술된 기술을 사용하여 분리되지 않을 수 있다.

선-시프트 및 포스트-회전의 효과가 이제 설명될 것이다. 전과 같이, 시간 이산 신호(x(n), n=0,…,N-1)의 DFT는 다음과 같이 정의되는데,

여기서 k=0,…,N-1이다. x_s(n)는 왼쪽으로 s 순환형 스텝 시프트된 신호(x(n))이다.

그래서,

.

이제, x_s(n)의 푸리에 변환은 다음과 같이 정의된다:

.

n=l로 치환하면,

이고,

이는 회전 팩터(

)에 의해 승산된 x(n)의 변환이다. 그러므로 시간 도메인에서 시프트는 주파수 도메인에서 회전에 대응한다. 역 푸리에 변환을 위해서, 상황은 역전된다.

FFT의 하드웨어 구현은 도3에 도시된 것과 같은 그의 데이터-흐름도의 직접적인 맵핑에 기초할 수 있다. 그러나 이러한 구조는 각각의 변환을 위해 동시에 사용 가능하도록 모든 입력 데이터를 필요로 하기 때문에 대부분의 경우에, 매우 빠른 하드웨어를 지원하는 것을 필요로 할 것이다. 데이터-흐름도로부터 바로 디자인된 FFT를 사용하도록 다른 방법을 적용하면, 데이터는 실제 변환 속도보다 빨리 페이스 N 배로 도달해야만 할 것이다. 데이터 레이트가 더 느리다면, 하드웨어는 입력을 위해 대기하는 상당한 유휴 시간을 경험하여, 불필요한 칩 에어리어를 소비하는 구현을 행할 것이다.

여러 디지털 신호 프로세싱 애플리케이션에 대해서, 데이터는 여러 방식으로 도달하는데, 하나의 샘플이 도달한 후 다른 샘플이 도달하는 방식이다. 이는 예컨대, 안테나로부터 디지털화된 음성 신호 또는 샘플링된 무선 기저대 신호에 대한 경우이다. 병렬 FFT 구현은 이러한 애플리케이션을 위해 확실히 매우 빠르다. 이러한 불일치를 피하기 위해서, 데이터 흐름도는 구현될 버터플라이 스테이지당 오직 하나의 버터플라이 프로세서를 필요로 하는 방식으로 접힐 수 있다.

이러한 접힌 FFT 구현을 위한 래딕스-2 버터플라이 스테이지(400)를 위한 아키텍처는 도4(a)에 도시된다. 사이즈-N FFT는 log₂(N)로 구성되며, 이러한 스테이지는 직렬로 연결된다. 래딕스-2 버터플라이 스테이지(400)는 지연 라인(401) 및 선택 가능한 데이터 경로 논리(403)를 갖는다. 래딕스-2 버터플라이 스테이지(400)를 통한 데이터 경로는 두 개의 동작 모드: 시프트 모드(도4(b))에 도시됨) 및 계산 모드(도4(c))에 도시됨)를 갖는다.

시프트 모드에서, 데이터 경로 논리(403)는 입력으로부터 N/2 샘플을 수신하며, 지연 라인(401)으로 이들을 공급하도록 구성된다. 동시에, 데이터 경로 논리(403)는 지연 라인(401)의 내용을 수신하며, 래딕스-2 버터플라이 스테이지(400)의 출력으로써 이를 제공한다. 그러므로 이러한 모드에서 래딕스-2 버터플라이 스테이지(400)는 단지 지연 라인으로서 동작한다.

계산 모드에서, 데이터 경로 논리(403)는 지연 라인으로부터 시프트 아웃된 데이터 및 현재 입력 샘플로부터 버터 플라이 동작을 계산한다. 버터플라이 동작으로부터 하나의 출력은 래딕스-2 버터플라이 스테이지(400)의 출력으로서 제공되는 반면, 버터플라이 동작으로부터의 다른 출력은 지연 라인(401)의 입력에 제공된다.

본 발명의 다른 양상에서, 표준 FFT 프로세서가 수정되어, 입력 데이터에 적용되는 순환 시프트의 양에 관계없이 동일한 결과를 계산한다. 수정은 트위들 팩터 인덱스에 오프셋 및 입력 데이터 스와퍼(swapper)를 부가함으로써 버터플라이 프로세서 엘리먼트를 변경하는 것을 포함한다. 일부 샘플 제어 논리는 어떤 트위들 팩 터 오프셋이어야만 하는지, 언제 입력 데이터가 스왑되어야만 하는지를 결정하는데 포함된다. 이제 이러한 내용이 상세히 설명된다.

본 발명의 여러 양상의 이해를 용이하게 하기 위해서, N 빈 FFT에 대한 대표적인 단일 버터플라이 스테이지가 분석된다. 버터플라이(0,1)가 도5에 개략적으로 도시되는 FFT를 수행하는데 필요로 되는 대응하는 N/2 버터플라이 및 N 입력 샘플(x(0),…,x(n-1))에 대한 인덱스(0,…,N-1)를 고려하자. FFT 알고리즘의 편차로부터 명백한 것으로서, 각각의 버터플라이 BF_i는 N/2 입력 샘플에 의해 이격된 입력을 취하는데; 즉, BF_i는 그의 입력으로서 x(i) 및 x(i+N/2)를 갖는다. 이러한 배열을 사용하면, FFT 알고리즘은 적절히 계산될 수 있는데, BF_i에 대한 출력이 변수(x(i) 및 x(i+N/2))를 겹쳐쓸 수 있기 때문이다.

입력 데이터 인덱스의 순환 좌 시프트 이후의 상황은 도6에 도시된다. FFT가

순환 좌 시프트가 행해지지 않는 것처럼 계산되는 것이 바람직할지라도, 버터플라이 동작은 또한 시프트되어야만 한다. 예를 들어, 인덱스(0 및 N/2)에 대응하는 이미 수신된 입력인 가장 왼쪽 버터플라이는 이제 인덱스(1 및 N/2+1)에 대응하는 입력이 제공된다. 결과적으로, BF₀과 같은 역할 대신, 이러한 버터플라이는 BF₁의 역할을 한다.

유사하게, 인덱스(N/2-1 및 N-1)에 대응하는 이미 수신된 입력인 가장 오른쪽 버터플라이는 이제 인덱스(N/2 및 0)에 대응하는 입력이 제공된다. 결과적으로, BF_N/2-1의 역할을 하는 대신, 이러한 버터플라이 스테이지의 역할은 그의 입력에 일치하는 것이 양호하도록 변경되어야만 한다. 그러나, 샘플(x(0))이 가장 왼쪽으로부터 가장 오른쪽 위치로 랩핑(wrap)되어야만 하기 때문에, 두 개의 샘플(x(0) 및 x(N/2))의 입력 순서가 표준 BF₀ 버터플라이와 반대가 된다는 것이 명백할 것이다. 입력의 이러한 반전을 나타내기 위해서, 버터플라이는 BF₀'으로 나타내진다.

입력 데이터의 순환 우 시프트에 대한 상황은 도7에 도시된다. 입력에서의 변화로 인해, 가장 왼쪽 버터플라이는

으로 나타내질 수 있고, 그의 오른쪽은 BF₀이 되는 것이 보여질 수 있다. 나머지 버터플라이는 가장 오른쪽 버터플라이가 BF_N _/2-2으로 변화에 따라 바뀐다.

도8은 본 발명의 양상에 따른 대표적인 래딕스-2 DIF FFT 스테이지(800)(앞으로 "스테이지800")의개략도이다. 희망하는 순환 FFT 함수를 성취하기 위해서, 스테이지(800)는 여러 관점에서 종래 버터플라이와 상이하다. 우선, 두 개의 입력은 개별적인 두 개의 멀티플렉서(801,803)에 제공된다. 이는 입력이 버터플라이 스테이지가 종래 BF_X 포지션(어떠한 스왑도 필요로 되지 않음) 또는 BF_X' 포지션(입력의 반전을 원상태로 하기 위해 필수적인 스왑)에 있는지 여부에 기초하여 조건적으로 스왑될 수 있게 한다.

멀티플렉서(801,803)에 대한 제어 논리(도시되지 않음)는 다음에 따라 동작할 수 있다: 두 개의 입력(x(v) 및 x(v+N/2))이 주어지고(여기서, 0≤v≤N/2), 멀 티플렉서(801,803)는 (v+s)modN≥N/2라면 입력을 스왑해야만 하거나, (v+s)∧N/2≠0라면 동일하게 스왑해야만 하는데, 여기서 s는 시프트의 수이며, ∧는 비트에 대한 논리적인 AND 동작을 나타낸다. 그렇지 않으면, 스왑은 발생하지 않는다. s의 사인은 시프트 방향을 제어하는데 사용될 수 있지만, 편의를 위하여 s는 범위 0≤s≤N에 국한될 수 있는데, 한 방향(예컨대, 좌)으로 s개의 비트의 시프트가 대향하는 방향(예컨대, 우)으로 N-s개의 비트의 시프트와 동일하다.

제1 멀티플렉서(801)로부터 출력은 합산 유닛(805)의 제1 입력에 제공되며 또한 감산 유닛(807)의 제1 입력에 제공된다. 유사하게는, 마지막 멀티플렉서(803)로부터 출력은 합산 유닛(805)의 제2 입력에 제공되며 또한 감산 유닛(807)의 제2 입력에 제공된다. 제2 감산 유닛(807)으로부터 출력은 트위들 팩터 논리(809)에 제공된다.

종래 버터플라이 스테이지와 상이한 스테이지(800)의 다른 양상은 트위들 팩터 논리(809) 내에서 사용되는 트위들 곱셈 계수가 팩터(s)에 의해 오프셋되어

와 동일하다는 것이다. 모듈로 동작은 2진수 시스템에서 겹치는(wrap-around) 결과를 가져오기 때문에 N이 2의 거듭제곱이라면 비용이 발생하지 않는다.

두 개의 출력은 단계(800)에 의해 제공된다: 이러한 제1 출력(x'(v))은 합산 유닛(805)에 제공된다. 이러한 제2 출력(x'(v+N+2))은 트위들 팩터 논리(809)에 의해 제공된다.

스테이지(800)의 수는 최종 DIF FFT 유닛을 형성하기 위해서 도3에 도시된 바와 같은 방법으로 상호 연결될 수 있다. 대안적으로, 스테이지(800)는 상술된 바와 같은 파이프라인 래딕스-2 FFT 구조를 생성하기 위해서 도4(a)에 도시된 것과 같은 디자인으로 구체화될 수 있다.

스테이지(800)에 의해 예시되는 버터플라이 스테이지는 FFT 프로세서(여기서는 "순환 FFT 프로세서"라 칭해짐)가 별도의 선-시프트 또는 포스트-회전 회로 소자를 필요로 하지 않고선-시프트된 데이터, 동일하게는 포스트-회전된 데이터의 변환을 직접 계산하도록 장착되도록 한다. 순환 FFT 프로세서는 여러 애플리케이션에서 유용하다. 이러한 애플리케이션은 OFDM 수신기에서 위치가 잘못된 FFT 윈도우를 고려하며; 큰 지연 확산을 갖는 채널에 의해 야기된 회전을 방해하지만 이에 국한되지는 않는다.

본 발명에 따른 디자인은 종래 기술을 넘어서 여러 이점을 제공한다. 예를 들어, 이러한 디자인은 최신 시프트 또는 포스트-회전 접근법이 동일한 동작을 수행하도록 제공된다면 결과로서 생기는 부가적인 에어리어, 에너지, 시간 증가를 겪지 않는다. 프로세서의 전체 제어는 또한 시프트가 FFT 프로세서의 내부에서 수행되기 때문에 단순해지며, 시프트 양을 알리는 입력 신호(s)를 제외하고, 어떠한 부가적인 블록 또는 와이어가 부가되지 않아야만 한다. 시스템 디자이너를 위해, 부가적인 시프트 기능은 FFT 하드웨어 내에 숨겨진다.

본 발명에 따른 순환 FFT는 특히 샘플이 적절한 순서(x(0),x(1),x(2),…,x(N-1))로 FFT에 도달하지 않는 상황에 유용하지만, 대신 일부 양(S)에 의해 순환형으로 시프트되어, 대신 순서(x(s),x(s+1),x(s+2),…,x(N-1),x(0),…,x(s-1))로 도달한다. 이는 예컨대, OFDM 수신기에서 적절하지 않게 위치된 FFT 윈도우가 존재할 때 발생할 수 있다. 또한, 입력 샘플의 희망하지 않는 순환 시프트는 큰 지연 확산을 갖는 채널을 통한 전파에 의해 야기될 수 있다. 여기서 알 수 있는 것으로서 순환 FFT는 입력 샘플의 임의의 시프트가 존재하지 않는 것처럼 보일지라도 동일한 FFT 출력이 생성되도록 하기 때문에 이러한 문제점을 해결하기 위해 사용될 수 있다. 개념적으로, FFT 프로세서는 도시된 바와 같이 어떠한 실제 시프트가 이를 성취하도록 필요로 될지라도, 계산 전에 대향하는 방향으로 양(s)만큼 입력을 순환적으로 쉬프트하는 것과 같다. 이러한 실시예는 입력 샘플의 순환 시프트의 양을 결정하며 입력 샘플의 순환 시프트의 양과 동일하지만 대향하는 방향으로 s의 값을 사용하도록 FFT 프로세서를 제어하는 논리를 포함할 것이다.

본 발명은 특정한 실시예를 참조하여 설명되었다. 그러나 상술된 실시예와 상이한 특정한 형태로 본 발명을 구체화할 수 있다는 것이 당업자에게 쉽게 인식될 것이다. 설명된 실시예는 단지 설명적인 것이며 임의의 방법으로 제한하는 것으로 고려되지 않아야만 한다. 본 발명의 범위는 상기 설명보다는 첨부된 청구항에 의해 제공되며, 모든 변화 및 등가물은 청구항의 범위 내에 존재하는 것으로 의도된다.

Claims

N 빈 푸리에 변환을 사용하기 위한 DIF(Decimation In Frequency) 급속 푸리에 변환(FFT) 스테이지에 있어서,

N은 정수이며, 상기 DIF FTT 스테이지는:

제1 입력 샘플(x(v)), 제2 입력 샘플(x(v+N/2))을 수신하며, 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제1 및 제2 입력 샘플 또는 대안적으로 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제2 및 제1 입력 샘플을 선택적으로 제공하는, 0≤v≤N/2인 스왑 논리;

제1 및 제2 스왑 논리 출력 포트에 의해 제공되는 값을 가산하는 가산 유닛;

제1 및 제2 스왑 논리 출력 포트에 의해 제공되는 값을 감산하는 감산 유닛; 및

트위들 팩터(
)에 따라 감산 유닛에 의해 제공되는 값을 승산하는, s는 N 입력 샘플의 순환 시프트의 양을 나타내는 정수인, 트위들 팩터 논리를 포함하는, N 빈 푸리에 변환을 사용하기 위한 DIF 급속 푸리에 변환 스테이지.
급속 푸리에 변환(FFT) 프로세서에 있어서,

청구항 1의 DIF FFT 스테이지; 및

(v+s)modN<N/2라면 제1 및 제2 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제공되도록 하며, (v+s)modN≥N/2라면 제2 및 제1 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제공되도록 하는 스왑 논리를 제어하는 논리를 포함하는, 급속 푸리에 변환 프로세서.
직교 주파수 분할 멀티플렉스(OFDM) 수신기에 있어서,

청구항 2의 FFT 프로세서; 및

입력 샘플의 순환 시프트의 양을 결정하며 입력 샘플의 회전의 양과 동일하지만 대향하는 방향의 S의 값을 사용하도록 FFT 프로세서를 제어하는 논리를 포함하는, 직교 주파수 분할 멀티플렉스 수신기.
제 3항에 있어서,

상기 입력 샘플의 순환 시프트는 적합하지 않게 위치된 FFT 윈도우에 의해 야기되는 것을 특징으로 하는 직교 주파수 분할 멀티플렉스 수신기.
제 3항에 있어서,

상기 입력 샘플의 순환 시프트는 큰 지역 확산을 갖는 채널을 통해 입력 샘플의 전파에 의해 야기되는 것을 특징으로 하는 직교 주파수 분할 멀티플렉스 수신기.
급속 푸리에 변환(FFT) 프로세서에 있어서,

청구항 1항의 DIF FFT 스테이지; 및

(v+s)∧N/2=0이라면 제1 및 제2 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제공되도록 하며, (v+s)∧N/2≠0이라면 제2 및 제1 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에 제공되도록 하며, ∧는 비트에 대한 논리적인 AND 동작을 나타내는 논리를 포함하는, 급속 푸리에 변환 프로세서.
N 빈 푸리에 변환에서 사용하기 위한 DIF(Decimation In Frequency) 급속 푸리에 변환을 수행하는 방법에 있어서,

N은 짝수인 정수이며, 상기 DIF FFT 방법은:

제1 입력 샘플(x(v)), 제2 입력 샘플(x(v+N/2))을 수신하며, 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제1 및 제2 입력 샘플 또는 대안적으로 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제1 및 제2 입력 샘플을 선택적으로 제공하며, 0≤v≤N/2인 단계,

제1 및 제2 스왑 논리 출력 포트에 의해 제공되는 값을 가산하는 단계;

제1 및 제2 스왑 논리 출력 포트에 의해 제공되는 값을 감산함으로써 감산값을 생성하는 단계; 및

트위들 팩터(
)에 따라 감산값을 승산하는 단계로서, s는 N 입력 샘플의 순환 시프트의 양을 나타내는 정수인, 승산 단계를 포함하는, N 빈 푸리에 변환에서 사용하기 위한 DIF 급속 푸리에 변환을 수행하는 방법.
제 7항에 있어서,

(v+s)modN<N/2라면 제1 및 제2 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제공되도록 하며, (v+s)modN≥N/2라면 제2 및 제1 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제공되도록 하는 단계를 포함하는 것을 특징으로 하는 N 빈 푸리에 변환에서 사용하기 위한 DIF 급속 푸리에 변환을 수행하는 방법.
제 8항에 있어서,

입력 샘플의 순환 시프트의 양을 결정하는 단계 및 s를 입력 샘플의 회전 양과 동일하지만 대향하는 방향인 값으로 설정하는 단계를 포함하는 것을 특징으로 하는 N 빈 푸리에 변환에서 사용하기 위한 DIF 급속 푸리에 변환을 수행하는 방법.
제 9항에 있어서,

상기 입력 샘플의 순환 시프트는 적절하지 않게 위치된 FFT 윈도우에 의해 야기되는 것을 특징으로 하는 N 빈 푸리에 변환에서 사용하기 위한 DIF 급속 푸리에 변환을 수행하는 방법.
제 9항에 있어서,

상기 입력 샘플의 순환 시프트는 큰 지연 확산을 갖는 채널을 통해 입력 샘 플의 전파에 의해 야기되는 것을 특징으로 하는 N 빈 푸리에 변환에서 사용하기 위한 DIF 급속 푸리에 변환을 수행하는 방법.
제 7항에 있어서,

(v+s)∧N/2=0이라면 제1 및 제2 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에서 제공되도록 하며, (v+s)∧N/2≠0이라면 제2 및 제1 입력 샘플이 개별적인 제1 및 제2 스왑 논리 출력 포트에 제공되도록 하는 단계로서, ∧는 비트에 대한 논리적인 AND 동작을 나타내는, 제공 단계를 포함하는 것을 특징으로 하는 N 빈 푸리에 변환에서 사용하기 위한 DIF 급속 푸리에 변환을 수행하는 방법.