KR20080076315A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 반도체 소자 및 반도체 소자의 제조방법은 소자 분리막 상에 주형 패턴을 형성하고, 상기 주형 패턴 및 반도체 기판의 프로파일을 따라 플로팅 게이트를 형성하고, 상기 플로팅 게이트의 프로파일을 따라 게이트 층간 유전막을 형성한다. 상기 게이트 층간 절연막의 면적을 증가시켜 커플링 비를 향상시킴으로써 반도체 소자의 특성을 향상시킬 수 있다.
커플링 비, 플로팅 게이트, 게이트 층간 유전막
Description
도 1a 및 2a는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 평면도들이다.
도 1b 및 2b는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 사시도들이다.
도 3a 내지 3j는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 도 1a 및 2a의 I-I'방향 및 II-II'방향으로 본 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 105 : 마스크 패턴
106 : 트렌치 110 : 트렌치 매립막
120 : 소자 분리막 121 : 터널 영역
122 : 게이트 절연막 125 : 활성 영역
130 : 주형 패턴 135 : 제1 도전막
136 : 도전패턴 136a : 부유 게이트
136c : 제1 부유 게이트 136d : 제2 부유 게이트
136p :플레이트 136w : 측벽
136b : 선택 부유 게이트 140 : 희생 절연막
141 : 희생 절연 잔류물 150 : 게이트 층간 유전막
150a, 150c : 게이트 층간 유전 패턴 160 : 제2 도전막
160a : 컨트롤 게이트 160b : 선택 컨트롤 게이트
161c : 제1 컨트롤 게이트 161d : 제2 컨트롤 게이트
180 : 터널 불순물 영역 182 : 고전압 n형 불순물 영역
183 : 소오스/드레인 영역
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 더욱 상세하게는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자(nonvolatile memory device)는 전원 공급이 중단되더라도 기억된 정보를 그대로 유지할 수 있는 반도체 소자이다. 상기 비휘발성 메모리 소자 중에서, 이이피롬(Electrically Erasable and Programmable Read Only Memory : EEPROM) 소자는 전기적으로 데이타를 프로그래밍할 수 있고 소거할 수 있는 메모리 소자이다. 상기 이이피롬 소자 중에서 FLOTOX(Floating gate Tunnel Oxide)형 이이피롬은 정보 저장을 위한 메모리 트랜지스터(memory transistor) 및 상기 메모리 트랜지스터로의 전기적 접근(electric access)을 제어하는 선택 트랜 지스터(selection transistor)를 포함한다. 상기 메모리 트랜지스터는 주위와 절연된 플로팅 게이트를 포함한다.
상기 FLOTOX형 이이피롬의 단위 셀(unit cell)은 선택 트랜지스터 및 메모리 트랜지스터를 각각 하나씩 포함한다. 상기 메모리 트랜지스터는 상기 선택 트랜지스터와 이격되어, 상기 반도체 기판상의 메모리 게이트 산화막 및 상기 메모리 게이트 산화막의 일부가 얇은 터널 산화막을 포함한다. 또한, 상기 메모리 트랜지스터는 상기 메모리 게이트 산화막 및 상기 터널 산화막 상의 부유 게이트, 상기 부유 게이트 상의 게이트 층간 유전막 및 상기 게이트 층간 유전막 상의 컨트롤 게이트를 포함하는 게이트 적층물을 포함한다. 상기 메모리 트랜지스터는 상기 게이트 적층물의 양측에 소오스 영역 및 상기 플로팅 접합 영역을 구비한다.
상기 이이피롬 소자 및 플래시 소자를 포함하는 비휘발성 메모리 소자의 트랜지스터는 게이트 산화막, 부유 게이트, 게이트 층간 유전막 및 컨트롤 게이트를 포함하는 게이트 구조를 갖는다. 상기 컨트롤 게이트에 인가되는 전압 및 상기 플로팅 접합 영역에 인가되는 전압 사이의 차로 인해, F-N 전류 터널링(Fowler-Nordheim tunneling)이 일어나 전류가 흐른다. 이를 이용하여, 상기 플로팅 게이트에 전자를 주입하거나 상기 플로팅 게이트에서 전자를 방출시켜, 셀의 소거 또는 프로그램이 가능하다. 이때, 상기 플로팅 게이트에 전자를 주입하는 것이 셀의 소거이고, 상기 플로팅 게이트에서 전자를 방출하는 것이 셀의 프로그램일 수 있다.
상기 셀의 소거 및 프로그램에 사용되는 동작 전압은 커플링 비에 따라 결정된다. 상기 커플링 비는 상기 컨트롤 게이트에 인가되는 전압이 상기 플로팅 게이 트에 얼마나 유도되는가를 나타낸다. 상기 커플링 비(coupling ratio)는 게이트 층간 유전막의 정전용량 및 상기 터널링이 일어나는 산화막의 정전용량의 합에 대한 상기 게이트 층간 유전막의 정전용량의 비로써 결정된다. 상기 커플링 비가 1에 가까울수록 전압의 효율성이 높은 것을 의미한다. 효율성이 높은 소자는 낮은 동작전압을 갖을 수 있다.
상기 커플링 비를 증가시키기 위해서는 상기 게이트 층간 유전막의 면적을 증대시키거나 그 두께를 감소시켜야 한다. 그러나, 데이터 처리 속도를 향상시키기 위해 고집적의 소자가 요구됨에 따라, 상기 비휘발성 메모리 소자의 트랜지스터의 크기 또한 감소 되고 있다. 상기 게이트 층간 유전막의 두께를 얇게 하는 것은 전하 손실의 문제로 인해 한계가 있다. 따라서, 상기 비휘발성 메모리 소자의 특성을 향상시키기 위해서 상기 게이트 층간 유전막의 면적을 넓히려는 연구가 진행되고 있다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은 넓은 면적의 게이트 층간 유전막을 갖는 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계, 상기 소자 분리막 상에 주형 패턴을 형성하는 단계, 상기 주형 패턴의 상부면, 측면 및 상기 반도체 기판상에 제1 도전막을 형성하는 단계, 상기 주형 패턴의 상부면 상의 상기 제1 도전막 을 제거하여, 상기 활성 영역상에서 연장하는 플레이트 및 상기 플레이트의 가장자리에서 상기 주형 패턴과 접하고 상기 반도체 기판과 수직한 방향으로 연장되는 측벽을 포함하는 제1 도전패턴을 형성하는 단계, 상기 주형 패턴을 제거하는 단계 및 상기 소자 분리막 및 상기 제1 도전 패턴 상에 게이트 층간 유전막을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 주형 패턴을 형성하는 단계는 상기 반도체 기판상에 주형막을 형성하는 단계 및 상기 활성 영역이 노출되도록 상기 주형막을 패터닝하는 단계를 포함할 수 있다. 상기 주형 패턴의 폭은 상기 소자 분리막의 상부 폭보다 좁고 상기 플레이트는 상기 소자 분리막 상으로 연장할 수 있다.
다른 실시예에 따르면, 상기 제1 도전막은 폴리실리콘을 포함할 수 있다.
또 다른 실시예에 따르면, 상기 플레이트의 두께가 상기 측벽의 두께보다 두꺼울 수 있다.
또 다른 실시예에 따르면, 상기 제1 도전패턴을 형성하는 단계는 상기 제1 도전막 상에 희생막을 형성하는 단계, 상기 희생막 및 상기 제1 도전막을 평탄화하여 상기 주형 패턴의 상부면을 노출시키는 단계 및 상기 희생막의 잔류물을 제거하는 단계를 포함할 수 있다. 상기 희생막의 잔류물을 제거하는 단계는 상기 제1 도전패턴 및 상기 주형 패턴보다 상기 희생막의 잔류물에 대해 높은 선택비를 갖고 수행될 수 있다. 상기 희생막은 산화물을 포함할 수 있다.
또 다른 실시예에 따르면, 상기 주형 패턴을 제거하는 단계는 상기 제1 도전패턴보다 상기 주형 패턴에 대해 높은 선택비를 갖고 수행될 수 있다.
또 다른 실시예에 따르면, 상기 게이트 층간 유전막 상에 제2 도전막을 형성하는 단계 및 상기 제2 도전막, 상기 게이트 층간 유전막 및 상기 제1 도전패턴을 상기 활성 영역과 교차하는 방향으로 패터닝하여 게이트 라인을 형성하는 단계를 더 포함할 수 있다. 상기 제2 도전막은 폴리실리콘을 포함할 수 있다. 상기 게이트 라인은 복수개가 구비될 수 있다. 상기 게이트 라인과 이격 되어 상기 활성 영역과 교차하는 방향으로 진행하는 스트링 선택 라인을 더 구비할 수 있다. 이때, 상기 스트링 선택 라인은 선택 부유 게이트 및 선택 컨트롤 게이트를 포함하고 상기 선택 부유 게이트의 상부면은 평평할 수 있다.
또 다른 실시예에 따르면, 상기 게이트 층간 유전막 상에 제2 도전막을 형성하는 단계 및 상기 제2 도전막, 상기 게이트 층간 유전막 및 상기 제1 도전패턴을 상기 활성 영역과 교차하는 방향으로 패터닝하여 게이트 라인을 형성하는 단계를 더 포함할 수 있다. 상기 게이트 라인과 이격되어 상기 활성 영역과 교차하는 방향으로 진행하는 워드 라인을 더 구비할 수 있다. 상기 워드 라인은 부유 게이트 및 컨트롤 게이트를 포함하고 상기 부유 게이트의 상부면은 평평할 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판에 활성 영역을 정의하는 소자 분리막, 상기 활성 영역상에서 연장하는 플레이트 및 상기 플레이트의 가장자리에서 상기 반도체 기판과 수직한 방향으로 연장되는 측벽을 포함하는 부유 게이트, 상기 부유 게이트 상의 컨트롤 게이트 및 상기 부유 게이트와 상기 컨트롤 게이트 사이에 개재되는 게이트 층간 유전패턴을 포함하고, 상기 활성 영역과 교차하는 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 이격 되어 상기 활성 영역과 교차하는 방향으로 연장하고, 선택 부유 게이트 및 선택 컨트롤 게이트를 포함하는 스트링 선택 라인을 포함할 수 있다. 이때, 상기 선택 부유 게이트의 상부면은 평평할 수 있다. 상기 부유 게이트 및 상기 선택 부유 게이트는 동일한 물질을 포함하고, 상기 컨트롤 게이트 및 상기 선택 컨트롤 게이트는 동일한 물질을 포함할 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 반도체 소자는 반도체 기판에 활성 영역을 정의하는 소자 분리막, 상기 활성 영역상에서 연장하는 플레이트 및 상기 플레이트의 가장자리에서 상기 반도체 기판과 수직한 방향으로 연장되는 측벽을 포함하는 제1 부유 게이트, 상기 제1 부유 게이트 상의 제1 컨트롤 게이트 및 상기 제1 부유 게이트와 상기 제1 컨트롤 게이트 사이에 개재되는 게이트 층간 유전패턴을 포함하고, 상기 활성 영역과 교차하는 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 이격 되어 상기 활성 영역과 교차하는 방향으로 진행하고, 제2 부유 게이트 및 제2 컨트롤 게이트를 포함하는 워드 라인을 포함할 수 있다. 이때, 상기 제2 부유 게이트의 상부면은 평평할 수 있다. 상기 제1 부유 게이트 및 상기 제2 부유 게이트는 동일한 물질을 포함하고, 상기 제1 컨트롤 게이트 및 상기 제2 컨트롤 게이트는 동일한 물질을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 하기 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록, 그리고, 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확하게 하기 위해 과장된 것이다. 명세서 전반적으로 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 본 발명의 실시예들에 따른 비휘발성 메모리 소자 및 그 제조방법이 설명된다.
도 1a 및 1b를 참조하여, 비휘발성 메모리 소자가 설명된다. 상기 비휘발성 메모리 소자는 플래쉬 메모리 소자일 수 있다. 반도체 기판상에 소자 분리막(120)에 의해 정의된 활성 영역(active region)(125)이 구비된다. 상기 활성 영역(125)이 연장되는 방향과 교차하는 방향으로 게이트 라인(G/L)이 연장될 수 있다. 상기 게이트 라인은 부유 게이트(136a), 게이트 층간 유전패턴(150a) 및 컨트롤 게이트(160a)를 포함한다. 이때, 상기 부유 게이트(136a)는 상기 활성 영역(125)상에서 연장하는 플레이트(136p) 및 상기 플레이트(136p)의 가장자리에서 상기 반도체 기판(100)과 수직한 방향으로 연장되는 측벽(136w)을 포함한다. 상기 게이트 층간 유전패턴(150a)은 상기 부유 게이트(136a)와 상기 컨트롤 게이트(160a) 사이에 개재된다. 상기 활성 영역(125)과 상기 게이트 라인이 교차하는 지점에 셀 트랜지스터(TR)가 존재할 수 있다. 상기 셀 트랜지스터들은 직렬로 연결되어 셀 스트링을 형성할 수 있다. 상기 셀 스트링의 양단에는 상기 셀 스트링을 선택하는 스트링 선택 라인(String Selection Line:SSL)과 접지 선택 라인(Ground Selection Line:GSL)이 위치할 수 있다. 스트링 선택 라인(String Selection Line:SSL)과 접지 선택 라인(Ground Selection Line:GSL)은 상기 게이트 라인과 이격 되어 상기 활성 영역(125)과 교차하는 방향으로 연장된다. 예컨대, 상기 스트링 선택 라인은 선택 부유 게이트(136b) 및 선택 컨트롤 게이트(161a)를 포함할 수 있다. 상기 부유 게이트(136a) 및 상기 선택 부유 게이트(136b)는 동일한 막으로부터 형성되므로 동일한 물질을 포함할 수 있다. 또한, 상기 컨트롤 게이트(160a) 및 상기 선택 컨트롤 게이트(161a)는 동일한 막으로부터 형성되므로 동일한 물질을 포함할 수 있다. 상기 접지 선택 라인(GSL)은 상기 스트링 선택 라인과 동일한 구조일 수 있다.
이하, 도 2a 및 2b를 참조하여, 비휘발성 메모리 소자가 설명된다. 상기 비휘발성 메모리 소자는 이이피롬(Electrically Erasable and Programmable Read Only Memory) 소자일 수 있다. 소자 분리막(120)에 의해 활성 영역(125)이 정의된 반도체 기판의 일 방향으로 센스 라인(S/L) 및 워드 라인(W/L)이 연장될 수 있다. 이때, 상기 센스 라인(S/L) 및 상기 워드 라인(W/L)은 서로 이격 되어 상기 활성 영역(125)과 교차하는 방향으로 연장될 수 있다. 상기 센스 라인(S/L)에는 메모리 트랜지스터들이 정렬되고, 상기 워드 라인(W/L)에는 선택 트랜지스터들이 정렬될 수 있다. 상기 메모리 트랜지스터들에는 각 단위 셀의 동작을 위해 전하가 주입되는 터널 영역(121)이 구비될 수 있다. 상기 터널 영역(121) 하부의 활성 영역(125)에 터널 불순물 영역(180)이 있다. 상기 터널 불순물 영역(180)은 n형으로 도핑되었다. 상기 센스 라인은 제1 부유 게이트(136c), 게이트 층간 유전패턴(150c) 및 제1 컨트롤 게이트(160a)를 포함한다. 이때, 상기 제1 부유 게이트(136c)는 상기 활성 영역(125)상에서 연장하는 플레이트(136p) 및 상기 플레이트(136p)의 가장자리에서 상기 반도체 기판(100)과 수직한 방향으로 연장되는 측벽(136w)을 포함한 다. 상기 게이트 층간 유전패턴(150c)은 상기 제1 부유 게이트(136c)와 상기 제1 컨트롤 게이트(161c) 사이에 개재된다. 상기 워드 라인은 제2 부유 게이트(136d) 및 제2 컨트롤 게이트(161d)를 포함할 수 있다. 상기 제1 부유 게이트(136c) 및 상기 제2 부유 게이트(136d)는 동일한 막으로부터 형성되므로 동일한 물질을 포함할 수 있다. 또한, 상기 제1 컨트롤 게이트(161c) 및 상기 제2 컨트롤 게이트(161d)는 동일한 막으로부터 형성되므로 동일한 물질을 포함할 수 있다. 상기 센스 라인 및 상기 워드 라인 사이의 활성 영역에 고전압 n형 불순물 영역(182)이 구비될 수 있다. 상기 n형 불순물 영역(182)이 형성된 반대 방향의 활성 영역에 소오스/드레인 영역(183)이 구비될 수 있다.
도 3a 내지 3j를 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조방법이 설명된다.
도 3a 및 3b를 참조하면, 반도체 기판(100)에 활성 영역(125)을 정의하는 소자 분리막(120)이 형성된다. 상기 소자 분리막(120)을 형성하기 위해, 상기 반도체 기판(100)에 트렌치(106)가 형성된다. 상기 트렌치(106)는 통상의 사진 식각 공정(photolithography)에 의해 형성될 수 있다. 예컨대, 상기 반도체 기판(100)상에 절연막(미도시)이 형성될 수 있다. 상기 절연막을 패터닝하여 상기 반도체 기판(100)의 일부 영역을 노출시키는 마스크 패턴(105)이 형성될 수 있다. 상기 마스크 패턴(105)을 이용하여 상기 반도체 기판(100)을 식각함으로써 트렌치(106)가 형성될 수 있다. 상기 식각 공정에 의해 손상된 트렌치(106) 내벽을 보호하기 위해 내벽 산화막(미도시)이 형성될 수 있다. 또한, 전류가 누설되는 것을 방지하기 위 해 상기 트렌치 내벽을 따라 트렌치 산화막(미도시)이 더 형성될 수 있다.
절연물질을 이용하여 상기 트렌치(106)를 매립하도록 상기 마스크 패턴(106) 및 상기 트렌치(106) 상에 트렌치 매립막(110)이 형성된다. 상기 트렌치 내에 보이드(void)가 형성되지 않도록 상기 트렌치 매립막(110)은 갭 매립 특성이 우수한 물질을 포함하는 것이 바람직하다. 상기 트렌치 매립막(110)은 하나의 산화막을 이용하거나 둘 이상의 산화막들을 이용하여 형성될 수 있다.
도 3b를 참조하면, 상기 트렌치 매립막(110)은 통상의 평탄화 공정에 의해 평탄화될 수 있다. 이때, 상기 평탄화는 상기 마스크 패턴(105)을 식각 정지막으로하여 수행될 수 있다. 상기 마스크 패턴(105)이 제거되면 상기 트렌치 매립막의 일부가 상기 반도체 기판보다 높게 남아 있을 수 있다. 상기 반도체 기판보다 높이 남아 있는 부분은 제거될 수 있다. 따라서, 상기 소자 분리막(120)이 형성된다. 이때, 상기 소자 분리막(120)은 상기 반도체 기판과 동일한 높이로 형성되는 것이 바람직하다. 상기 반도체 기판상에 게이트 절연막(122)이 형성될 수 있다. 상기 게이트 절연막(122)은 통상의 열산화 공정에 의해 형성될 수 있다.
도 3c를 참조하면, 상기 제1 영역에 있어서, 상기 소자 분리막(120) 상에 주형 패턴(130)이 형성된다. 상기 주형 패턴(130)은 절연물질을 포함할 수 있다. 바람직하게는, 상기 주형 패턴(130)은 패터닝 특성이 우수한 질화물을 포함할 수 있다. 상기 질화물은 도전막을 형성하기 위한 폴리실리콘 또는 희생막을 형성하기 위한 산화물에 대해 선택비가 다른 것이 바람직하다. 상기 주형 패턴(130)을 형성하기 위해, 상기 소자 분리막(120)을 포함한 반도체 기판(100)상에 주형 절연막(미도 시)이 형성될 수 있다. 상기 주형 절연막은 실리콘 질화막(SiN) 또는 실리콘산질화막(SiON)일 수 있다. 상기 주형 절연막의 높이가 높아지면, 후속의 게이트 층간 유전막의 면적이 증가할 수 있다. 그러나, 상기 주형 절연막의 두께는 형성하고자 하는 반도체 소자의 집적도에 따라 조절될 수 있다.
상기 주형 절연막 상에 포토레지스트막(미도시)을 형성하고, 상기 포토레지스트막을 패터닝하여 포토레지스트 패턴(미도시)이 형성될 수 있다. 상기 포토레지스트 패턴을 이용하여 상기 활성 영역(125)의 게이트 절연막(122)이 노출되도록 상기 주형 절연막을 식각한다. 결과적으로, 상기 소자 분리막(120) 상에 상기 주형 패턴(130)이 형성될 수 있다.
예컨대, 상기 주형 패턴(130)의 폭은 상기 소자 분리막(120)의 상부 폭과 같거나 그보다 좁을 수 있다. 상기 주형 패턴(130)이 상기 활성 영역(125)까지 연장되면 실질적으로 후속의 부유 게이트의 폭이 좁아지고 게이트 층간 유전막의 면적이 감소할 수 있으므로, 상기 주형 패턴(130)의 폭은 상기 소자 분리막(120)의 상부 폭보다 좁은 것이 바람직하다.
한편, 상기 게이트 절연막은 상기 주형 패턴을 형성한 후, 형성될 수 있다. 따라서, 상기 주형 패턴을 형성하기 위한 식각 공정에 의해 상기 게이트 절연막이 손상되는 것이 방지될 수 있다.
도 3d를 참조하면, 상기 제1 영역에 있어서, 상기 주형 패턴(130)의 상부면, 측면 및 상기 반도체 기판(100)상에 제1 도전막(135)이 형성된다. 상기 제1 도전막(135)은 폴리실리콘을 포함할 수 있다. 상기 폴리실리콘에 불순물을 도핑함으로 써 상기 폴리실리콘은 도전성을 가질 수 있다. 상기 폴리실리콘을 포함하여 상기 제1 도전막을 형성하면, 상기 제1 도전막은 상기 활성 영역 상에 형성되는 것보다 상기 주형 패턴의 측면에 얇게 형성될 수 있다.
상기 제1 도전막(135)은 통상의 부유 게이트의 두께보다 얇은 두께를 갖도록 형성되는 것이 바람직하다. 예컨대, 통상의 부유 게이트의 두께가 약 1500Å이라면, 상기 제1 도전막(135)의 두께는 약 1000Å인 것이 바람직하다. 상기 제1 도전막(135)이 얇으면, 상기 주형 패턴(130)으로 인한 단차에 의해 상기 제1 도전막(135)의 표면적이 증가한다. 결과적으로, 상기 제1 도전막(135) 상에 형성되는 게이트 층간 유전막의 면적이 증가할 수 있다.
이때, 상기 제2 영역에 상기 주형 패턴(130)이 존재하지 않는 경우, 상기 제1 도전막(135)은 상기 반도체 기판의 프로파일을 따라 형성될 수 있다.
도 3e를 참조하면, 상기 제1 영역에 있어서, 상기 제1 도전막(135) 상에 희생 절연막(140)이 형성된다. 상기 희생 절연막(140)은 상기 제1 도전막(135)에 대해 식각 선택비를 갖는 것으로, 예컨대, 산화물을 포함할 수 있다. 상기 희생 절연막(140)은 갭 매립(gap fill)이 우수한 물질을 사용하는 것이 바람직하다. 이때, 상기 제2 영역에도 상기 희생 절연막(140)이 함께 형성될 수 있다.
도 3f를 참조하면, 상기 제1 영역에 있어서, 상기 희생 절연막(140)을 평탄화하여 상기 주형 패턴(130) 상의 상기 제1 도전막(135)을 제거함으로써 도전패턴(136)이 형성된다. 상기 평탄화 공정은 통상의 화학적 기계적 연마(Chemical Mechanical Polishing:CMP) 공정 또는 에치백(etch back) 공정에 의해 수행될 수 있다. 상기 평탄화 공정에 의해, 상기 희생 절연막(140)이 일부 식각되고, 상기 희생 절연막(140)의 식각에 의하여 노출된 상기 제1 도전막(135)이 순차적으로 식각된다. 따라서, 상기 주형 패턴(130)의 상부면에 놓인 상기 제1 도전막(135)이 제거된다. 또한, 상기 희생 절연막(140)이 일부 제거되어 희생 절연 잔류물(141)이 남게 된다.
도 3g를 참조하면, 상기 제1 영역에 있어서, 상기 희생 절연 잔류물(141)을 제거하여 상기 도전패턴(136)을 노출시킨다. 따라서, 상기 도전패턴(136)은 상기 활성 영역(125) 상에 형성된다. 따라서, 상기 도전패턴(136)은 상기 활성 영역(125) 및 소자 분리막(120)의 가장자리에 걸쳐 연장되는 플레이트(136p) 및 상기 소자 분리막(120)의 가장자리에서 상기 주형 패턴(130)과 접하고, 상기 반도체 기판과 수직한 방향으로 연장되는 측벽(136w)을 가질 수 있다. 상기 제1 도전막의 두께가 균일하지 않아, 상기 플레이트의 두께가 상기 측벽의 두께보다 두꺼울 수 있다. 결과적으로, 후속의 게이트 층간 유전막의 면적을 넓힐 수 있다. 상기 제2 영역에 있어서, 동일한 공정이 수행될 수 있다.
상기 희생 절연 잔류물(141)은 상기 주형 패턴(130) 및 상기 도전패턴(136)보다 높은 선택비를 갖는 식각 공정에 의해 제거될 수 있다. 특히, 상기 희생 절연 잔류물(141)은 적어도 상기 도전패턴(136)보다 높은 선택비를 갖고 제거되는 것이 바람직하다. 왜냐하면, 상기 희생 절연막(140)의 잔류물이 모두 제거 되더라도 상기 도전패턴(136)이 손상되지 않아야 하기 때문이다.
도 3h를 참조하면, 상기 제1 영역에 있어서, 상기 주형 패턴(130)이 제거된 다. 상기 주형 패턴(130)은 상기 도전패턴(136) 및 상기 게이트 절연막(122)보다 높은 선택비를 갖고 제거될 수 있다. 따라서, 상기 주형 패턴(130)이 완전히 제거되더라도 상기 도전패턴(136) 및 상기 게이트 절연막(122)이 손상되지 않을 수 있다.
도 3i를 참조하면, 상기 제1 영역에 있어서, 상기 도전패턴(136) 및 상기 소자 분리막(120) 상에 게이트 층간 유전막(150)이 형성된다. 상기 게이트 층간 유전막(150)은 ONO(Oxide-Nitride-Oxide)막일 수 있다. 상기 게이트 층간 유전막(150)은 컨포멀하게 형성되는 것이 바람직하다. 예컨대, 상기 게이트 층간 유전막(150)은 화학 기상 증착(Chemical Vapor Deposition:CVD) 방법 또는 원자층 증착(Atomic Layer Depositon:ALD) 방법에 의해 형성될 수 있다. 상기 제1 영역에 있어서, 상기 게이트 층간 유전막(150)은 상기 도전패턴(136)의 프로파일을 따라 형성되어 면적이 증가할 수 있다. 이때, 상기 소자 분리막(120)이 상기 반도체 기판과 동일한 높이를 가지면 상기 게이트 층간 유전막(150)의 표면적은 증가할 수 있다.
상기 제2 영역에 있어서, 상기 도전패턴(136)상에 상기 게이트 층간 유전막이 형성될 수 있다. 상기 도전패턴(136)상의 상기 게이트 층간 유전막은 선택적으로 제거될 수 있다.
도 3j를 참조하면, 제1 영역에 있어서, 상기 게이트 층간 유전막(150) 상에 제2 도전막(160)이 형성된다. 상기 제2 도전막은 폴리실리콘을 포함할 수 있다. 상기 제2 도전막은 폴리실리콘에 불순물을 주입함으로써 완성될 수 있다. 예컨대, 상기 폴리실리콘을 이용하여 상기 제2 도전막을 형성시, 상기 도전패턴(136)으로 인 한 단차에 의해 상기 제2 도전막의 표면은 평탄하지 않을 수 있다. 따라서, 상기 제2 도전막은 평탄화 공정을 통해 평탄화될 수 있다. 상기 평탄화 공정은 통상의 화학적 기계적 연마 방법 또는 에치백 방법일 수 있다.
상기 제2 도전막, 상기 게이트 층간 유전막(150) 및 상기 도전패턴(136)을 상기 활성 영역(125)과 교차하는 방향으로 순차적으로 식각하여 패터닝함으로써 게이트 전극이 형성될 수 있다. 상기 게이트 전극의 측벽에는 선택적으로 스페이서가 더 형성될 수 있다. 또는, 상기 식각에 의해 센스 라인이 형성될 수 있다.
이때, 상기 제2 영역에 있어서, 상기 제2 도전막 및 상기 도전패턴(136)을 순차적으로 식각하여 패터닝함으로써 스트링 선택 라인이 형성될 수 있다. 상기 스트링 선택 라인은 상기 게이트 전극과 이격되어 상기 활성 영역(125)과 교차하는 방향으로 연장된다. 또는 상기 식각에 의해 워드 라인이 형성될 수 있다. 상기 워드 라인은 상기 센스 라인과 이격되어 활성 영역과 교차하는 방향으로 연장될 수 있다.
본 발명의 반도체 소자 및 그 제조방법에 의하면, 도전패턴의 프로파일을 따라 형성되는 게이트 층간 유전막의 면적을 증가시킬 수 있다. 따라서, 부유 게이트 및 컨트롤 게이트간의 커플링비를 증가시킬 수 있다. 결과적으로, 반도체 소자의 집적도가 향상되어 셀 형성 영역이 축소되더라도 프로그램 및 소거시 효율을 증대시킬 수 있다.
Claims (20)
- 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;상기 소자 분리막 상에 주형 패턴을 형성하는 단계;상기 주형 패턴의 상부면, 측면 및 상기 반도체 기판상에 제1 도전막을 형성하는 단계;상기 주형 패턴의 상부면 상의 상기 제1 도전막을 제거하여, 상기 활성 영역상에서 연장하는 플레이트 및 상기 플레이트의 가장자리에서 상기 주형 패턴과 접하고 상기 반도체 기판과 수직한 방향으로 연장되는 측벽을 포함하는 제1 도전패턴을 형성하는 단계;상기 주형 패턴을 제거하는 단계; 및상기 소자 분리막 및 상기 제1 도전 패턴 상에 게이트 층간 유전막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 주형 패턴을 형성하는 단계는:상기 반도체 기판상에 주형막을 형성하는 단계; 및상기 활성 영역이 노출되도록 상기 주형막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 주형 패턴의 폭은 상기 소자 분리막의 상부 폭보다 좁고 상기 플레이트는 상기 소자 분리막 상으로 연장하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 도전막은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 플레이트의 두께가 상기 측벽의 두께보다 두꺼운 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있에서,상기 제1 도전패턴을 형성하는 단계는:상기 제1 도전막 상에 희생막을 형성하는 단계;상기 희생막 및 상기 제1 도전막을 평탄화하여 상기 주형 패턴의 상부면을 노출시키는 단계; 및상기 희생막의 잔류물을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 희생막의 잔류물을 제거하는 단계는 상기 제1 도전패턴 및 상기 주형 패턴보다 상기 희생막의 잔류물에 대해 높은 선택비를 갖고 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 희생막은 산화물을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 주형 패턴을 제거하는 단계는 상기 제1 도전패턴보다 상기 주형 패턴에 대해 높은 선택비를 갖고 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 층간 유전막 상에 제2 도전막을 형성하는 단계; 및상기 제2 도전막, 상기 게이트 층간 유전막 및 상기 제1 도전패턴을 상기 활성 영역과 교차하는 방향으로 패터닝하여 게이트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 제2 도전막은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 게이트 라인은 복수개가 구비되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 게이트 라인과 이격 되어 상기 활성 영역과 교차하는 방향으로 진행하는 스트링 선택 라인을 더 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 스트링 선택 라인은 선택 부유 게이트 및 선택 컨트롤 게이트를 포함하고 상기 선택 부유 게이트의 상부면은 평평한 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 게이트 라인과 이격되어 상기 활성 영역과 교차하는 방향으로 진행하는 워드 라인을 더 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 워드 라인은 부유 게이트 및 컨트롤 게이트를 포함하고 상기 부유 게이트의 상부면은 평평한 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판에 활성 영역을 정의하는 소자 분리막;상기 활성 영역상에서 연장하는 플레이트 및 상기 플레이트의 가장자리에서 상기 반도체 기판과 수직한 방향으로 연장되는 측벽을 포함하는 부유 게이트, 상기 부유 게이트 상의 컨트롤 게이트 및 상기 부유 게이트와 상기 컨트롤 게이트 사이에 개재되는 게이트 층간 유전패턴을 포함하고, 상기 활성 영역과 교차하는 방향으로 연장되는 게이트 라인; 및상기 게이트 라인과 이격 되어 상기 활성 영역과 교차하는 방향으로 연장하고, 선택 부유 게이트 및 선택 컨트롤 게이트를 포함하는 스트링 선택 라인을 포함하고, 상기 선택 부유 게이트의 상부면은 평평한 반도체 소자.
- 제 17 항에 있어서,상기 부유 게이트 및 상기 선택 부유 게이트는 동일한 물질을 포함하고, 상기 컨트롤 게이트 및 상기 선택 컨트롤 게이트는 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 활성 영역을 정의하는 소자 분리막;상기 활성 영역상에서 연장하는 플레이트 및 상기 플레이트의 가장자리에서 상기 반도체 기판과 수직한 방향으로 연장되는 측벽을 포함하는 제1 부유 게이트, 상기 제1 부유 게이트 상의 제1 컨트롤 게이트 및 상기 제1 부유 게이트와 상기 제1 컨트롤 게이트 사이에 개재되는 게이트 층간 유전패턴을 포함하고, 상기 활성 영역과 교차하는 방향으로 연장되는 게이트 라인; 및상기 게이트 라인과 이격 되어 상기 활성 영역과 교차하는 방향으로 진행하고, 제2 부유 게이트 및 제2 컨트롤 게이트를 포함하는 워드 라인을 포함하고, 상기 제2 부유 게이트의 상부면은 평평한 반도체 소자.
- 제 17 항에 있어서,상기 제1 부유 게이트 및 상기 제2 부유 게이트는 동일한 물질을 포함하고, 상기 제1 컨트롤 게이트 및 상기 제2 컨트롤 게이트는 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
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