KR20080073154A - 반도체 소자의 금속막 형성 방법 - Google Patents

반도체 소자의 금속막 형성 방법 Download PDF

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Abstract

반도체 소자의 금속막 형성 방법은, 스퍼터링 공정을 이용한 반도체 소자의 금속막 형성 방법으로서, 베리어막이 형성된 반도체 기판 상에 제1금속막을 증착하는 단계; 및 상기 제1금속막 상에 금속 타겟으로부터 분리된 금속 원자를 양이온화 스퍼터링 공정으로 양이온화 시킴과 동시에 상기 반도체 기판에 네거티브 바이어스를 인가해서 제2금속막을 증착하는 단계를 포함하며, 상기 제2금속막의 증착시, 양이온화된 금속 원자로 제1금속막의 결정 구조를 치밀화시키는 것을 특징으로 한다.

Description

반도체 소자의 금속막 형성 방법{Manufacturing method of metal layer for semiconductor device}
도 1은 일반적인 스퍼터링 공정에서의 증착 과정을 설명하기 위하여 도시한 도면.
도 2는 치밀도가 떨어지는 텅스텐막의 식각시 발생하는 핀-홀을 설명하기 위하여 도시한 사진.
도 3은 금속 양이온화 스퍼터링 공정을 사용한 증착 과정을 설명하기 위하여 도시한 도면.
도 4는 일반적인 스퍼터링 공정과 금속 양이온화 스퍼터링 공정으로 증착된 금속막을 도시한 사진.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 텅스텐막의 형성 방법을 설명하기 위하여 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
500 : 반도체 기판 502 : 게이트절연막
504 : 폴리실리콘막 506 : 텅스텐질화막
508a : 제1텅스텐막 508b : 제2텅스텐막
본 발명은 반도체 소자의 금속막 형성 방법에 관한 것으로서, 보다 상세하게는, 반도체 소자의 금속막을 보다 치밀한 구조로 형성하여 금속막의 불균일한 식각 현상 및 공정 열처리에 의한 막질의 변화를 방지할 수 있는 반도체 소자의 금속막 형성 방법에 관한 것이다.
반도체 소자가 고집적화, 고속화, 저전력화됨에 따라 소자를 구성하는 트랜지스터들의 크기가 급속도로 줄어들고 있다. 이에 따라, 게이트의 전극 선폭이 급격히 감소하여 게이트의 전극 저항도 증가하게 있으며, 표면 저항 현상 등에 의해 선폭이 감소하는 속도보다 더 빠른 속도로 저항이 증가하게 있다.
따라서, 이를 극복하기 위해 게이트의 전극 형성 물질을 기존의 금속실리사이드에서 금속으로 전환하는 추세에 있으며, 금속 물질 중 열적 안정성이 우수하고 매립특성이 우수하며, 세정물질로 많이 사용되는 불산(HF)에 안정성을 지니는 텅스텐(W)이 게이트의 전극 물질로 사용되고 있다.
한편, 게이트의 전극 형성 물질인 텅스텐과 같은 금속 물질은 일반적으로 스퍼터링(Sputtering) 공정을 통하여 박막의 형태로 증착된다.
도 1은 일반적인 스퍼터링 공정에서의 증착 과정을 설명하기 위하여 도시한 도면이다.
도시된 바와 같이, 전원으로 DC를 사용하는 일반적인 스퍼터링 공정에서의 증착 과정은 Ar 가스와 같은 불활성 가스를 사용한 플라즈마 내에서 생성된 Ar 양 이온이 네거티브(Negative)의 상부 전극에 배치되어 있는 텅스텐과 같은 금속 타겟(Target) 물질에 충돌하여 타겟 물질로부터 원자 상태로 타겟 물질이 분리되고, 분리되어 떨어져나온 타겟 물질의 원자가 하부 전극에 배치되어 있는 반도체 기판 상에 부착되어 막을 형성하는 방식으로 이루어진다.
그러나, 텅스텐과 같은 금속의 경우는 원자 질량이 높기 때문에 일반적으로 원자의 증착 모델인 반도체 기판 상에서의 표면 이동(surface migration)이 거의 일어나지 않기 때문에 반도체 기판 상에 증착되는 텅스텐막이 결정구조의 치밀도가 떨어지는 문제를 안고 있다.
이와 같이, 텅스텐막이 치밀도가 떨어지는 결정 구조를 가지고 증착되게 되면 후속의 습식 또는 건식 식각 공정에서 하부층에 핀-홀(Pin-hole)과 같은 손상을 야기하는 경우가 발생한다.
도 2는 치밀도가 떨어지는 텅스텐막의 식각시 발생하는 핀-홀을 설명하기 위하여 도시한 사진이다.
도시된 바와 같이, 치밀도가 떨어지는 텅스텐막의 식각시 발생하는 핀-홀은 텅스텐막의 식각시 습식 또는 건식 에천트(Etchant)가 하부층에 침투하여 하부층의 물질을 식각시켜 발생하는 것으로서, 이러한 핀-홀 현상은 3개의 결정(Grain)이 만나는 3중점(Triple point)에서 더욱 심하게 발생하게 된다.
따라서, 텅스텐막이 치밀도가 떨어지는 결정 구조를 가지고 증착되게 되면, 텅스텐막에 대한 균일한 식각이 진행되기 어렵고, 핀-홀과 같은 하부층의 데미지(Damage)를 유발하며, 후속 열 공정에 의한 막질의 변화가 발생한다.
본 발명은 반도체 소자의 금속막을 보다 치밀한 구조로 형성하여 금속막의 불균일한 식각 현상 및 공정 열처리에 의한 막질의 변화를 방지할 수 있는 반도체 소자의 금속막 형성 방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 금속막 형성 방법은, 스퍼터링 공정을 이용한 반도체 소자의 금속막 형성 방법으로서, 베리어막이 형성된 반도체 기판 상에 제1금속막을 증착하는 단계; 및 상기 제1금속막 상에 금속 타겟으로부터 분리된 금속 원자를 양이온화 스퍼터링 공정으로 양이온화 시킴과 동시에 상기 반도체 기판에 네거티브 바이어스를 인가해서 제2금속막을 증착하는 단계를 포함하며, 상기 제2금속막의 증착시, 양이온화된 금속 원자로 제1금속막의 결정 구조를 치밀화시키는 것을 특징으로 한다.
상기 베리어막은 텅스텐질화막인 것을 특징으로 한다.
상기 제1금속막과 제2금속막은 텅스텐막인 것을 특징으로 한다.
상기 제2금속막의 증착에 사용되는 네거티브 바이어스의 파워(Power)는 50 ∼ 1000W인 것을 특징으로 한다.
상기 제1금속막은 양이온화 스퍼터링 공정에서 네거티브 바이어스를 사용하지 않은 상태에서 형성된 것을 특징으로 한다.
상기 제1금속막은 양이온화 되지 않은 상태로 형성되는 것을 특징으로 한다.
상기 제1금속막은 10 ∼ 300Å의 두께로 형성되는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
본 발명의 기술적 원리를 간단히 살펴보면, 본 발명은 게이트 전극으로 사용되는 텅스텐막의 증착시, 일반적인 스퍼터링 공정 또는 하부 전극에 인가되는 바이어스를 사용하지 않은 상태의 양이온화 스퍼터링 공정으로 반도체 기판 상에 제1텅스텐막을 증착하고, 그 상부에 금속 양이온화 스퍼터링 공정을 사용해 제1텅스텐막 상에 상기 제1텅스텐막을 치밀화시킴과 아울러 치밀한 결정 구조를 가지는 제2텅스텐막을 형성한다.
여기서, 상기 금속 양이온화 스퍼터링 공정을 사용한 증착 과정은 다음과 같다.
도 3은 금속 양이온화 스퍼터링 공정을 사용한 증착 과정을 설명하기 위하여 도시한 도면이다.
도시된 바와 같이, 현재 상용화되어있는 양이온화 스퍼터링 장비를 사용한 양이온화 스퍼터링 증착 과정은 다음과 같은 방법으로 진행된다. 우선, 전원으로 DC를 사용하는 제1소스 파워(Source ppwer)와 Ar 가스와 같은 불활성 가스를 사용한 플라즈마 내에서 생성된 Ar 양이온이 상부 전극에 배치되어 있는 텅스텐과 같은 금속 타겟에 충돌하여 금속 타겟으로부터 원자 상태로 타겟 물질을 분리시킨다.
그런 다음, 상기 분리되어 떨어져나온 금속 원자를 양이온화 스퍼터링 장비의 측면에 형성되어 있는 제2소스 파워에 의해 가속된 전자로 충돌시켜 금속 원자 를 양이온화 시킨다. 이어서, 반도체 기판이 배치되어 있는 하부 전극에 네거티브의 바이어스 파워(Bias power)를 가하여 상기 양이온화된 금속 원자를 음으로 대전되어 있는 반도체 기판에 증착된다.
여기서, 상기 제2소스 파워 및 바이어스 파워는 RF(Radio Frequency)의 형태로 인가되고, 상기 바이어스 파워는 양이온화된 텅스텐 원자가 방향성을 가지고 반도체 기판으로 증착될 수 있도록 하는 역할을 한다.
이와 같이, 금속 양이온화 스퍼터링 공정을 사용하면 증착되는 원자가 방향성을 가지고 증착이 이루어지기 때문에 일반적인 스퍼터링 공정보다 치밀한 결정 구조를 가지는 금속막이 증착된다.
도 4는 일반적인 스퍼터링 공정과 금속 양이온화 스퍼터링 공정을 증착된 금속막을 도시한 사진이다.
도시된 바와 같이, 일반적인 스퍼터링 공정으로 증착된 금속막은 주상결정 구조를 가져 결정 입계가 형성됨을 알 수 있고, 금속 양이온화 스퍼터링 공정을 증착된 금속막은 랜덤(Randum)한 결정 구조를 가지면서 결정 입계(Grain boundary)가 형성되지 않음을 알 수 있다. 그러므로, 금속막의 형성시 양이온화 스퍼터링 공정으로 형성된 금속막이 보다 치밀한 결정 구조를 가짐을 알 수 있다.
따라서, 본 발명에서는 일반적인 스퍼터링 방법으로 반도체 기판 상에 증착된 텅스텐막 상에 금속 양이온화 스퍼터링 방법을 사용하여 텅스텐 타겟으로부터 떨어져나온 텅스텐 원자를 전자와 충돌시켜 양이온화시키고, 하부 전극에 가해진 네거티브의 바이어스(Bias)에 의해 음으로 대전된 반도체 기판에 대하여 방향성을 가지는 양이온화된 텅스텐 원자를 기 증착된 텅스텐막 상에 재증착함으로써 기 증착된 텅스텐막의 결정 결함을 파괴하고 결정 구조가 보다 치밀한 텅스텐막을 형성한다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 텅스텐막의 형성 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 5a를 참조하면, 반도체 소자를 형성하기 위한 공정이 진행된 반도체 기판(500) 상에 게이트절연막(502) 및 폴리실리콘막(504)을 형성한다.
도 5b를 참조하면, 상기 폴리실리콘막(504) 상에 비정질(Amorphous) 구조를 가지는 텅스텐질화막(WN : 506)을 형성한 후, 그 상부에 일반적인 스퍼터링 공정 또는 하부 전극에 RF 바이어스 파워를 사용하지 않는 양이온화 스퍼터링 공정으로 약 10 ∼ 300Å의 두께를 가지는 제1텅스텐막(508a)을 증착한다. 이때, 상기 형성된 제1텅스텐막(508a)은, 전술한 바와 같이, 증차 과정에서 원자 질량이 높기 때문에 표면 이동(surface migration)이 거의 일어나지 않아 결정 구조의 치밀도가 떨어진다.
아울러, 상기 텅스텐질화막(506)은 게이트의 전극으로 사용되는 텅스텐막과 폴리실리콘막(504) 사이의 접촉 계면 특성을 향상시켜 접촉 저항을 감소시키는 역할을 한다.
도 5c를 참조하면, 상기 제1텅스텐막(508a) 상에 금속 양이온화 스퍼터링 공정으로 제2텅스텐막(508b)을 증착한다. 이때, 금속 타겟으로부터 떨어져나온 텅스텐 원자가 제2소스 파워에 의하여 양이온화되고, 하부 전극에 가해지는 네거티브 바이어스 파워에 의해 상기 양이온화된 텅스텐 원자가 방향성을 가지고 가속되어 하부전극에 배치되어 있는 반도체 기판 상에 증착되기 때문에 치밀하지 못한 결정구조를 가진 제1텅스텐막(508a)의 내부로 양이온화 된 텅스텐 원자가 침투 및 충돌하여 제1텅스텐막(508a)의 결정구조를 치밀화시킨다. 따라서, 제1텅스텐막(508a) 및 제2텅스텐막(508b)은 결정 구조가 치밀화되어 전체적인 텅스텐막은 우수한 막질을 가진다.
여기서, 상기 금속 양이온화 스퍼터링 공정에서 하부 전극에 가해지는 네거티브 바이어스 파워는 약 50 ∼ 1000W 이다.
한편, 본 발명의 실시예에서 텅스텐질화막(506) 상에 결정구조가 치밀한 제2텅스텐막을 증착하지 않고, 결정구조가 치밀하지 못한 제1텅스텐막(508a)을 증착한 후, 그 상부에 제2텅스텐막(508b)을 증착하는 것은 양이온 스퍼터링 공정으로 생성되는 양이온화된 텅스텐 원자가 직접적으로 텅스텐질화막(506) 상에 증착되면 텅스텐질화막(506)이 비정질의 구조를 유지하지 못하기 때문이다.
즉, 양이온 스퍼터링 공정으로 양이온화된 텅스텐 원자를 텅스텐질화막(506) 상에 증착하면 텅스텐질화막(506)을 구성하고 있는 N이 텅스텐 원자와 결합하여 텅스텐질화막(506)의 조성 변화가 발생하고, 이로인해, 텅스텐질화막(506)은 비정질 구조를 유지하기 못한다. 따라서, 텅스텐질화막(506)을 구성하고 있는 텅스텐은 하부의 폴리실리콘막의 실리콘과 결합하여 비저항이 높은 텅스텐실리사이드(WSix)를 형성하게 되고, 텅스텐질화막(506)은 텅스텐막과 폴리실리콘막(504) 사이의 접촉 계면 특성을 향상시켜 접촉 저항을 감소시키는 역할을 할 수 없게 되어 게이트의 저항이 증가하기 때문에 제1텅스텐막(508a)을 형성한 후 그 상부에 제2텅스텐막(508b)을 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 일반적인 스퍼터링 공정 또는 하부 전극에 인가되는 바이어스를 사용하지 않은 상태의 양이온화 스퍼터링 공정으로 반도체 기판 상에 제1텅스텐막을 증착하고, 그 상부에 금속 양이온화 스퍼터링 공정을 사용해 제1텅스텐막 상에 상기 제1텅스텐막을 치밀화시킴과 아울러 치밀한 결정 구조를 가지는 제2텅스텐막을 형성함으로써 후속 건식 또는 습식 식각시 텅스텐막의 불균일한 식각 현상을 방지할 수 있고, 공정 열처리에 의한 막질의 변화를 방지할 수 있다.

Claims (7)

  1. 스퍼터링 공정을 이용한 반도체 소자의 금속막 형성 방법으로서,
    베리어막이 형성된 반도체 기판 상에 제1금속막을 증착하는 단계; 및
    상기 제1금속막 상에 금속 타겟으로부터 분리된 금속 원자를 양이온화 스퍼터링 공정으로 양이온화 시킴과 동시에 상기 반도체 기판에 네거티브 바이어스를 인가해서 제2금속막을 증착하는 단계; 를 포함하며,
    상기 제2금속막의 증착시, 양이온화된 금속 원자로 제1금속막의 결정 구조를 치밀화시키는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  2. 제 1 항에 있어서,
    상기 베리어막은 텅스텐질화막인 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1금속막과 제2금속막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2금속막의 증착에 사용되는 네거티브 바이어스의 파워(Power)는 50 ∼ 1000W인 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1금속막은 양이온화 스퍼터링 공정에서 네거티브 바이어스를 사용하지 않은 상태에서 형성된 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1금속막은 양이온화 되지 않은 상태로 형성되는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제1금속막은 10 ∼ 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
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