KR20080072591A - 프로세스 챔버에서 프로세스 제외 및 프로세스 실행의영역들을 규정하는 장치 - Google Patents

프로세스 챔버에서 프로세스 제외 및 프로세스 실행의영역들을 규정하는 장치 Download PDF

Info

Publication number
KR20080072591A
KR20080072591A KR1020080010888A KR20080010888A KR20080072591A KR 20080072591 A KR20080072591 A KR 20080072591A KR 1020080010888 A KR1020080010888 A KR 1020080010888A KR 20080010888 A KR20080010888 A KR 20080010888A KR 20080072591 A KR20080072591 A KR 20080072591A
Authority
KR
South Korea
Prior art keywords
wafer
electrode
etch
top electrode
etching
Prior art date
Application number
KR1020080010888A
Other languages
English (en)
Other versions
KR101468221B1 (ko
Inventor
3세 앤드류 디 베일리
잭 첸
윤상 김
그레고리 에스 섹스턴
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=39675159&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR20080072591(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20080072591A publication Critical patent/KR20080072591A/ko
Application granted granted Critical
Publication of KR101468221B1 publication Critical patent/KR101468221B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/32568—Relative arrangement or disposition of electrodes; moving means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68721—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge clamping, e.g. clamping ring

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

위치 관계는 프로세스 챔버에서 성립된다. 상부 전극이 웨이퍼를 지지하는 제 1 표면으로 구성되며, 전극은 제 2 표면을 가진다. 선형 드라이브가 상기 드라이브와 상기 상부 전극 사이에 연결된 링키지 및 베이스 상에 탑재된다. 링키지 조정은 상기 표면들 사이에 바람직한 배향을 규정한다. 상기 드라이브 및 링키지는 어셈블리가 서로에 대해서 움직이는 상기 표면들을 가진 상기 상부 전극을 움직이는 동안 바람직한 배향을 유지한다. 상기 전극들 사이에 규정된 환형 에칭 영역은 웨이퍼의 최상부 및 저부를 따라서 연장되는 웨이퍼 에지 제외 영역의 에칭을 가능하게 한다. 제거가능 에칭 규정 링들은 에칭될 웨이퍼의 최상부 및 저부의 각각을 따라서 고유한 구간 (length) 들을 규정하도록 구성된다. 표면들의 위치 관계들은 제외 영역의 이들 고유한 구간들에 대한 에칭을 제한하는 것을 가능하게 한다.
전극, 프로세스 챔버, 웨이퍼

Description

프로세스 챔버에서 프로세스 제외 및 프로세스 실행의 영역들을 규정하는 장치{APPARATUS FOR DEFINING REGIONS OF PROCESS EXCLUSION AND PROCESS PERFORMANCE IN A PROCESS CHAMBER}
본 출원은 2007 년에 출원한, 대리인 문서 번호 LAM2P590, 발명의 명칭이 "Methods of and Apparatus For Aligning Electrodes In A Process Chamber To Protect An Exclusion Area Within An Edge Environ Of A Wafer" 인 미국 특허 출원에 관한 것이다.
본 발명은 일반적으로 반도체 제조에 관한 것이며, 보다 상세하게는, 반도체 웨이퍼를 제조하는 프로세스 챔버에서 프로세스 제외 및 프로세스 실행의 영역을 규정하는 장치에 관한 것이며, 여기에서, 에칭과 같은 프로세스는 웨이퍼들의 중심 영역으로부터 제외되며, 에칭 프로세스는 웨이퍼의 에지 환경 상에서 중앙 영역 (central area) 의 외부의 웨이퍼 상에서 수행되도록 허용된다.
기판들로부터 물질을 에칭하기 위한 및 기판 상으로 물질들의 증착을 위한 진공 프로세싱 챔버들이 사용되어 왔다. 기판들은 예를 들면 반도체 웨이퍼들이었다. 일반적으로, 정확한 프로세싱 (및 그에 따른 디바이스의 높은 수율) 이 웨이퍼의 중앙 영역에서 발생할 것이 기대되어 진다. 웨이퍼의 최상부, 또는 상부 표면의 일부분 상에 웨이퍼를 정확히 프로세스하려고 시도할 때 많은 어려움들을 경험하게 되며, 여기에서, 그 일부분은 중앙 영역을 둘러싸는 웨이퍼의 주변 에지와 중앙 영역 사이이다. 그러한 어려움들은 "에지 제외 영역 (edge exclusion area)" 이 중앙 영역과 상부 표면의 중앙 영역을 둘러싸는 웨이퍼의 에지 사이에서 규정될 정도로 충분히 크다. 그 에지 제외 영역에서 만족스러운 디바이스들을 제공하려는 어떠한 시도도 행해지지 않았다.
게다가, 중앙 영역에 대한 원하는 프로세스 동안에, 원하지 않는 증착들, 물질들, 또는 프로세스 부산물들 (총괄하여, "원하지 않는 물질들") 은 웨이퍼의 상부 표면의 에지 제외 영역 상에, 및 웨이퍼의 주변 에지 부근의 에지 영역 상에, 및 웨이퍼의 반대 (저부) 표면의 저부 영역 상의 에지 영역 밑에 누적되거나 초래된다. 상기 세가지 영역들은 디바이스들을 형성하기 위해서 프로세스되지 않아야 한다. 에지 제외 영역, 에지 영역, 및 저부 영역은 총괄적으로 "에지 환경 (edge environ)" 으로 불린다. 이러한 원하지 않는 물질들은 일반적으로 에지 환경 상에 누적될 수도 있다. 누적은, 일반적으로, 웨이퍼의 상부면 상에 활성 디바이스 영역들 상으로 재 증착할 수 있는 물질 미립자의 플레이크 (flake) 를 피하기 위해서 에지 환경을 실질적으로 깨끗하게 유지하는 것이 바람직하기 때문에 중앙 영역의 원하는 프로세스가 중단되어야 할 정도로 광범위하다. 그러한 플래이크는 임의의 수의 웨이퍼 핸들링 또는 운송 동작 동안에 발생할 수 있다. 따라서, 프로세스된 웨이퍼들로부터, 집적 회로 디바이스 칩들을 제조하는 데 사용 되는 많은 프로세싱 동안에 에지 환경이 주기적으로 세정되거나 (예를 들면, 에칭되거나) 또는 세정 (즉, 에칭) 을 위해서 모니터링되는 것이 일반적으로 바람직하다. 에지 환경으로부터, 예를 들면, 전체 에지 환경으로부터 원하지 않는 물질들을 제거하려는, 및 예를 들면, 디바이스들에 손상을 주지 않으면서 그러한 제거를 수행하려는 시도에서 그러한 주기적 세정을 수행하기 위해서 중앙 영역에 대한 원하는 프로세싱이 중단되었다.
하지만, 더욱 정확하게 웨이퍼들을 프로세스하려는 시도가 행해짐에 따라, 그러한 주기적 세정에 대한 사양 (specification) 은, 예를 들면, 웨이퍼들의 하나의 배치 (batch) 에서 웨이퍼들의 다른 배치에 따라 변하기 쉽다. 예를 들면, 배치에 따른 사양은 에지 환경의 상이한 부분들이 세정 프로세스를 받도록 규정할 수도 있다. 그러한 세정에 대한 종전의 장치는 그러한 변화된 사양에 쉽게 적응될 수 없어서, 웨이퍼들의 모든 배치로부터 원하지 않는 물질들의 더 정확한 제거를 효율적으로 수행하려고 시도할 때 상기 문제들을 경험하게 된다.
상술한 관점에서, 요구되는 것은 그러한 변화된 사양에 쉽게 적응될 수 있는 에지 환경 세정을 위한 장치이다. 또한 요구되는 것은 각각의 배치를 세정하는 사양이 배치에서 배치에 따라 변할 수 있더라도 웨이퍼들의 모든 배치 상의 원하지 않는 물질의 더욱 정확한 제거를 효율적으로 수행하도록 구성된 장치이다. 또한 필요한 것은 에지 환경으로부터 원하지 않는 물질들의 제거를 위한 장치를 빠르게 구성하는 것이며, 그러한 구성은 그러한 제거에 대한 다양한 사양을 따르며, 에지 환경의 현재 특정된 부분으로부터만 원하지 않는 물질들을 제거할 수 있으며, 중앙 영역을 손상시키지 않을 수 있는 장치가 주어진다. 또한, 그러한 구성에도 불구하고, 구성된 장치의 사용은, 중앙 영역으로부터 물질을 제거하거나 또는 중앙 영역을 손상시키는 것 없이 에지 환경의 전체의 현재 특정된 부분으로부터 원하지 않는 물질들의 정확한 (예를 들면, 균일한) 제거를 초래해야만 한다.
일반적으로 말하면, 본 발명의 실시형태는 반도체 웨이퍼들을 제조하는 프로세스 챔버에서 프로세스 제외 및 프로세스 실행의 개별적 영역들을 규정하기 위해서 구성된 반도체 제조 장치를 제공하는 것에 의해서 상기 요구 사항들을 충족시킨다. 장치는 에칭과 같은 프로세스는 웨이퍼들의 중앙 영역으로부터 제외되며, 에칭과 같은 프로세스는 오직 에지 환경 상에서 웨이퍼에 대해서 수행되는 것을 허용하도록 구성될 수도 있다. 또한, 이러한 요구 사항들은 그러한 변화된 사양 들에 쉽게 적응가능한 에지 환경 세정을 위한 장치에 의해서 충족될 수도 있다. 그러한 장치는, 각각의 배치를 세정하기 위한 사양들이 배치에서 배치에 따라서 변할 수 있더라도 웨이퍼들의 모든 배치 상에서 원하지 않는 물질들의 더욱 정확한 제거를 효율적으로 수행하도록 구성되는 것에 의해서 이러한 요구 사항을 충족시킬 수도 있다. 이러한 요구 사항들을 충족시키기 위해서, 장치는 그러한 제거에 대한 매우 다양한 사양들을 따르도록 구성될 수도 있고, 에지 환경의 오직 현재 특정된 부분에서만 원하지 않는 물질들을 제거할 수 있으며, 중앙 영역을 손상시키지 않을 수 있다. 또한, 그러한 구성에도 불구하고, 구성된 장치의 사용은 중앙 영역으로부터 물질들을 제거하거나 또는 중앙 영역을 손상시키는 것 없이 에지 환경의 전체적인 현재 특정된 부분으로부터 원하지 않는 물질들의 정확한 (예를 들면, 균일한) 제거를 초래할 수도 있다. 예를 들면, 구성된 장치는 상이한 타입들의 웨이퍼들에 대한 사양들에 따라서 에지 환경의 상이한 반경 구간 (radial length) 들로부터 원하지 않는 물질의 제거를 허용할 수도 있다.
본 발명의 실시형태들은 프로세스 챔버에서 복수의 위치 관계들을 성립시킬 수도 있다. 베이스 (base) 가, 에칭처럼, 프로세스될 웨이퍼를 지지하는 제 1 기준면으로 구성될 수도 있다. 전극이 제 2 기준면으로 구성될 수도 있다. 위치 관계는 제 1 기준면과 제 2 기준면에 대해서 성립될 수도 있다. 드라이브 (drive) 가 베이스 상에 탑재된 선형 이동 어셈블리 및 그 선형 이동 어셈블리와 그 전극 사이에 연결된 링키지 (linkage) 로 구성될 수도 있다. 링키지는 제 1 과 제 2 기준면들 사이에 바람직한 배향 (orientation) 을 규정하기 위해서 조정될 수도 있다. 선형 이동 어셈블리 및 링키지는, 제 1 및 제 2 기준면들이 제 1 위치 관계에서 제 2 위치 관계로 서로에 대해서 움직이기 위해서 선형 이동 어셈블리가 상부 전극을 움직이는 동안 원하는 배향을 유지하도록 구성될 수도 있다.
본 발명의 다른 실시형태들은 에칭 챔버를 제공할 수도 있다. 하부 전극은 웨이퍼를 지지할 수도 있다. 최상부 전극은 전력이 제공되지 않는 중심 영역 (center area) 을 가질 수도 있다. 중심 영역은 웨이퍼가 하부 전극에 의해서 지지될 때 웨이퍼의 중앙 영역 (central area) 에 근접하게 위치되도록 구성될 수도 있다. 프로세스 챔버의 환형 영역은 최상부 전극과 하부 전극 사이에서 규정될 수도 있으며, 그 환형 영역은 활성 에칭 구역을 규정한다. 활성 에칭 구역은 웨이퍼의 고유 에지 환경의 에칭을 가능하게 구성되어질 수 있다. 최상부 에칭 규정 링은 웨이퍼의 상부 표면을 따라서 반경 방향으로 연장되는 최상부 구간을 따라서 연장되는 고유 에지 환경의 일부분에 대응하는 활성 에칭 구역의 적어도 일부분을 규정하도록 구성될 수 있으며, 그 최상부 구간은 활성 에칭 구역내에 있다. 저부 에칭 규정 링은 웨이퍼의 저부 표면을 따라서 저부 구간을 따라서 연장되는 고유 에지 환경의 일부분에 대응하는 활성 에칭 구역의 적어도 일부분을 규정하도록 구성될 수도 있으며, 상기 저부 구간은 활성 에칭 구역내에 있다.
본 발명의 다른 실시형태들은 웨이퍼를 에칭하도록 구성된 프로세스 챔버에서 활성 에칭의 구역 및 비활성 에칭의 구역을 규정하는 장치를 제공할 수도 있다. 하부 전극은 프로세스를 위해서 노출된 웨이퍼의 상부 표면의 상부 에지 환경을 지닌 프로세스 챔버에서 웨이퍼를 지지하도록 구성될 수도 있다. 하부 전극은 프로세스를 위해서 노출되는 상부 에지 환경 내의 웨이퍼의 상부 표면의 중앙 영역을 지닌 웨이퍼를 지지하도록 또한 구성될 수도 있다. 최상부 전극은 웨이퍼의 중앙 영역에 대응하는 중심 영역으로 구성될 수도 있다. 최상부 전극은 최상부 에칭 규정 링으로 더 구성될 수도 있다. 최상부 에칭 규정 링은 웨이퍼의 상부 에지 환경 위에 놓인 상부 캐비티를 규정하도록 구성될 수도 있다. 최상부 전극 구성은, 균일하게 얇은 공간에 의해서 규정된 비활성 에칭 구역으로부터 에칭을 제외하도록 구성된 균일하게 얇은 공간에 의해 중심 영역이 중앙 영역으로부터 분리되기 위해서 하부 전극에 대해서 제 2 위치 관계에 최상부 전극이 있는 것이 될 수도 있다. 최상부 전극 구성은, 제 2 위치 관계에서의 최상부 전극의 경우에, 상부 캐비티는 상부 에지 환경의 에칭을 허용하는 챔버 내의 활성 에칭 구역의 상위 부분을 규정하기 위해서 웨이퍼의 상부 에지 환경에 대해서 배향되어지는 것이 될 수도 있다.
본 발명에 따라서 에지 환경으로부터 원하지 않는 물질들을 제거하려는, 및 예를 들면, 디바이스들에 손상을 주지 않으면서 그러한 제거를 수행하는 장치가 제공된다. 본 발명에 따른 장치는 그러한 제거를 수행하는 프로세스 동안 종래의 장치에서 경험되었던 중단이 없이 프로세스가 가능하다.
본 발명의 장치에 따르면, 웨이퍼들의 배치에 따라 변할 수 있는 사양들에 쉽게 적응될 수 있어서, 웨이퍼들의 모든 배치로부터 원하지 않는 물질들의 정확한 제거를 효율적으로 수행하는 것이 가능하게 된다.
본 발명의 실시형태들은 수반된 도면들과 관련하여 다음의 상세한 설명에 대한 참조에 의해서 쉽게 이해될 것이며, 동일 참조 번호들은 동일 구성 요소들을 나타낸다.
본 발명의 다른 양태 및 장점들은, 본 발명의 실시형태들의 원리들을 예시의 방식으로 설명하면서, 수반된 도면들과 관련하여, 다음의 상세한 설명들로부터 명확해질 것이다.
다음의 설명에서, 본 발명의 완벽한 이해를 제공하기 위해서 많은 특정 상세한 설명이 주어진다. 하지만, 당업자에게는 본 발명이 이러한 특정 상세한 설명의 전부 또는 일부가 없어도 수행될 수 있음이 명확할 것이다. 다른 예시들에서, 공지된 프로세스 동작들은 본 발명을 불명료하지 않도록 하기 위해서 상세히 설명되지는 않을 것이다.
본 발명의 실시형태들은 반도체 웨이퍼들을 제조하는 프로세스 챔버에서 프로세스 제외 및 프로세스 실행의 각 영역들을 규정하도록 구성된 반도체 제조 장치를 제공하는 것으로 상술한 요구사항들을 충족하기 위해서 설명된다. 프로세스 제외를 위해서, 장치는 에칭과 같은 프로세스가 웨이퍼들의 중앙 영역으로부터 제외되도록 구성될 수도 있다. 프로세스 실행을 위해서, 에칭과 같은 프로세스는 오직 에지 환경 상의 웨이퍼에 대해서 수행되도록 허용될 수도 있다.
본 발명의 실시형태들은 에지 환경 세정을 위한 장치를 제공하는 것으로 이러한 요구 사항들을 충족시키기 위해서 설명되며, 그 장치는 변화된 사양들에 쉽게 적응할 수 있다. 따라서, 그러한 장치는, 예를 들면, 배치에서 배치에 따라 각각의 배치를 세정하는 사양들이 변하더라도 웨이퍼들의 모든 배치에 대한 원하지 않는 물질들의 더욱 정확한 제거를 효율적으로 수행하도록 구성되는 것으로 이러한 요구 사항들을 충족시킬 수도 있다. 이러한 요구사항들을 충족시키기 위해서, 구성된 장치는 그러한 제거에 대한 다양한 사양들을 따를 수도 있고, 에지 환경의 오직 현재 특정된 부분에서만 원하지 않는 물질을 제거할 수 있으며, 중앙 영역을 손상시키지 않을 수 있다. 또한, 그러한 구성에도 불구하고, 구성된 장치의 사용은 중심 영역으로부터 물질들을 제거하거나 중앙 영역을 손상시키는 것 없이 에지 환경의 전체 현재-특정된 부분으로부터 원하지 않는 물질들의 정확한 (예를 들면, 균일한) 제거를 초래할 수도 있다. 예를 들면, 변환된 장치는 상이한 타입들의 웨이퍼들에 대한 사양들에 따라서 에지 환경의 상이한 반경 구간들로부터 원하지 않는 물질의 제거를 허용할 수도 있다.
도 1 은 복수의 위치 관계들이 성립될 수도 있는 프로세스 챔버 (50) 를 도시한다. 일반적으로, 위치 관계들은 챔버 (50) 내의 베이스 (52) 와 최상부 전극 (53) 사이에 성립될 수도 있다. 보다 상세하게는, 베이스 (52) 는 에칭, 또는 웨이퍼로부터 원하지 않는 물질들을 제거하는 데 적합한 다른 바람직한 프로세스에 의해서 처럼, 프로세스될 웨이퍼 (58) 를 지지하는 제 1 기준면 (56) 을 가진 하부 전극 (또는 척)(54) 으로 구성될 수도 있다. 최상부 전극 (53) 은 제 2 기준면 (60) 으로 구성될 수도 있다. 최상부 전극은 지지된 웨이퍼를 프로세스하기 위해서 전력을 제공하도록 구성된다.
도 2a 는 도 1 의 확대된 일부분을 도시한다. 도 2a 는 제 1 기준면 (56) 과 제 2 기준면 (60) 사이에, 또는 그에 대한 제 1 위치 관계를 도시한다. 그 관계들을 성립하기 위해서, 도 1 은 베이스 (52) 에 탑재된 웨지, 어셈블리 (64) 와 같은, 선형 드라이브의 일 실시형태로 구성된 드라이브 (62) 를 도시한다. 도 1 은 또한 웨지 어셈블리와 전극 (53) 사이에 연결된 링키지 (66) 를 도시한다. 링키지 (66) 는 제 1 과 제 2 기준면들 (56 및 60) 사이의 원하는 배향, 예를 들면, 제 1 과 제 2 기준면들 (56 및 60) 의 중심 결정 (centering) 및 평행 조정을 규정하기 위해서 조정될 수 있다. 링키지 (66) 는 선형 드라이브 어셈블리 (64) 가 최상부 전극 (53) 을 이동시키는 동안 원하는 배향 (예를 들면, 평행되며 중심 결정) 을 유지하도록 구성될 수도 있다. 도 2a 의 확대된 도면은 최상부 전극 (53) 을 이동시키는 것은 제 1 및 제 2 기준면들 (56 및 60) 이 서로에 대해서 이동되도록 하게 하고, 그것은 제 1 위치 관계 (도 2a) 에서 도 2c 에 도시된 제 2 위치 관계로 가는 것일 수도 있고, 원래대로 돌아가는 것일 수도 있다.
도 2a 는 중심 영역 (68) 을 가진 최상부 전극 (53) 을 도시한다. 중심 영역 (68) 은 브래킷 부분 (68E) 으로 도시된 것처럼 반경 방향으로 연장된다. 도 2b 의 횡단면도는 축 X 를 중심으로 가진 웨이퍼 (58) 및 원형인 것으로 중심 영역 (68) 을 도시한다. 중심 영역은 전력이 공급되지 않으며 최상부 전극 (53) 상에 탑재된 삽입부 (69) 로부터 구성될 수도 있다. 삽입부 (69) 는, 예를 들면, 세라믹과 같은 유전체로부터 제조될 수도 있다. 68X 로 지시된 중심 영역 (68) 의 부분은 삽입부 (69) 보다 더 외부로 반경 방향으로 연장되며, 이하 설명된다.
도 2a 는 제 2 기준면 (60) 으로 구성된 삽입부 (69) 를 도시한다. 따라서, 최상부 전극 (53) 상에 탑재된 삽입부 (69) 를 가진 경우 삽입부는 최상부 전극의 제 2 기준면 (60) 을 제공한다. 도 2a 에 도시된 제 1 위치 관계에서, 제 2 기준면 (60) 은 웨이퍼가 베이스 (52) 상에 탑재된 하부 전극 (54) 에 의해서 지지될 때 웨이퍼 (58) 의 중앙 영역 (70) 의 제 1 기준면 (56) 으로부터 공간 (72) 에 의해 분리된다. 공간 (72) 은 삽입부 (69) 및 웨이퍼 (58) 를 가로질러 반경 방향으로 구성되며, 두 가지 측면에서 충분한 (큰) 수직 방향 (화살표 74) 으로 연장된다. 하나는, 공간 (72) 은 하부 전극 상의 웨이퍼 로딩을 위한 하부 전극 (54) 상의 웨이퍼 (58) 에 대한 엑세스 및 하부 전극으로부터의 웨이퍼의 제거를 허용하도록 구성된다. 두번째는, 공간 (72) 은 하부 전극 상의 웨이퍼 (58) 와 최상부 전극 (53) 사이에 정규-크기 프로세스, 또는 에칭, 구역 (76) 을 제공하도록 구성된다. 이러한 공간 (72) 을 가진 경우, 최상부 전극 (53) 이 전력이 공급된다면, 정규-크기 구역 (76) 에서 플라즈마가 발생될 수 있다. (제 1 위치 관계로부터 유발된) 최상부 전극과 웨이퍼 사이의 정규-크기 프로세스 구역 (76) 을 가진 경우, 그러한 플라즈마는 중앙 영역 (70) 에 대한 엑세스를 가질 것이다. 공간 (72) (및 정규-크기 구역 (76)) 은 프로세스 챔버 캐비티 (77) 의 일부가 될 것이라는 것을 이해할 것이다. 도 2a 에서, 브래킷 (70E) 은 웨이퍼 (58) 의 중심 축 X 로 연장되는 중앙 영역 (70) 의 좌측 및 중심 범위를 규정하며, 도 2b 는 중앙 영역 (70) 의 전체 영역을 도시한다. 도 2a 는 원하는 프로세스 가 오직 웨이퍼의 에지 환경 (80) 에서만 원하지 않는 물질들 (78) 을 제거하기 위한 것이며, 디바이스들이 웨이퍼 상에 있을 수도 있는 중앙 영역 (70) 으로부터 원하지 않는 물질들 (78) 또는 임의의 다른 물질들을 제거하기 위한 것이 아닐 때, 정규-크기 프로세스 구역 (76) 내의 플라즈마는, 디바이스들이 (예를 들면, 플라즈마에 의해서) 손상되지 말아야 하기 때문에, 받아들 일 수 없음을 보여준다.
본 발명의 실시형태들은 디바이스들에 그러한 손상을 피하며, 프로세스를 받아야 하는 에지 환경 (80) 에 가해지는 플라즈마를 제한한다. 도 2c 는 제 2 위치 관계를 도시하며, 웨이퍼가 하부 전극 (54) 에 의해서 지지될 때 웨이퍼 (58) 의 중앙 영역 (70) 에 근접한 제 2 기준면 (60) 을 도시한다. 브래킷 (70E) 은 웨이퍼 (58) 의 축 X 로부터 연장된 중앙 영역 (70) 의 반경 범위의 부분을 나타낸다. 제 2 기준면 (60) 은 따라서 제 1 기준면 (56) 에 근접된다. 제 2 기준면 (60) 은 또한 웨이퍼의 상부 표면 (82) 에 거의 접촉하며, 예를 들면, 웨이퍼 표면 (82) 으로부터 이하 규정될 공간 (84) 에 의해 분리될 수도 있다. 따라서, 제 2 위치 관계에서, 상술한 공간 (72)(도 2a) 은 더 이상 존재하지 않는다. 결과적으로, 최상부 전극 (53) 의 부분들이 전력을 공급받을 때, 웨이퍼 (58) 의 중앙 영역 (70) 으로의 어떠한 플라즈마 엑세스도 허용되지 않으며, 최상부 전극 (53) 의 중심 영역 (68) 과 하부 전극 (54) 상의 웨이퍼 (58) 의 중앙 영역 (70) 사이에 어떠한 정규-크기 프로세스 (에칭) 구역 (76) 도 존재하지 않는다. 따라서, 플라즈마는 중심 영역 (68) 과 중앙 영역 (70) 사이에서 발생되지 않을 수 있다. 챔버 캐비티 (77) 의 공간 (72) 및 정규-크기 구역 (76) 을 대신해서, 도 2c 는 근접한 표면들 (56 및 60) 을 가지고 공간 (84) 은 축 방향으로 얇으며 챔버 캐비티 (77) 를 웨이퍼의 중앙 영역 (70) 과 최상부 전극 (53) 의 중심 영역 (68) 사이에 비활성 에칭 구역 (86) 으로 구성되는 것으로 규정한다. 얇은 공간 (84) 에 의해서 규정된 구역 (86) 은 중앙 영역 (70) 및 중심 영역 (68) 이 플라즈마가 얇은 공간 (84) 에서 발생할 수 없을 정도로 가깝기 때문에 "비활성" 에칭 구역으로 불린다. 따라서, 어떠한 에칭도 공간 (84) 에서 발생하지 않으며 웨이퍼 (58) 의 중앙 영역 (70) 상에 있을 수도 있는 디바이스들은 손상되지 않는다. 중앙 영역 (70) 과 중심 영역 (68) 의 이러한 공간 배치는 제 1 기준면 (56) 에 대한 제 2 기준면 (60) 의 근접성에서 초래되며, 예를 들면, 약 0.010 인치 내지 약 0.020 인치 및 약 ±0.002 인치의 허용 오차를 가진 전극 (53) 의 이동 방향 (즉, X 축 방향) 에서의 치수를 가진 비활성 에칭 구역 (86) 을 구성한다.
디바이스들에 그러한 손상을 피하는 본 발명의 실시형태들을 설명하기 위해서, 다음에서 프로세스, 예를 들면, 에칭을 받아야 하는 에지 환경 (80) 에 가해지는 플라즈마를 제한하는 실시형태를 설명한다. 일반적 의미에서, 각각의 상이한 실시형태는 에지 환경의 상이한 구성을 초래하고, 그에 따라 각각의 특정 에지 환경은 "고유한 (unique)" 것으로 설명될 수 있으며 상술한 사양들 중 상이한 것을 따를 수도 있다. 도 2b 및 도 2c 는 웨이퍼의 주변 에지 (90) 를 포함하는 에지 환경 (80) 의 일 실시형태를 도시한다. 에지 (90) 는 웨이퍼의 축 X 로부터 반경 방향으로 공간 배치되며, 예를 들면, 300 mm 웨이퍼 (58) 에 대해서, 축 X 로부터의 반경 공간은 따라서 150 mm 이다. 웨이퍼의 상부 표면 (82) 은 에지 (90) 로부터 내부 반경 방향으로 연장되며 중앙 영역 (70) 을 포함한다. 웨이퍼의 저부 표면 (92) 은 상부 표면 (82) 의 반대쪽, 에지 (90) 밑에 있으며, 또한 에지 (90) 로부터 내부 반경 방향으로 연장된다. 도 2b 는 상부 표면 (82) 의 외부 환형 부를 따라서 에지 (90) 로부터 내부 반경 방향으로 연장되는 에지 환경 (80) 을 도시한다. 외부 환형 부는 축 X 에 대해서 반경 방향이다. 이러한 반경 내부 부분의 양은 에지 환경의 상이한 실시형태와 관련하여 이하에서 설명되며, 중앙 영역 (70) 과 에지 (90) 사이에 규정된 상술한 에지 제외 영역의 상이한 실시형태들을 포함할 수도 있다. 에지 제외 영역이 상부 표면 (82) 의 부분이라는 것을 나타내기 위해서, 에지 제외 영역은 도 2b 에서 82EEA 로 표시되며, 따라서, 또한 에지 환경 (80) 의 일부분이다. 상술한 바와 같이, 에지 제외 영역 (82EEA) 은 중앙 영역 (70) 을 둘러싸며, 중앙 영역 (70) 의 프로세스에서, 상기 영역 (82EEA) 상에 수용가능한 디바이스를 제공하려는 어떠한 시도도 행해지지 않는다.
설명을 명확하게 하기 위해서, 도 2c 에서, 선 (96) 은 에지 환경 (80) 의 일 실시형태의 범위를 나타낸다. 각각의 실시형태에서, 에지 환경은 웨이퍼의 외부 한계의 환형 표면 부로써 구성된다. 웨이퍼 축 X 는 환형 부의 중심에 있다. 도 2c 는 원하지 않는 물질들 (78) 의 누적을 가진 환형 에지 환경 (80) (즉, 에지 (90), 및 표면들 (82 및 92)) 의 부분들) 의 일 실시형태를 도시한다. 도 2b 는 영역 (82EEA) 상에 및 에지 (90) 상에 물질들의 일부를 도시한다. 에지 환경 (80) 의 모든 실시형태에서, 디바이스를 형성하기 위해서 프로세스되는 것은 아니며, 물질들 (78) 을 제거하기 위해서 에칭되어야 하는 것은 환형 에지 환경 (에지 (90),및 표면들 (82 및 92) 의 상이한 웨이퍼 부들을 포함하는 환형 부) 이다. 다른 말로 표현하면, 상기 영역 (70) 상의 디바이스들이 에칭에 의해서 손상되기 때문에, 에칭되어야 하는 것은 오직 에지 환경 (80) 이며, 중앙 영역 (70) 은 아니다. 또한, 물질들 (78) 의 완벽한 제거가 웨이퍼의 외부 환형 부 주위에서 모두 발생하도록, 즉, 에지 환경 (80) 으로부터 완벽한 제거가 발생하도록, 원하지 않는 물질들 (78) 의 균일한 제거를 가지는 것이 바람직한 것이 에지 환경 (80) 이다. 이러한 제거는 웨이퍼 축 X 모든 주위에서의 균일한 제거이다. 상술한 사양들에 의해서 규정된 바와 같이, 각각의 상이한 사양이 에지 환경의 상이한 구성을 초래하여, 각각의 특정 지정된 에지 환경은 "고유한" 것이 될 것이다. 특정한 지정된 에지 환경은 따라서 "현재-특정된" 에지 환경 (80) 으로 불릴 것이다.
도 1 은 최상부 전극 (53) 의 하부 섹션과 하부 전극 (54) 을 에워싸는 챔버 캐비티 (77) 를 규정하는 프로세스 챔버 (50) 를 도시한다. 도 2c 는 또한 성립된 제 2 위치 관계를 가진 경우, 프로세스 챔버 (50) 의 챔버 캐비티 (77) 는 최상부 전극 (53) 과 하부 전극 (54) 사이에 규정된 도넛형 또는 환형, 에칭 영역 (100) 으로 구성될 수도 있다. 에칭 영역 (100) 은 활성 에칭, 또는 도 2c 에서 파선 (102L) 내부에 도시된 활성 에칭, 또는 활성 에치, 구역 (102) 을 도시한다. 이하 보다 상세히 설명되듯이, 일반적 의미에서, 본 발명의 실시형태들은 활성 에칭 구역 (102) 을 가진, 에칭 영역이 구성가능하도록 한다.
영역 (100) 의 예시적 단면이 도 2c 의 선 (102L) 에 의해서 규정되는 것으로 도시된다. 도 2c 에 도시된 환형 에칭 영역 (100) 은 예시적인 일반적으로 C 형상 단면을 가진 활성 에칭 구역 (102) 의 일 실시형태로 구성되는 것으로 도시된다. C 형상은 환형 에지 환경 (80) (예를 들면, 선 (96) 으로 지시됨) 의 일 실시형태 주위로 연장되며, 또는 둘러싸고, 일 말단 (C1) 에서 반대 말단 (C2) 으로 연장된다. 참조를 위해서, 도 2a 에서, 활성 에칭 구역 (102) 를 나타내는 선 (102L) 의 말단 (C1) 이 도시된다. 도 2b 의 단면에서, 말단 (C1) 과 선 (102L) 은 원형으로 도시되며 축 X 주위를 둘러싸는 것으로 도시된다. 선 (102L) 은 또한 환형 (또는 도넛형) 에칭 영역 (100) 의 반경 크기 (또는 범위) 를 나타내기 위해서 에지 (90) 의 외부로 반경 방향으로 도 2b 에서 도시된다. 활성 에칭 구역 (102) 은 또한 에지 환경 (80) 에 인접한 것으로 도시된다. 도 2a 에서, 단면 선 2B-2B 는 또한 말단 (C1) 과 (C2) 사이의 선 (102L) 을 횡단한다.
영역 (100) 의 도 2c 실시형태의 예시적인 일반적 C-형상 단면은 플라즈마가 발생한 영역이다. 도 2c 에서 이러한 예시적 단면을 가진 영역 (100) 은 상부 표면 (82) 의 최상부 구간 (L1) 에 인접한 것으로 도시된다. 이러한 예시적 C 형상 단면에 대해서, (L1) 은 원하지 않는 물질들 (78) 을 제거하는 것이 바람직한 상부 표면 (82) 의 반경 방향으로-연장된 부분을 지시한다. 영역 (100) 은 또한 웨이퍼 (58) 의 에지 (90) 에 인접하게 도시된다. 이러한 예시적 C-형상 단면에 대해서, 에지 (90) 는 또한 원하지 않는 물질들 (78) 을 제거하는 것이 바람 직한 에지 환경의 부분이다. 이러한 예시적 영역 (100) 은 주변 에지 (90) 주위에, 상부 표면 (82) 의 구간 (L1) 을 따라서 (C1) 로부터 연장되어, 주변 에지 (90) 의 주위로 연장되고, 웨이퍼의 저부 표면 (92) 으로 연장된다. 영역 (100) 은 저부 표면 (92) 의 저부 구간 (L2) 을 따라서 (C2) 까지 연장된다. 이러한 예시적 C-형상 단면에 대해서, (L2) 는 원하지 않는 물질들 (78) 을 제거하는 것이 바람직한 에지 환경 (80) 의 하부 표면 (92) 의 반경 방향으로-연장된 부분을 나타낸다. 이 실시형태에서, 웨이퍼 (58) 의 에지 환경 (80) 은 따라서 구간들 (L1 및 L2) 및 에지 (90) 를 포함하며, 설명의 편의를 위해서, 고유의 에지 환경들 (80) 중 하나인 "80-C" 로 도 2c 에 표시된다. 따라서, 영역 (100) 에 의해서 규정된 활성 에칭 구역 (102) 은 이 예시적 고유 에지 환경 (80-C) 으로부터 원하지 않는 물질들 (78) 의 제거를 가능하게 하기 위해서, 환형 에지 환경 (80-C) 주위에서 및 그에 인접하여, 말단 (C1) 로부터 말단 (C2) 까지, 반경 방향으로 외부로 선 (102L) 내에서 연장되는 것으로 도 2c 에 도시된다. 활성 에칭 구역 (102) 의 이 실시형태는 따라서 고유 에지 환경 (80-C) 에 대응한다.
도 2c 실시형태를 재검토할 때, 하부 전극 (54) 및 최상부 전극 (53) 의 조합된 구성이 베이스 (52) 와 최상부 전극 (53) 사이의 환형 프로세스 챔버 영역으로써 환형 에칭 영역 (100) 을 규정한다. 영역 (100) 은 챔버 캐비티 (77) 의 일부분인 활성 에치, 또는 활성 에칭, 구역 (102) 이다. 이러한 방식으로, 및 본 발명의 다양한 실시형태에 일치하여, 도 2c 실시형태들은 환형 에칭 영역 (100) 및 활성 에칭 구역 (102) 이 비활성 에칭 구역 (86) 의 주위를 둘러싸며 그로부터 분리되도록 구성된다.
도 2c 는 예시적 환형 에칭 영역 (100) 의 말단 (C1) 과 상술한 예시적 비활성 에칭 구역 (86) 사이의 경계 (B) 를 도시한다. 또한, 비활성 에칭 구역 (86) 이 도 2b 에서 도시되지는 않지만, 도 2b 는 경계 (B) 의 반경 방향 위치를 나타내며, 경계를 원형으로 및 활성 에칭 구역 (102) 을 나타내는 선 (102L) 의 말단 (C1) 에 인접하게 도시한다. 경계 (B) 는 웨이퍼 사양에 따라서 축 X 에 대해서 반경 방향으로 위치되며, 일반적으로 최상부 전극 (53) 의 삽입부 (69) 의 외곽의 외측에 있다.
도 2c 내지 도 2e 를 참조할 때, 상이한 프로세스 사양들은 상이한 타입들의 웨이퍼들 (58) 을 제조하기 위한 상이한 특징들을 규정할 수도 있다. 예를 들면, 상이한 사양들은 구간들 (L1 & L2) 의 일 세트를 가지기 위해서 상이한 웨이퍼의 제 1 타입을 요구할 수도 있다. 예를 들면, 도 2c 에 도시된 예시적 C-형상 단면에 대해서, 구간들 (L1 및 L2) 의 값들이 지정될 수도 있다. 구간 (L1)(최상부 구간) 은 첫번째로 원하지 않는 물질들 (78) 이 균일하게 제거되어야 하는 상부 웨이퍼 표면 (82) 의 부분들을 규정하며, 두번째로 중앙 영역 (70) 의 프로세싱 동안 디바이스들을 수용하지 않는 상부 웨이퍼 표면 (82) 의 부분들을 규정할 수도 있다. 그러한 부분은 또한 에지 환경 (80-C) 의 일부분인 상술한 에지 제외 영역 (82EEA) 에 대응할 수도 있다. 구간 (L2) (저부 구간) 은 우선적으로 원하지 않는 물질들 (78) 이 균일하게 제거되는 하부 웨이퍼 표면 (92) 의 부분들을 규정할 수도 있다. 원하지 않는 물질들 (78) 이 균일하게 제거되는 웨이퍼 (58) 의 부분들에 대한 일반적 참조를 제공하기 위해서, 각각의 구간 (L1 및 L2) 은 또한 에지 제외 영역 (82EEA) 의 부분을 규정하는 것으로 설명될 수도 있으며, 예를 들면, 구간 (L1) 은 최상부 에지 제외 영역을 규정하며, 구간 (L2) 은 저부 에지 제외 영역을 규정하는 구간 (L2) 을 규정한다. 따라서, 구간 (L1 및 L2) 은 따라서 임의의 원하지 않는 물질들 (78) 이 균일하게 세정되어야 하는 표면들 (82, 90 및 92) 의 크기를 규정하도록 결합될 수도 있다.
웨이퍼의 제 2 타입은 개별적 최상부 및 저부 구간 (L1 및 L2) 의 상이한 세트를 가지도록 지정될 수도 있다. 예를 들면, 일 세트의 (L1 및 L2) 의 각각은 0과는 다른 값을 가질 수도 있지만, 다른 세트의 값과는 상이하다. 또한, 도 2d 에 도시된 바와 같이, (L2) 는 0 의 값을 가진 것으로 사양의 일 세트에 의해서 규정될 수도 있고 (따라서 미도시됨) (L1) 은 0 이 아닌 값을 가진 것으로 규정될 수도 있다. (L1) 값은 다른 세트의 (L1) 의 개별적 값과 상이할 수도 있다. L2 = 0 인 예에서, 하부 표면 (92) 은 임의의 원하지 않는 물질들 (78) 이 세정될 필요가 없을 것이다. 도 2d 예의 반대의 경우에, 도 2e 는 (L1) 이 0 의 값을 가진 것으로 사양의 일 세트에 의해서 규정될 수도 있으며 (따라서 미도시됨) (L2) 가 0 이 아닌 값을 가진 것으로 규정될 수도 있다. 여기에서, (L2) 값은 다른 세트의 (L2) 의 개별적 값들과 상이할 수도 있다. L1 = 0 예에서, 상부 표면 (82) 은 임의의 원하지 않는 물질들 (78) 이 세정될 필요가 없을 것이다. 일반적으로, 최상부 표면 (82) 은 프로세스의 완결 시점에 원하지 않는 물질들 (78) 을 가질 것처럼 보이기 때문에, (L1) 의 값은 (L2) 의 값보다는 0 일 것으로 보이진 않는다.
그러한 변화된 사양들에 쉽게 적응하기 위해서, 각각의 배치를 세정하는 그러한 사양들이 배치에서 배치에 따라 변하더라도 상부 전극 (53) 및 하부 전극 (54) 은 웨이퍼들 (58) 의 모든 배치로부터 원하지 않는 물질들 (78) 의 더욱 정확한 제거를 효율적으로 수행하도록 구성될 수도 있다. 이것은 그러한 예시적 상이한 사양들을 순응하는 것으로 불릴 수도 있다. 이러한 순응에 대해서, 본 발명의 실시형태들은 최상부 에칭 규정 링들의 복수 또는 세트를 포함할 수도 있다. 설명의 명확성을 위해서, 도 2f 는 도 2c 실시형태의 각각에 해당되는, 그러한 세트 중 하나의 그러한 링 (110) 의 일 실시형태를 도시하며, 즉, 하나의 최상부 (또는 상위) 세트를 도시하며, 그러한 세트 중 하나의 그러한 링 (120) 을 도시하며, 즉, 하나의 저부 (또는 하위) 세트를 도시한다. (하나의 최상부 세트의) 예시적 최상부 에칭 규정 링 (110) 은 환형 형상으로 구성되고 웨이퍼의 최상부 표면 (82) 위에 놓인 최상부 구간 (L1) 의 하나의 값을 규정하도록 크기화된다. 예시적 링 (110) 은 웨이퍼 (58) 의 중앙 영역 (70) 의 부분 (68X) 을 규정하며, 따라서 비활성 구역 (86) 을 연장하는 것에 의해서 삽입부 (69) 로부터 반경 방향으로 외부로 연장된다. (다른 최상부 세트의) 다른 예시적 최상부 에칭 규정 링 (110) 은 최상부 구간 (L1) 의 상이한 값을 규정하도록 구성될 수도 있다.
보다 상세하게는, 도 2f 는 웨이퍼의 최상부 표면 (82) 위에 놓인 연장 섹션 (112) 으로 구성된 최상부 에칭 규정 링 (110) 을 도시한다. 축 X 로부터 반지름 R69 로 구성된 삽입부 (69) 를 가지고, 섹션 (112) 은 축 방향 범위 (반경 구 간) (R112) 를 가진다. 섹션 (112) 은 웨이퍼 (58) 의 중앙 영역 (70) 에 근접하며 (브래킷 (70E) 참조), 그에 따라 얇은 공간 (84) 을 중심 영역 (68) 에서 비활성 구역 (80) 의 반지름 (RIZ) 으로 반경 방향으로 외부로 연장시킨다. 이러한 의미에서, 중심 영역 (68) 은 링 (110) 의 섹션 (112) 에 의해서 규정된 반경 부분의 반경 구간 (R112) 의 값을 선택하는 것으로 구성가능하다. 또한, 중앙 영역 (70)(도 2b) 의 전체적 반경 범위는 따라서 반경 구간 (R112) 및 값 (R69) 를 선택하는 것에 의해서 구성가능하다.
고유 에지 환경들 (80) 의 에칭을 허용하도록, 최상부 전극 (53) 의 최상부 에칭 규정 링 (110) 은 최상부 환형 리세스 (top annular recess)(114) 로 더 구성된다. 최상부 환형 리세스 (114) 는 에칭 영역 (100) 의 말단 (C1)(도 2c) 이 상부 에지 환경 (80) 을 오버랩하도록 축 방향 (74)(도 2a) 으로 공간배치된 벽 (116) 으로 구성된다. 이런 방식으로, (구간 R (112) 및 반지름 (R69) 을 포함하는) 반지름 (RIZ) 을 선택하는 것에 의해서, 경계 (B) 의 반경 위치, 및 비활성 에칭 구역 (86) 의 반경 범위가 결정될 수 있다. 상세하게는, 바람직한 배향에서, 및 제 2 위치 관계 (도 2c) 의 최상부 전극 (53) 을 가지고, 최상부 환형 리세스 (114) 는 그에 따라 챔버 캐비티 (77) 의 상부 캐비티 섹션 (118) 을 규정한다. 상부 캐비티 섹션 (118) 은 웨이퍼 (58) 의 상부 환경 영역 (80EEA) 을 오버랩한다 (또는 그에 상응한다). 챔버 캐비티 (77) 의 상부 캐비티 섹션 (118) 은 환형 에칭 영역 (100) 및 활성 에칭 구역 (102) 의 상위 부분이 상부 에지 환경 (80EEA) 의 에칭을 허용하도록 규정하기 위해서 상부 에지 환경 (80EEA) 에 대해서 배향된다. 상부 캐비티 섹션 (118) 에서 플라즈마에 의해서 에칭되는 상부 에지 환경 (80EEA) 의 반경 부분은 도 2d 에 도시된 구간 (L1) 에 따라서 플라즈마에 노출된 웨이퍼 표면 (82) 에 대응한다.
대조적으로, 도 2e 에 도시된 링 (110) 의 실시형태에 대해서 참조가 행해진다. 상술한 바와 같이, 도 2e 실시형태에서, (L1) 은 0 의 값을 가진 것 (따라서 미도시됨) 으로 사양들 중 일 세트에 의해서 규정될 수도 있다. 도 2e 는 따라서 RIZ 는 링 (110) 이 웨이퍼 (58) 의 상부 에지 환경 (80EEA) 을 오버랩하고 웨이퍼 (58) 의 에지 (90) 에 매우 근접한 공간 (84) 으로 연장되도록 하는 것임을 보여준다. 웨이퍼의 상부 에지 환경 (80EEA) 은 그에 따라 도 2e 에서 도시된 링 (110) 의 실시형태가 사용되면 에칭되지 않을 것이다. 상세하게는, 도 2e 의 링 (110) 은 비활성 구역 (86) 에 들어가지 않는 구역 (102) 의 말단 (C1) 에 의해서 지시되는 바와 같이 비활성 구역 (86) 으로부터 활성 에칭 구역 (102) 내의 플라즈마를 제외한다.
또한, 그러한 예시적 상이한 사양들을 순응하기 위해서, 본 발명의 실시형태들은 저부 에칭 규정 링들 (120) 의 복수 또는 세트를 또한 포함할 수도 있다. 고유한 저부 에지 환경 (80) 의 에칭을 허용하기 위해서, 도 2f 는 그러한 저부 세트의 하나의 그러한 링 (120) 의 실시형태를 도시한다. (하나의 저부 세트의) 예시적인 저부 에칭 규정 링 (120) 은 웨이퍼의 저부 표면 (92) 에 따라서 저부 구간 (L2) 의 하나의 값을 규정하도록 구성될 수도 있다. (다른 저부 세트의) 다른 예시적 저부 에칭 규정 링 (120) 은 상이한 예시적 저부 구간 (L2) 을 규정하도 록 구성될 수도 있다. 예를 들면, 하나의 세트의 저부 구간 (L2) 의 각각은 0 이 아닌 값을 가질 수도 있지만, 다른 세트의 구간 (L2) 의 값과는 상이하다.
도 2f 를 상세히 참조할 때, 하부 전극 (54) 의 저부 에칭 규정 링 (120) 은 저부 환형 리세스 (122) 로 구성된다. 저부 환형 리세스 (122) 는 구간 (L2) 을 제공하기 위해서 축 X 로부터 반경 방향으로 위치된 벽 (124) 으로 구성된다. 리세스 (122) 는 영역 (100)(도 2c & 도 2e) 의 말단 (C2) 이 하부 에지 환경 (80) 을 가로질러 연장되도록 허용하기 위해서 웨이퍼 (58) 로부터 축 방향 (74)(도 2a) 으로 공간 배치된 벽 (126) 으로 더 구성된다. 바람직한 평행 배향에서, 및 제 2 위치 관계 (도 2c & 도 2f) 에서의 하부 전극을 가지고, 저부 환형 리세스 (122) 는 챔버 캐비티 (77) 의 하부 캐비티 섹션 (128) 을 규정한다. 하부 캐비티 섹션 (128) 은 웨이퍼 (58) 의 하부 에지 환경 영역 (80) 의 하부 표면 (92) 밑에 놓인다. 챔버 캐비티 (77) 의 하부 캐비티 섹션 (128) 은 환형 에칭 영역 (100) 및 활성 에칭 구역 (102) 의 하위 부분이 하부 에지 환경 (80) 의 에칭을 허용하도록 규정하여 하부 에지 환경 (80) 에 대해서 배향된다. 하부 캐비티 섹션 (128) 에서 플라즈마에 의해서 에칭되는 하부 에지 환경 (80) 의 부분은 도 2c 및 도 2f 에서 도시된 구간 (L2) 을 따라서 플라즈마에 노출된 저부 웨이퍼 표면 (92) 에 대응한다.
도 2c 및 도 2f 에 도시된 하부 링 (120) 의 실시형태와 대조적으로, 도 2d 는 웨이퍼의 하부 표면 (92) 의 어떠한 에칭도 존재하지 않는다면 사용될 수도 있는 하부 링 (120) 의 실시형태를 도시한다. 여기에서, 하부 구간 (L2) 의 값은 0 이며, 저부 에칭 규정 링 (120) 은 어떠한 하부 캐비티 섹션 (128) 을 가지지 않으며, (L2) 는 그에 따라 도시되지 않는다. 대신에, 도 2d 실시형태의 벽 (124) 은 웨이퍼 (58) 의 에지 (90) 로부터 외부로 반경 방향으로 공간배치된 것으로 도시된다. 결과적으로, 선 (102L) 의 말단 (C2) 은 에지 (90) 주변에 있으며 선 (102L) 은 웨이퍼 밑으로 연장되지 않는다. 이러한 경우에, 활성 에칭 구역 (102) 은 예시적인 뒤집힌 L 형태일 수도 있으며, 도 2d 의 링 (120) 의 이러한 실시형태는 웨이퍼 밑으로 연장되지 않는 것으로 구역 (102) 의 말단 (C2) 에 의해서 지시되는 바와 같이 비활성 구역 (86) 으로부터 활성 에칭 구역 (102) 에서의 플라즈마를 제외한다.
링들 (110 및 120) 중 선택한 것들의 사용이 있다면, 저부 전극 (54) 및 최상부 전극 (53) 은 선택된 최상부 에칭 규정 링 (110) 이 전극 (53) 상에 탑재되고 선택된 저부 링 (120) 은 저부 전극 (54) 상에 탑재되도록 구성될 수도 있다. 예시적 C-형상 활성 에칭 구역 (102) 의 예에서, 이러한 구성은 웨이퍼의 최상부 에지 제외 영역 (82EEA) 의 에칭의 양을 규정하며, 그 양은 구간 (L1) 에 일치하고 축 X 주위를 둘러싼다. 이러한 예시적 구성은 또한 웨이퍼의 저부 에지 제외 영역 (82EEA) 의 에칭의 양을 규정하고, 그 양은 구간 (L2) 에 일치하고 축 X 주위를 둘러싼다. 이러한 예시적 구성은 또한 웨이퍼의 제외 영역 (82EEA) 의 에지 (90) 의 에칭을 규정하며, 그 에칭은 축 X 주위를 둘러싼다.
도 3 은 베이스 (52) 및 최상부 전극 (53) 을 도시하며, 각각은 웨이퍼 (58) 의 에지 환경 (80) 의 최상부 및 저부의 에칭의 개별적 양 (예를 들면, 개별적 구 간들 (L1 및 L2)) 을 규정하기 위해서 다른 개별적 최상부 및 저부 에칭 규정 링으로 최상부 규정 링 (110) 및 저부 에칭 규정 링 (120) 의 각각의 대체를 가능하도록 구성된다. 개별적 양들 (구간 (L1 및 L2)) 은 제 1 및 제 2 기준면들 (56 및 60) 에 평행하게 연장되는 것으로 도시된다. 도 3 은 또한 제 2 위치 관계들을 도시하며, 개별적 제 1 및 제 2 기준면들 (56 및 60) 은 평행한 것으로 도시한다. 최상부 링들의 일 세트의 최상부 에칭 규정 링들 (110) 의 각각, 및 저부 링들의 일 세트의 저부 에칭 규정 링들 (120) 의 각각은, 기준면들과 제 2 위치 관계에서 웨이퍼의 중앙 영역 (70) 에 매우 근접한 최상부 전극 (53) 의 중심 영역 (68) 을 가진 경우 및 평행하고 중심 결정된 제 1 및 제 2 기준면들을 가진 경우, 다음을 초래하도록 구성된다. 축 X 둘러싼 링들의 각각의 주변 모두에서 최상부 에칭 규정 링 (110) 과 저부 에칭 규정 링 (120) 사이의 균일한 거리 D 가 존재한다. 균일한 거리 D 는 축 X 주위의 웨이퍼 (58) 의 고유 에지 환경 (80) 의 최상부 및 저부의 균일한 에칭을 가능하게 한다. 거리 D 의 균일성은, 약 0.010 내지 0.020 인치로 떨어진 것으로 규정된, 중앙 영역 (70) 및 중심 영역 (68) 을 가진 상술한 얇은 공간 (84) 에 일치한다.
다른 개별적 최상부 및 저부 에칭 규정 링에 의한 최상부 에칭 규정 링 (110) 및 저부 에칭 규정 링 (120) 의 각각의 대체는, 인접한 구조들의 구성과 관련하여, 링들 (110 및 120) 의 구조에 의해서 용이하게 된다. 예를 들면, 최상부 링 (110) 은 견부 (shoulder)(130) 를 규정하는 일반적 T 단면 형상을 가진 고리 (annulus) 로써 구성되는 것으로 도 3 에 도시된다. 삽입부 (69) 는 최상부 링 (110) 의 반경 방향으로 내부이며 링 (110) 의 견부 (130) 밑에 반경 방향으로 및 축 X 주위에서 환형으로 연장되는 하부 환형 립 (132) 으로 구성된다. 최상부 전극 (53) 상에 부착적으로 및 제거가능하게 탑재된 삽입부 (69) 를 가지고, 삽입부 (69) 는 최상부 전극 (53) 의 섹션 (134) 상의 링 (110) 을 유지한다. 따라서, 링 (110) 의 제거 및 다른 링 (110) 으로의 대체는 삽입부 (69) 의 제거에 의해서, 및 링 (110) 의 대체 후에, 상부 전극 (53) 으로 삽입부 (69) 를 재조립하는 것에 의해서 쉽게 행해질 수 있다. 삽입부 (69) 의 그러한 제거 및 재조립은, 예를 들면, 섹션 (134) 으로부터 제거가능하며 재삽입가능한 패스너 (fastner) 에 의해서 가능하다. 도 3 에서, 하부 링 (120) 은 하부 전극 (54) 상에 놓여있는 것으로 도시된다. 따라서, 하나의 링 (120) 의 제거 및 다른 링 (120) 으로의 대체는 하부 전극 (54) 으로부터 웨이퍼의 제거에 의해서, 및 링 (120) 의 대체 후에, 하부 전극 (54) 상에 다른 웨이퍼 (58) 를 놓는 것에 의해서 쉽게 행해질 수도 있다.
다른 최상부 에칭 규정 링에 의한 최상부 에칭 규정 링 (110) 의 각각의 상술한 대체가 또한 다음과 같이 설명될 수도 있다. 예를 들면, 도 2f 의 실시형태의 최상부 에칭 규정 링 (110) 은 "제 1" 최상부 에칭 규정 링 (110-1)(설명의 명확성을 위해서 도시되지는 않지만 도 2a 내지 도 2f & 도 3 에서는 참조 번호 110 으로 표현됨) 로 불릴 수도 있다. 제 1 최상부 에칭 규정 링 (110-1) 은 제 1 값을 가진 거리 R112 만큼 중심 영역 (68) 으로부터 외부로 반경 방향으로 얇은 공간 (84) 을 연장하도록 구성될 수도 있다. 구간 (L1) 은 그 연장 거리 (R112) 에 대응하여 조정된다. 최상부 에칭 규정 링 (110) 은 또한 "제 2" 최상부 에칭 규정 링 (110-2)(및 설명의 명확성을 위해서 도시되지는 않지만 도 2a 내지 도 2f & 도 3 에서는 참조 번호 110 으로 표현됨) 로 불리며 그를 포함할 수도 있다. 예를 들면, 도 2f 의 실시형태의 제 2 최상부 에칭 규정 링 (110-2) 은 제 2 값 ("R2" 로 불림) 을 가진 거리 R112 만큼 중심 영역 (68) 으로부터 외부로 반경 방향으로 얇은 공간 (84) 을 연장하도록 구성된다. 구간 (L1) 은 그 연장 거리 R2 에 대응하여 조정된다. 링 (110) 의 다른 실시형태에서, (L1) 이 0 일 때, R112 의 값은 삽입부 (69) 로부터 에지 (90) 로 연장된다. 제 1 최상부 에칭 규정 링 (110-1) 및 제 2 최상부 에칭 규정 링 (110-2) 의 각각은 상술한 최상부 전극 (53) 으로 삽입가능하고 그로부터 제거가능하도록 구성될 수도 있다. 제 2 거리 R2 (및 그에 따라 구간 (L1)) 은, 고유한 상부 에지 환경 (80) 의 에칭의 범위 (예를 들면, 반경 범위) 가 예시적인 제 1 또는 제 2 최상부 에칭 규정 링들 (110-1 또는 110-2) 중 어느 것이 최상부 전극 (53) 과 조립되는 지에 따라서 선택될 수 있도록, 제 1 거리 R1 (및 그에 따라 구간 (L1)) 과 상이할 수도 있다. 추가적 링들 (110) 은 희망되는 R112 의 값들의 범위에 따라서 상이한 거리들 R112 로 구성될 수도 있다.
다른 저부 에칭 규정 링 (120) 에 의한 저부 에칭 규정 링 (120) 의 각각의 상술한 대체는 또한 도 3 과 관련하여 다음과 같이 설명될 수도 있다. 링 (120) 의 도 2c 의 실시형태를 참조할 때, 예를 들면, 도 3 에 도시된 저부 에칭 규정 링 (120) 은 "제 1" 저부 에칭 규정 링 (120-1)(설명의 명확성을 위해서 도시 되지는 않지만, 도 2a, 도 2c, 도 2d, 도 2f & 3 에서 참조 번호 120 으로 표현됨) 으로 불릴 수도 있다. 제 1 저부 에칭 규정 링 (120-1) 은 BR-1 로 불리는 구간에 대응하는 L2-1 로 불리는, 제 1 값을 가진 구간 (L2) 을 규정하는 반경 구간 (BR) 으로 구성될 수도 있다. 저부 에칭 규정 링 (120) 은 또한 "제 2" 저부 에칭 규정 링 (120-2)(및 설명의 명확성을 위해서 도시되지는 않지만, 도 2a, 도 2c, 도 2d, 도 2f & 도 3 에서 참조 번호 120 으로 표현됨) 으로 불릴 수도 있고, 그를 포함할 수도 있다. 제 2 저부 에칭 규정 링 (120-2) 은 BR-2 로 불리는 구간에 대응하는 L2-2 로 불리는, 제 2 값을 가진 구간 (L2) 을 규정하는 반경 구간 (BR) 으로 구성될 수도 있다. 제 2 구간 (BR-2) 은 제 1 구간 (BR-1) 의 값과 상이한 값을 가져서, 제 2 구간 (L2-2) 은 제 1 구간 (L2-1) 과 상이할 수도 있다. 제 1 저부 에칭 규정 링 (120-1) 및 제 2 저부 에칭 규정 링 (120-2) 의 각각은 상술한 하부 전극 (54) 에 삽입될 수 있으며 그로부터 제거가능하도록 구성될 수도 있다. 이러한 방식으로, 고유한 하부 에지 환경 (80) 의 에칭의 범위 (예를 들면, 반경 범위) 는 제 1 또는 제 2 저부 에칭 규정 링들 (120-1 또는 120-2) 중 어느 것이 하부 전극 (54) 으로 삽입되는 지에 따라서 선택될 수도 있다.
링들 (110 및 120) 이 플라즈마의 영향에 저항력이 있는 물질로 구성될 수도 있음을 이해할 것이다. 예를 들면, 그러한 물질들은 다음의 그룹들로부터 취해질 수도 있다 : 알루미늄 산화물, 이트륨 코팅 알루미늄, 실리콘 탄화물, 바륨 질화물, 바륨 탄화물, 탄소, 다이아몬드, 흑연, 석영 및 이트륨 산화물.
보다 상세하게 드라이브 (62) 를 참조할 때, 도 2b 는 에칭 규정 링들 (110 및 120) 에서 처럼, 웨이퍼 (58) 주위의 환형 경로에서 연장되는 환형 에칭 영역 (100) 을 도시한다. 도 2c 에 도시된 구역 (86) 의 부분에 의해서 지시되는 바와 같이, 비활성 에칭 구역 (86) 은 또한 축 X 로부터 웨이퍼 (58) 를 가로질러 반경 방향으로 연장되며 중심 영역 (68) 에 의해서 규정된 제 2 기준면 (60) 과 중앙 영역 (70) 사이에 축 방향으로 연장된다. 축 X 주위의 에지 환경 (80) 의 균일한 에칭을 보장하기 위해서, 표면들 (56 및 60) 사이의 위치 관계들은 평행하고 중심 결정된 것이며 그렇게 유지되어야 한다. 이것은 (드라이브 (62) 의 웨지 어셈블리 (64) 및 링키지 (66) 를 통하여) 최상부 전극 (53) 의 이동은 그 표면들이 제 1 및 제 2 위치 관계들 사이의 이동 동안에 및 제 1 및 제 2 위치 관계들의 각각에 있을 때 표면들 (56 및 60) 의 평행 및 중심이 유지되는 것을 의미한다. 이러한 평행 및 중심 결정은 원하지 않는 물질들 (78) 의 상술한 균일한 제거를 위해서: (1) 웨이퍼 (58) 의 상부 표면 (82) 의 중앙 영역 (70) 이 최상부 전극 (53) 의 중심 영역 (68) 에 매우 근접하게 균일하게 존재하며, (2) 에지 환경 (80) 은 원하지 않는 물질들 (78) 의 균일한 에칭이 발생하도록 환형 에칭 영역 (100) 에서의 축 X 에 대해서 중심 결정되는 것을 제공한다.
프로세스 챔버 (50) 의 사용 이전에, 링키지 (66) 는 표면들 (56 및 60) 의 평행한 위치 관계를 달성하기 위해서 조정된다. 도 4 의 평면도를 참조할 때, 링키지 (66) 는 120 도 간격으로 축 X 주위에 공간 배치된 3 개의 섹션들 (180) 에서 구성되는 것으로 도시된다. 각각의 링키지 섹션 (180) 은 최상부 전극 (53) 에 부착된 제 1 암 (arm)(182) 과 협력한다. 암 (182) 은 최상부 전극 (53) 에 서 링키지 섹션 (180) 으로 수평적으로 연장되는 것으로 도 4 및 도 5 에 도시된다. 이하 설명될 느슨해진 링키지 섹션 (180) 을 가지고, 암 (182) 은 제 1 및 제 2 기준면들 (56 및 60) 이 평행할 때 최상부 전극 (53) 이 어떻게 위치되는 지에 따라서 느슨해진 링키지 섹션 (180) 내에서 배향된다. 따라서, 각각의 암 (182) 은 개별적인 링키지 섹션 (180) 내부에서 상이하게 배향될 수도 있다. 이러한 암 배향을 가진 경우, 배향된 암 (182) 을 가진 전형적 링키지 섹션 (180) 의 수직 섹션을 도시하는 도 5 에 대해서 참조가 행해진다. 도 5 는 실선으로 섹션 (180) 의 느슨해진 상태를 도시하고, 에칭 동작을 위해 준비된 웨지 어셈블리 (64) 에 및 최상부 전극 (53) 에 링키지 (66) 를 고정시키는 팽팽해진 상태를 파선으로 도시한다.
도 5 를 참조할 때, 배향된 암 (182) 은 수직적으로 연장되어, 조정기 블록 (184) 에 부착되는 것으로 도시된다. 블록 (184) 은 회전을 위하여 조정기 스크류 (190) 를 받아들이는 구멍 (186) 으로 구성된다. 회전은 스크류 (190) 가 블록 (184) 및 암 (182) 에 대해서 상하로 움직이게 한다. 스크류 (190) 는 로크 부재 (194) 에 부착된다. 스크류 상하 이동은 또한 로크 부재 (194) 를 상하로 움직이게 한다. 조정을 위한 링키지 섹션 (180) 을 컨디셔닝하기 위해서, 스크류 (190) 는 초기에 회전되어 로크 부재 (194) 가 (실선으로 도시된) 위쪽 위치에 있게 한다. 스크류 (190) 를 회전시키는 것에 의해서, 로크 부재 (194) 는 로크 부재 (194) 가 암 (182) 으로부터 멀리 움직이고 선형 드라이브 어셈블리 (64) 에 도달할 때까지 위쪽 위치로부터 아래쪽으로 이동할 수도 있다. 로크 부재 (194) 가 어셈블리 (64) 에 살짝 도달하여, 최상부 전극 (53) 의 배향이 변하지 않도록 요구되는 것 이상으로 스크류 (190) 를 회전시키지 않도록 주의가 요구된다. 로크 부재 (194) 를 선행 드라이브 어셈블리에 고정하기 위해서, 부재 (194) 는, 예를 들면, 선형 드라이브 어셈블리 (64) 에서 나사산 홀 (threaded hole) 로 정렬된 홀 (196) 로 구성되어, 볼트 (198) 가 로크 부재 (194) 를 어셈블리 (64) 에 고정할 수 있게 한다.
설명한 바와 같이, 각각의 링키지 섹션 (180) 은 동일할 수도 있다. 따라서, 하나의 링키지 섹션 (180) 에 대해서 설명한 것과 동일한 구조가 다른 두개의 공간 배치된 위치에서 제공된다. 스크류 (190) 의 회전이 각각의 섹션 (180) 에서 발생되어 최상부 전극 (53) 의 배향은 임의의 링키지 섹션 (180) 에 의해서 변하지 않게 된다. 또한, 로크 부재들 (194) 의 동일한 볼팅이 각각의 링키지 섹션 (180) 이 개별적인 선형 드라이브 어셈블리 (64) 에 부착되도록 발생될 수도 있다. 이러한 방식으로, 표면들 (56 및 60) 의 성립된 평행하고 중심 결정된 위치 관계에서는 어떠한 변화도 없으며, 많은 섹션들 (180) 이 표면들 (56 및 60) 의 성립된 평행하고 중심 결정된 위치 관계들을 유지하면서 최상부 전극 (53) 을 개별적 드라이브 어셈블리들 (64) 에 부착하도록 협력한다.
선형 드라이브 어셈블리들 (64) 에 부착된 링키지 섹션들 (180) 을 가지고, 드라이브 (64) 가 동작될 수도 있다. 도 6 을 참조할 때, 선형 드라이브 어셈블리 (64) 의 하나의 웨지 어셈리 실시형태가 어셈블리 (64) 의 3 개의 웨지 섹션들 중 대표적인 하나의 웨지 섹션 (200) 을 포함하는 것으로 도시된다. 섹션들 (200) 은 도 4 에 도시된 바와 같이 축 X 주위에 위치된다. 각각의 웨지 섹션 (200) 은 동일할 수도 있다. 따라서, 하나의 웨지 섹션 (200) 에 대해서 설명되는 것과 동일한 구조가 다른 두개의 공간 배치된 위치들에서 제공된다. 하나의 예시적 섹션 (200) 은 볼트 (198) 에 의해서 로크 부재 (194) 에 부착된 제 1 웨지 부재 (202) 로 구성된다. 로크 부재 (194) 는 수평적 이동에 반하여 웨지 부재 (202) 를 유지하지만, 제 1 웨지 부재 (202) 는 암 (182) 및 최상부 전극 (53) 을 상응하여 움직이게 하도록 로크 부재 (194) 와 함께 상하로 이동하는 것이 자유롭다. 이러한 상하 이동은 베이스 (52) 에 부착된 슬라이드 (206) 에 연결된 제 2 웨지 부재 (204) 의 활동의 영향 하에 있다. 모터 (208) 는 제 1 웨지 부재 (202) 의 제 1 경사 표면이, 예를 들면, 제 2 웨지 부재 (204) 의 제 2 경사 표면 (212) 에 의해서 위쪽으로 자극하도록 슬라이드 (206) 상의 제 2 웨지 부재 (204) 를 이동시키기 위해서 활성화될 수도 있다. 반대로, 모터 (208) 의 리버스 (reverse) 활성화는 표면 (212) 이 제 1 웨지 부재 (202) 가 밑으로 움직이도록 허용하게 한다.
설명하듯이, 웨지 섹션들 (200) 에 대해서 설명한 것과 동일한 구조가 3 개의 공간 배치된 위치들에 존재한다. 또한, 각각의 웨지 섹션 (200) 의 모터 (208) 는, 예를 들면, 일반적 매니폴드 (manifold)(214) 로부터 작용유 (hydraulic fluid) 로부터 활성화되어, 동일한 유체 압력이 각각의 모터에 가해지며 동일한 상하 이동이 동일한 시간에 도 6 에 도시된 제 1 웨지 부재들 (202) 의 각각에 가해지도록 활성화될 수도 있다. 이러한 방식으로, 최상부 전극 (53) 은 상하로 이 동되어 표면들 (56 및 60) 의 성립된 평행하고 중심 결정된 위치 관계에서는 어떠한 변화도 없게 되며, 최상부 전극 (53) 은 표면들 (56 및 60) 의 성립된 평행하고 중심 결정된 위치 관계를 유지하면서 이동된다.
도 1 및 도 6 으로부터 제 2 웨지 부재 (204) 를 좌측으로 이동시키는 모터 (208) 에 의해서, 제 1 웨지 부재 (202) 는 위로 움직여지며 최상부 전극 (53) 및 제 2 기준면 (60) 을 제 1 기준면 (56) 으로부터 멀리 위로 움직이게 제 1 위치 관계 (도 2a) 로 만드는 것을 이해할 수도 있다. 반대로, 도 1 및 도 6 에서 제 2 웨지 부재 (204) 를 우측으로 이동시키는 모터 (208) 에 의해서, 최상부 전극 및 제 2 기준면 (60) 이 제 1 기준면 (56) 으로 이동하도록 하기 위해서 제 1 웨지 부재 (202) 는 밑으로 이동하도록 하여 제 2 위치 관계가 된다.
이러한 방식으로, 제 1 웨지 부재 (202) 및 제 2 웨지 부재 (204) 의 각진 형태에 의해서, 웨지 어셈블리 (64) 는 링키지 (66) 를 통한 구동력을 최상부 전극 (53) 에 가하도록 구성된다. 이러한 힘은 원하는 배향을 유지하기 위해서 각각의 링키지 섹션 (180) 을 통하여 동일하게 가해진다. 그 배향은 (기준면 (60) 에 또한 평행한 상부 웨이퍼 표면 (82) 을 초래하는) 평행한 표면들 (56 및 60), 및 (축 X 에 대해서 환형 에칭 구역 (102) 을 중심 결정되게 하는) 중심 결정된 표면들 (56 및 60) 을 통한 것이다. 그 배향은 최상부 전극 (53) 을 이동시키는 링키지 (66) 를 구동시키는 제 1 웨지 부재 (202) 를 이동시키는 것에 의해서 유지된다. 재검토하면, 그러한 이동은 제 2 기준면 (60) 을 제 2 위치 관계 (도 2c) 로 움직이는 최상부 전극 (53) 이 될 수도 있으며, 여기에서, 제 2 위치 관계 는 제 1 기준면 (56) 에 매우 근접한 제 2 기준면 (60) 이며, 그에 따라 웨이퍼 (58) 의 상부 표면 (82) 가 또한 제 2 기준면 (60) 에 매우 근접해져서, 프로세스 챔버 (50) 내의 비활성 에칭 구역 (86) 을 규정한다. 상술한 바와 같이, (중앙 영역 (70) 및 중심 영역 (68) 의 공간을 규정하는) 공간 (84) 은 제 1 기준면 (56) 에 대한 제 2 기준면 (60) 의 근접성으로부터 초래된다. 제 2 기준면 (60) 을 제 2 위치 관계 (도 2c) 로 이동시키는 최상부 전극 (53) 의 상술한 움직임은 약 0.010 인치 내지 약 0.020 인치의 움직임의 방향 (즉, X 축 방향) 으로의 상술한 치수를 가진 비활성 에칭 구역 (86) 을 구성할 수도 있다. 상술한 다수의 링키지 섹션들 (180) 및 웨지 섹션들 (200) 을 가진 경우, 움직임의 방향에서의 그러한 치수는 약 ± 0.002 인치의 치수 허용 오차내에서 제공될 수도 있다. 움직임의 방향으로의 공간 (84) 의 이러한 치수는, 예를 들면, 축 X 주위의 에지 환경 (80) 의 균일한 에칭을 보장하기 위해서 평행하고 중심 결정된 것으로 유지되는 표면들 (56 및 60) 사이에서 위치 관계들 때문에, 상부 전극 (53) 및 하부 전극 (54) 의 상대적 움직임 동안에 반복가능하다.
웨지 어셈블리와 다른 선형 드라이브 어셈블리 (64) 의 다른 실시행태들이 제공될 수도 있음을 이해할 것이다. 예를 들면, 수직적으로-배향된 기압 (pneumatic) 모터가 웨지 어셈블리들 대신에 사용될 수 있고, 링키지 (66) 를 통하여 상부 전극 (53) 을 구동시킬 수도 있다.
재검토하면, 본 발명의 실시형태들은 반도체 웨이퍼들을 제조하는 프로세스 챔버에서 프로세스 제외 및 프로세스 실행의 개별적 영역들을 규정하도록 구성된 반도체 제조 장치를 제공하는 것에 의해서 상술한 요구사항들을 만족시킨다. 프로세스 제외의 개별적 영역은 링키지 섹션들 (180) 의 구성으로부터 초래된 비활성 에칭 구역 (86) 으로 구성될 수도 있으며, 최상부 전극 (53) 은 표면들 (56 및 60) 의 성립된 평행하거나 중심 결정된 위치 관계에서의 변화없이 드라이브 (62) 에 연결된다. 또한, 많은 링키지 섹션들 (180) 은 표면들 (56 및 60) 의 성립된 위치 관계를 유지하면서 선형 드라이브 어셈블리 (64) 에 최상부 전극 (53) 을 부착하도록 협력한다. 비활성 에칭 구역 (86) 으로 구성된 프로세스 제외의 이러한 개별적 영역은 또한 최상부 전극 및 제 2 기준면 (60) 이 제 1 기준면 (56) 으로 밑으로 움직이도록 비활성 구역 (86) 이 규정되는 제 2 위치 관계로 만들기 위해서 예시적 제 2 웨지 부재 (204) 를 이동시키는 예시적 모터 (208) 에 의해서 용이해진다.
상술한 사양들에 따라서, 프로세스 실행의 개별적 영역은 에칭과 같은 프로세스가 오직 고유 에지 환경 (80) 상의 웨이퍼 상에서 수행되도록 허용하는 영역으로 구성될 수도 있다. 그러한 에칭은 영역 (100) 에서, 즉, 활성 에칭 구역 (102) 에서 허용되는 것으로 설명되었다. 일 실시형태에서, 하나의 예시적 사양에 따르기 위해서, 예시적 일반적 C-형태 단면은 플라즈마가 발생한 영역이다. 예시적 영역 (100) 은 상부 표면 (82) 의 구간 (L1) 을 따라서 (C1) 으로부터 연장되어, 주변 에지 (90) 주위로 연장되고, 웨이퍼의 저부 표면 (92) 으로 연장된다. 예시적 영역 (100) 은 저부 표면 (92) 의 저부 구간 (L2) 을 따라서 (C2) 로 연장된다. 따라서, 영역 (100) 에 의해서 규정된 활성 에칭 구역 (102) 은, 적용가능한 사양에 따라서 원하지 않는 물질들 (78) 의 제거를 가능하게 하기 위해서, 선 (102L) 내에서 말단 (C1) 로부터 반경 방향으로 외부로 연장되어, 환형 에지 환경 (80) 에 인접하며 주위로 연장되어 말단 (C2) 로 연장되는 본 발명의 실시형태들에 의해서 구성될 수도 있다. 환형 에칭 구역 (100) 의 말단 (C1) 과 비활성 에칭 구역 (86) 사이의 경계 (B) 는 프로세스 제외 및 프로세스 실행의 이러한 영역들은 프로세스 챔버 (50) 에서 분리된 것을 나타낸다. 따라서, 이러한 실시형태들은 에칭이 웨이퍼들의 중앙 영역 (70) 으로부터 제외되고, 에칭은 오직 고유 에지 환경 (80) 상의 웨이퍼 (58) 상에서 수행되도록 허용하도록 구성된다.
재검토하면, 에칭 챔버 (50) 의 실시형태는 웨이퍼 (58) 를 지지하기 위한 하부 전극 (54) 을 포함할 수도 있다. 최상부 전극 (53) 은 전력이 제공되지 않는 중심 영역 (68) 을 가질 수도 있으며, 중심 영역 (68) 은 웨이퍼가 하부 전극에 의해서 지지될 때 웨이퍼 (58) 의 중앙 영역 (70) 에 매우 근접하게 위치되도록 구성된다. 환형 영역 (100) 은 웨이퍼의 고유 에지 환경 (80) 의 에칭을 가능하도록 구성가능한 활성 에칭 구역 (102) 을 규정하기 위해서 최상부 전극 (53) 과 하부 전극 (54) 사이에 규정될 수도 있다. 최상부 에칭 규정 링 (110) 은 웨이퍼의 최상부 (82) 의 최상부 구간 (L1) 을 따라서 연장되는 고유 에지 환경 (80) 의 부분에 대응하는 활성 에칭 구역 (102) 의 적어도 일부분을 규정하도록 구성된다. 최상부 구간 (L1) 은 활성 에칭 구역 (102) 에 있다. 저부 에칭 규정 링 (120) 은 웨이퍼 (58) 의 저부 (92) 의 저부 구간 (L2) 을 따라서 연장된 고유 에지 환경 (80) 의 일부분에 대응하는 활성 에칭 구역 (102) 의 일부분을 규정하도 록 구성될 수도 있다. 저부 구간 (L2) 은 활성 에칭 구역 (102) 내에 있다. 고유 에지 환경 (80) 의 일부분은 도 2f 및 도 3 과 관련하여 상술한 적용가능한 사양에 따라서 규정된다.
본 발명의 실시형태들은, 적용가능한 사양에 의해서 지정될 수 있는, 전체 고유 에지 환경 (80)(즉, 중앙 영역 (70) 을 둘러싸는 상부 웨이퍼 표면 (82) 의 환형 에지 영역 주변에, 및 웨이퍼의 에지 주변에, 및 웨이퍼 (58) 의 에지 (90) 주위의 저부 표면 (92) 을 따라서 에지 영역 밑) 으로부터 원하지 않는 물질들 (78) 의 균일한 제거를 위해서 쉽게 구성될 수 있는 것으로 상술한 요구사항들을 또한 만족시킨다. 그러한 균일한 제거는 중앙 영역 (70) 으로부터 물질들을 제거하거나 중앙 영역을 손상시키는 것 없이 행해진다. 표면들 (56 및 60) 의 성립된 평행하고 중심 결정된 위치 관계에서의 어떠한 변화도 없도록 행해지는 링키지 섹션들 (180) 의 동작 및, 표면들 (56 및 60) 의 성립된 평행한 위치 관계를 유지하면서 최상부 전극 (53) 을 베이스 (52) 에 부착하도록 협력하는 많은 섹션들 (180) 의 동작이 이러한 요구사항들을 충족시키는 데 공헌한다. 예를 들면, 이것은, 챔버 캐비티 (77) 를 웨이퍼의 중앙 영역 (70) 과 최상부 전극 (53) 사이의 축 X 주위를 균일하게 비활성 에칭 구역 (86) 으로 구성하는 것으로 규정하는 축 방향으로 얇은 공간 (84) 이 되도록, 축 X 주변에서 모두 균일하게 표면들 (56 및 60) 의 근접성을 성립하고 유지하는 것에 의한 것이다.
본 발명의 실시형태들은 웨이퍼들의 상이한 타입들에 대한 사양들에 따라서 고유 에지 환경들 (80) 의 각각의 상이한 반경 구간들로부터 원하지 않는 물질들 (78) 을 제거하기 위해서 구성되는 것에 의해서 상술한 요구사항들을 또한 충족시킨다. 예를 들면, 원하지 않는 물질들 (78) 이 균일하게 제거되어야 하는 상부 웨이퍼 표면 (82) 의 일부분을 규정하는 최상부 구간 (L1) 을 포함하며, 원하지 않는 물질들 (78) 이 균일하게 제거되어야 하는 하부 웨이퍼 표면 (92) 의 일부분을 규정하는 저부 구간 (L2) 을 포함하는, 축 X 에 대한 반경 방향으로 연장된 구간들에 대해서 참조가 행해진다. 링들 (110 및 120) 및 그러한 링들의 세트들은 거리 R112 의 제 1 값 (및 따라서 구간 (L1) 의 상이한 값) 과 상이한 거리 R112 의 제 2 값 (및 따라서 구간 (L1) 의 고유한 값) 을 제공하여, 제 1 또는 제 2 최상부 에칭 규정 링들 (110-1 또는 110-2) 의 어느 것이 최상부 전극 (53) 과 조립되는 지에 따라서 상부 에지 환경 (80) 의 에칭의 범위 (예를 들면, 반경 범위) 가 선택되게 할 수 있다. 또한, 도 3 을 참조하여 설명된 저부 링 (120) 과 관련하여, 예시적 제 2 구간 (BR-2) 은 제 1 구간 (BR-1) 의 값과 상이하여, 예시적 제 2 구간 (L2-2) 이 예시적 제 1 구간 (L2-2) 과 상이하게 될 수도 있다. 이러한 방식으로, 하부 에지 환경 (80) 의 에칭의 반경 범위는 제 1 또는 제 2 저부 에칭 규정 링들 (120-1 또는 120-2) 중 어느 것이 척 (54) 으로 삽입되는 지에 따라서 선택될 수도 있다.
또한, 링들 (110 및 120) 의 제공은 쉽게-대체가능한 구성이다. 이것은 하나의 링, 예를 들면, 링 (110 또는 120) 에서 다른 링 (110 또는 120) 으로의 변환을 하게 하여 비용 효율적 방식으로 쉽게 달성될 수 있게 한다. 예를 들면, 매우 낮은 비용은 링들 (110 및 120) 의 오직 하나 또는 둘다를 대체하는 조치로부 터 초래된다. 따라서, 링들 (110 및 120) 은 개별적 최상부 또는 저부 전극들 (53 및 54) 의 몇몇 다른 부분들을 대체하는 것을 불필요하게 하며, 예를 들면, 전체 전극들 그자체, 또는 그러한 전극들 (53 및 54) 의 몇몇 중요한 부분만을 대체하는 것이 요구되지 않는다. 대신에, 최상부 에칭 규정 링 (110) 및 저부 에칭 규정 링 (120) 의 오직 하나 또는 둘다는 웨이퍼 (58) 의 최상부 및 저부 에지 제외 영역 (80) 의 에칭의 양의 개별적인 고유한 값을 규정하는 다른 개별적 최상부 및 저부 에칭 규정 링 (110 또는 120) 에 의해서 대체되는 것이 필요하다. 이러한 양들의 개별적 값들은 개별적인 제 1 및 제 2 기준면들 (56 및 60) 에 평행하게 연장된다. 따라서, 링들 (110 및 120) 의 대체는 링들 (110 및/또는 120) 과 다른 전극 (53) 또는 저부 전극 (54) 의 임의의 부분들을 대체하는 것 없이 행해질 수도 있다. 그러한 대체로부터 초래되는 매우 낮은 비용은 개별적 링들 (110 및 120) 의 각각이 제거되고, 다른 상이하게 구성된 링이 대체될 수 있는 상술한 경우에 관한 것이다. 상술한 바와 같이, 링 (110) 의 대체를 위해서, 삽입부 (69) 가 제거될 수도 있고, 그후 새로운 링 (110) 의 대체 후에, 동일한 삽입부 (69) 가 상부 전극 (53) 과 재조립될 수도 있다.
상술한 발명이 이해의 명확성을 목적으로 조금 상세히 설명되었지만, 일부 변형 및 수정이 첨부된 청구항들의 범위내에서 행해질 수도 있음을 이해할 것이다. 따라서, 본 실시형태는 예시적인 것이며 제한적인 것으로 고려되어서는 안되며, 본 발명은 본 명세서에서 주어진 상세한 설명에 제한되지 않으며, 첨부된 청구항들의 범위 및 균등물 내에서 수정될 수도 있다.
도 1 은 복수의 위치 관계들이 저부 전극, 또는 척과 같은 베이스와 상부 또는 최상부 전극 사이에 성립될 수도 있는 본 발명의 일 실시형태의 프로세스 챔버의 개략적 정면도.
도 2a 는 위치 관계들 중 하나가 저부 전극의 제 1 기준면과 최상부 전극의 제 2 기준면 사이에 도시되는 도 1 의 확장된 부분의 도면.
도 2b 는 저부 전극과 최상부 전극 사이에 규정된 에칭 구역의 도넛형 구성을 도시하는, 도 2a 에서의 선 2B-2B 를 따라서 취해진 단면도.
도 2c 는 영역의 하나의 일반적 C-형상 단면 구성을 제공하는 두개의 전극 링들의 하나의 구성을 포함하는 에지 환경의 모두를 에칭하기 위한 도넛형 에칭 영역의 일 실시형태를 도시하는, 제 1 기준면과의 제 2 위치 관계에서 중심 영역의 제 2 기준면으로 구성된 최상부 전극의 확장된 도면을 도시하는, 도 2b 에서의 선 2C-2C 를 따라서 취해진 단면도.
도 2d 는 에지 환경의 에지 및 최상부 만을 오직 에칭하기 위한 영역의 다른 단면 구성을 제공하는 두개의 전극 링들로 구성된 도넛형 에칭 영역의 다른 실시형태를 도시하는, 제 1 기준면과의 제 2 위치 관계에서 최상부 전극의 다른 확장된 도면을 도시하는, 도 2c 에 유사한 단면도.
도 2e 는 에지 환경의 에지 및 저부 만을 오직 에칭하기 위한 영역의 또 다른 단면 구성을 제공하는 두개의 전극 링들로 구성된 도넛형 에칭 영역의 다른 실시형태를 도시하는, 제 1 기준면과의 제 2 위치 관계에서의 최상부 전극의 다른 확 장된 도면을 도시하는, 도 2c 및 도 2d 에 유사한 단면도.
도 2f 는 도 2c 에서 도시된 링들의 구성적 양태들을 도시하는, 도 2c 에 유사한 단면도.
도 3 은, 제 2 세트로 제 1 세트를 대체하는 것에 의해서 웨이퍼들의 상이한 부분들의 에칭을 가능하게 하기 위해서, 링들의 세트가 제거가능하면서, 제 1 세트의 치수와는 다른 치수로 구성된 제 2 세트의 최상부 및 저부 에칭 규정 링들에 의해서 대체되도록 구성되는, 일 실시형태의 최상부 및 저부 에칭 규정 링들을 도시하는, 도 2f 에 유사한 단면도.
도 4 는 기준면들을 위치 관계들로 이동시키기 위해서 조정가능한 링키지의 섹션들을 통하여 유효한 드라이브의 섹션의 웨이퍼 축 주위의 공간 배치를 도시하는, 도 1 에서의 선 4-4 에 따른 평면도.
도 5 는 제 2 기준면에 대해서 제 1 기준면을 배향하는 조정을 용이하게 하기 위해서 느슨한 상태에서의 링키지의 일 섹션을 실선으로 도시하며, 제 2 기준면에 대해서 배향된 제 1 기준면을 유지하기 위해서 팽팽한 상태에서의 링키지를 파선으로 도시하는 도 4 에서의 선 5-5 에 따른 확장된 단면도.
도 6 은 드라이브의 섹션들 중 하나의 구성을 도시하는, 도 4 의 선 6-6 에 따른 단면도.
*도면의 주요부분에 대한 부호의 설명*
50 프로세스 챔버
52 베이스
53 최상부 전극
54 하부 전극
56 제 1 기준면
58 웨이퍼
60 제 2 기준면
62 드라이브
64 어셈블리
66 링키지
68 중심 영역 (center area)
69 삽입부
70 중앙 영역 (central area)
72 공간
78 원하지 않는 물질들
80 에지 환경
86 비활성 에칭 구역
90 에지
100 환형 에칭 영역
102 활성 에칭 구역

Claims (3)

  1. 웨이퍼를 에칭하기 위해서 구성된 프로세스 챔버에서 비활성 에칭 및 활성 에칭의 구역들을 규정하는 장치로서,
    프로세싱을 위해서 노출된 상기 웨이퍼의 상부 표면의 상부 에지 환경을 지닌 상기 프로세스 챔버 내의 상기 웨이퍼를 지지하도록 구성된 하부 전극으로서, 상기 하부 전극은 프로세싱을 위해서 노출된 상기 상부 에지 환경 내에 상기 웨이퍼의 상기 상부 표면의 중앙 영역 (central area) 을 지닌 상기 웨이퍼를 지지하도록 더 구성되며, 상기 중앙 영역의 반경 범위는 프로세스되어야 할 각각의 상이한 웨이퍼의 사양 (specification) 에 따라서 상이한, 상기 하부 전극; 및
    상기 중앙 영역의 제 1 반경 범위에 대응하는 중심 영역 (center area) 으로 구성된 최상부 전극으로서, 상기 제 1 반경 범위는 제 2 반경 범위보다 작으며 상기 제 2 반경 범위는 제 3 반경 범위보다 작으며, 상기 최상부 전극은 제 1 및 제 2 최상부 에칭 규정 링을 각각 수용하도록 더 구성되며, 상기 최상부 에칭 규정 링들의 각각은 상기 중심 영역을 둘러싼 환형 형상으로 구성되며, 상기 환형 형상은 상기 중심 영역으로부터 상기 중심 영역의 상기 제 1 반경 범위를 반경 방향으로 연장하는 중단없는 단일 구성을 가진 중앙 반경 방향 연장 섹션을 규정하는 T 단면 형상을 가지며, 상기 T 단면 형상은 상기 중심 영역을 둘러싼 내부 반경 방향 연장 견부 (shoulder) 를 더 규정하며, 상기 T 단면 형상은 바깥쪽 상부 캐비티를 더 규정하며, 상기 바깥쪽 상부 캐비티는 프로세스되어야 할 각 웨이퍼의 사양에 따라서 상기 웨이퍼의 상기 상부 에지 환경 위에 놓이며, 상기 최상부 전극 구성은 상기 하부 전극 상에서 지지되는 상기 웨이퍼의 상기 중앙 영역의 상기 제 1 반경 범위가 균일하게 얇은 공간으로 규정된 상기 비활성 에칭 구역으로부터 에칭을 제외하도록 구성된 상기 균일하게 얇은 공간에 의해서 상기 중심 영역으로부터 분리될 수 있도록 상기 최상부 전극이 상기 하부 전극에 대하여 제 2 위치 관계에 있도록 하며, 상기 최상부 전극의 상기 중심 영역은 상기 최상부 전극 상에 있는 상기 각각의 수용된 제 1 및 제 2 링들의 각각의 상기 내부 반경 방향으로 연장된 견부 아래에서 반경 연장부를 가진 립 (lip) 을 갖도록 구성되며, 상기 립은 상기 최상부 전극 상의 상기 각 링을 유지하도록 구성되고, 프로세스되어야할 각각의 상이한 웨이퍼의 상기 각 사양에 의해서 특정된 상기 중앙 영역의 각각의 상이한 반경 범위에 대해서, 상기 링들 중 하나가 상기 웨이퍼의 상기 사양에 따라서 상기 각 제 2 또는 제 3 반경 범위에 대응하는 상기 균일하게 얇은 공간에 의해서 규정된 상기 비활성 에칭 구역으로부터 에칭을 제외하기 위해서 상기 제 1 반경 범위를 넘어서 상기 균일한 얇은 공간을 연장하도록, 각각의 수용된 제 1 및 제 2 링의 상기 중앙 반경 방향 연장 섹션이 상기 링들 중 어느 것이 상기 최상부 전극의 상기 립 상에 개별적으로 수용되어지는 지에 따라서 상기 각각의 제 2 반경 범위 또는 제 3 반경 범위에 동일하기 위해서 상기 제 1 반경 범위의 중단없는 단일 연장을 규정하는 중단없는 단일 구성으로 위치되도록 하며, 상기 최상부 전극 구성은, 상기 상부 전극이 상기 제 2 위치 관계에 있을 때, 상기 각각의 수용된 제 1 및 제 2 최상부 에칭 규정 링에 의해서 규정되는 상기 바깥쪽 상부 캐비티가 상기 각 웨이퍼의 상기 상 부 에지 환경의 에칭을 허용하도록 상부 활성 에칭 구역 및 상기 프로세스 챔버의 상위 부분을 규정하기 위해서 상기 수용된 링에 대응하는 상기 각 웨이퍼의 상기 상부 에지 환경에 대하여 배향되도록 더 구성되는, 상기 최상부 전극을 포함하는, 장치.
  2. 웨이퍼를 에칭하기 위해서 구성된 프로세스 챔버에서 비활성 에칭 및 활성 에칭의 구역들을 규정하는 장치로서,
    프로세싱을 위해서 노출된 상기 웨이퍼의 상부 표면의 상부 에지 환경을 지닌 상기 프로세스 챔버 내의 상기 웨이퍼를 지지하도록 구성된 하부 전극으로서, 상기 하부 전극은 프로세싱을 위해서 노출된 상기 상부 에지 환경 내에 상기 웨이퍼의 상기 상부 표면의 중앙 상부 영역을 가진 상기 웨이퍼를 지지하도록 더 구성되며, 상기 하부 전극은 프로세싱을 위해서 노출된 상기 웨이퍼의 하부 에지 환경 및 주변 에지를 지닌 상기 프로세스 챔버 내의 상기 웨이퍼를 지지하도록 더 구성되며, 상기 주변 에지는 상기 상부 에지 환경 및 상기 상부 에지 환경 아래에 있는 상기 하부 에지 환경에 인접하며, 상기 중앙 상부 영역 및 상기 하부 에지 환경의 반경 범위 각각은 프로세스되어야 할 각각의 상이한 웨이퍼의 사양에 따라서 상이한, 상기 하부 전극; 및
    상기 중앙 영역의 제 1 반경 범위에 대응하는 중심 영역으로 구성된 최상부 전극으로서, 상기 제 1 반경 범위는 제 2 반경 범위보다 작고, 상기 제 2 반경 범위는 제 3 반경 범위보다 작으며, 상기 최상부 전극은 제 1 및 제 2 최상부 에칭 규정 링을 개별적으로 수용되도록 더 구성되며, 상기 최상부 에칭 규정 링들의 각각은 상기 중심 영역을 둘러싼 환형 형상으로 구성되며, 상기 환형 형상은 상기 중심 영역으로부터 상기 중심 영역의 상기 제 1 반경 범위를 반경 방향으로 연장하는 중단없는 단일 구성을 가진 중앙 반경 방향 연장 섹션을 규정하는 T 단면 형상을 가지며, 상기 T 단면 형상은 상기 중심 영역을 둘러싼 내부 반경 방향으로 연장되는 견부를 더 규정하며, 상기 T 단면 형상은 바깥쪽 상부 캐비티를 더 규정하며, 상기 바깥쪽 상부 캐비티는 프로세스되어야 할 상기 각 웨이퍼의 상기 사양에 따라서 상기 웨이퍼의 상기 상부 에지 환경 위에 놓이며, 상기 최상부 전극 구성은 상기 하부 전극 상에서 지지되는 상기 웨이퍼의 상기 중앙 영역의 상기 제 1 반경 범위가 균일하게 얇은 공간으로 규정된 상기 비활성 에칭 구역으로부터 에칭을 제외하도록 구성된 상기 균일하게 얇은 공간에 의해서 상기 중심 영역으로부터 분리될 수 있도록 상기 최상부 전극이 상기 하부 전극에 대해서 제 2 위치 관계에 있도록 하는, 상기 최상부 전극을 포함하며,
    상기 하부 전극은 제 1 및 제 2 저부 에칭 규정 링을 개별적으로 수용되도록 더 구성되며, 각각의 저부 에칭 규정 링은 하부 캐비티를 규정하도록 구성되며, 각각의 저부 에칭 규정 링의 구성은, 상기 상부 전극이 상기 하부 전극에 대한 상기 제 2 위치 관계에 있을 때, 상기 각각의 저부 에칭 규정 링에 의해서 규정되는 상기 하부 캐비티가 상기 웨이퍼의 상기 하부 에지 환경 및 상기 웨이퍼의 노출된 주변 에지의 에칭을 허용하는 하부 활성 에칭 구역 및 상기 프로세스 챔버의 하위 부분을 규정하기 위해서 상기 웨이퍼의 상기 하부 에지 환경에 대해서 배향되도록 구 성되며, 프로세스되어야 할 각각의 상이한 웨이퍼의 사양에 따른 상기 하부 에지 환경의 상기 상이한 반경 범위는 상기 주변 에지에 대해 상대적이며 제 4 및 제 5 반경 범위이고, 여기에서 상기 제 4 반경 범위는 제 5 반경 범위보다 작으며, 상기 제 1 및 제 2 저부 에칭 규정 링들을 개별적으로 수용되는 상기 하부 전극의 구성은 단차부를 갖도록 되며 (stepped), 상기 저부 에칭 규정 링들의 각각은 상기 하부 전극 주위의 환형 형상으로 구성되며 상기 단차부 상에서 지지되며, 개별적 저부 링의 상기 환형 형상은 상기 하부 에지 환경의 상기 개별적 제 4 및 제 5 반경 범위들 중 하나를 반경 방향으로 규정하는 개별적인 중단없는 단일 구성을 가진 반경 방향으로 연장된 섹션을 규정하는 저부 단면 형상을 가지며, 상기 저부 단면 형상은 프로세스되어야 할 상기 각 웨이퍼의 상기 사양에 따라서 상기 웨이퍼의 상기 에지 환경 아래에서 상기 하부 캐비티의 반경 범위를 더 규정하며,
    상기 최상부 전극의 상기 중심 영역은 상기 최상부 전극 상에 있는 상기 개별적으로 수용된 제 1 및 제 2 링들의 각각의 상기 내부 반경 방향으로 연장된 견부 아래의 반경 범위를 가진 립을 갖도록 구성되며, 상기 립은 상기 최상부 전극 상에 상기 개별적 링을 유지하도록 구성되는, 장치.
  3. 제 2 항에 있어서,
    상기 립은 프로세스되어야 할 각각의 상이한 웨이퍼의 개별적 사양에 의해서 특정되는 상기 중앙 영역의 각각의 상이한 반경 범위에 대해서, 상기 립에 의해서 유지되는 상기 링들의 개별적 하나의 링이 상기 웨이퍼의 사양에 따라서 상기 개별 적인 제 2 또는 제 3 반경 범위에 대응하는 상기 균일하게 얇은 공간에 의해 규정된 상기 비활성 에칭 구역으로부터 에칭을 제외하기 위해서 상기 제 1 반경 범위를 넘어서 상기 균일하게 얇은 공간을 연장할 수 있도록, 각각의 개별적으로 수용된 제 1 및 2 링의 상기 중앙 반경 방향 연장 섹션이 상기 링들 중 어느 것이 상기 최상부 전극의 상기 립 상에 개별적으로 수용되는 지에 따라서 상기 개별적 제 2 반경 범위 또는 제 3 반경 범위와 동일하도록, 상기 제 1 반경 범위의 중단없는 단일 연장을 규정하는 중단 없는 단일 구성으로 위치되도록 더 구성되며;
    상기 최상부 전극 구성은, 상기 상부 전극이 상기 제 2 위치 관계에 있을 때, 상기 개별적으로 수용된 제 1 및 제 2 최상부 에칭 규정 링에 의해서 규정되는 상기 바깥쪽 상부 캐비티가 상기 각 웨이퍼의 상기 상부 에지 환경의 에칭을 허용하도록 상부 활성 에칭 구역 및 상기 프로세스 챔버의 상위 부분을 규정하는 상기 수용된 링에 대응하는 상기 각 웨이퍼의 상기 상부 에지 환경에 대해서 배향되도록 구성되는, 장치.
KR1020080010888A 2007-02-02 2008-02-01 프로세스 챔버에서 프로세스 제외 및 프로세스 실행의영역들을 규정하는 장치 KR101468221B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/701,854 US7575638B2 (en) 2007-02-02 2007-02-02 Apparatus for defining regions of process exclusion and process performance in a process chamber
US11/701,854 2007-02-02

Publications (2)

Publication Number Publication Date
KR20080072591A true KR20080072591A (ko) 2008-08-06
KR101468221B1 KR101468221B1 (ko) 2014-12-03

Family

ID=39675159

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080010888A KR101468221B1 (ko) 2007-02-02 2008-02-01 프로세스 챔버에서 프로세스 제외 및 프로세스 실행의영역들을 규정하는 장치

Country Status (4)

Country Link
US (1) US7575638B2 (ko)
KR (1) KR101468221B1 (ko)
CN (1) CN101236901B (ko)
TW (1) TWI401339B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8992722B2 (en) * 2009-09-01 2015-03-31 Lam Research Corporation Direct drive arrangement to control confinement rings positioning and methods thereof
US9275838B2 (en) * 2009-09-02 2016-03-01 Lam Research Corporation Arrangements for manipulating plasma confinement within a plasma processing system and methods thereof
US8501283B2 (en) * 2010-10-19 2013-08-06 Lam Research Corporation Methods for depositing bevel protective film
EP2998990B1 (en) * 2011-04-15 2017-06-07 Wuxi Huaying Microelectronics Technology Co., Ltd. Semiconductor processing device
US9564285B2 (en) * 2013-07-15 2017-02-07 Lam Research Corporation Hybrid feature etching and bevel etching systems
KR102580584B1 (ko) * 2021-08-25 2023-09-21 피에스케이 주식회사 기판 처리 장치 및 유전체 판 정렬 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61577A (ja) 1984-06-13 1986-01-06 Matsushita Electric Ind Co Ltd スパツタリング装置
JPS62128538A (ja) 1985-11-29 1987-06-10 Fujitsu Ltd 真空中の搬送方法
JPS62287072A (ja) 1986-06-06 1987-12-12 Matsushita Electric Ind Co Ltd 薄膜形成装置
JPH01230766A (ja) 1988-03-09 1989-09-14 Fuji Photo Film Co Ltd 真空処理装置における防麈方法
EP0408216A3 (en) * 1989-07-11 1991-09-18 Hitachi, Ltd. Method for processing wafers and producing semiconductor devices and apparatus for producing the same
US5246532A (en) * 1990-10-26 1993-09-21 Mitsubishi Denki Kabushiki Kaisha Plasma processing apparatus
US5273588A (en) * 1992-06-15 1993-12-28 Materials Research Corporation Semiconductor wafer processing CVD reactor apparatus comprising contoured electrode gas directing means
US5824158A (en) * 1993-06-30 1998-10-20 Kabushiki Kaisha Kobe Seiko Sho Chemical vapor deposition using inductively coupled plasma and system therefor
US6051122A (en) * 1997-08-21 2000-04-18 Applied Materials, Inc. Deposition shield assembly for a semiconductor wafer processing system
US6364957B1 (en) * 1997-10-09 2002-04-02 Applied Materials, Inc. Support assembly with thermal expansion compensation
US6436819B1 (en) * 2000-02-01 2002-08-20 Applied Materials, Inc. Nitrogen treatment of a metal nitride/metal stack
KR100638917B1 (ko) * 2000-05-17 2006-10-25 동경 엘렉트론 주식회사 처리 장치 부품의 조립 기구 및 그 조립 방법
JP4426731B2 (ja) * 2001-01-19 2010-03-03 Ｔｏｗａ株式会社 樹脂封止用のクランプ装置及びクランプ方法
US6676760B2 (en) * 2001-08-16 2004-01-13 Appiled Materials, Inc. Process chamber having multiple gas distributors and method
US6837967B1 (en) * 2002-11-06 2005-01-04 Lsi Logic Corporation Method and apparatus for cleaning deposited films from the edge of a wafer
WO2004100247A1 (ja) * 2003-05-12 2004-11-18 Sosul Co., Ltd. プラズマエッチングチャンバーと、これを用いたプラズマエッチングシステム
KR100585089B1 (ko) * 2003-05-27 2006-05-30 삼성전자주식회사 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치,플라즈마 처리장치용 절연판, 플라즈마 처리장치용하부전극, 웨이퍼 가장자리의 플라즈마 처리방법 및반도체소자의 제조방법
KR100532354B1 (ko) * 2004-05-31 2005-11-30 삼성전자주식회사 식각 영역 조절 장치 및 웨이퍼 에지 식각 장치 그리고웨이퍼 에지 식각 방법
US7909960B2 (en) * 2005-09-27 2011-03-22 Lam Research Corporation Apparatus and methods to remove films on bevel edge and backside of wafer

Also Published As

Publication number Publication date
CN101236901B (zh) 2010-04-14
TWI401339B (zh) 2013-07-11
US7575638B2 (en) 2009-08-18
CN101236901A (zh) 2008-08-06
US20080185105A1 (en) 2008-08-07
TW200848549A (en) 2008-12-16
KR101468221B1 (ko) 2014-12-03

Similar Documents

Publication Publication Date Title
US9437402B2 (en) Plasma processor and plasma processing method
JP5405540B2 (ja) 電極
KR20080072591A (ko) 프로세스 챔버에서 프로세스 제외 및 프로세스 실행의영역들을 규정하는 장치
JP5248525B2 (ja) 構成自在ベベルエッチャ
US6992876B1 (en) Electrostatic chuck and its manufacturing method
KR101433411B1 (ko) 갭이 제어되는 베벨 에처
KR200476554Y1 (ko) 경사진 상부면을 가진 고온 에지 링
US8398875B2 (en) Method of orienting an upper electrode relative to a lower electrode for bevel edge processing
KR20170036165A (ko) 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
CN114207771B (zh) 半导体处理腔室和用于清洁所述半导体处理腔室的方法
KR100968725B1 (ko) 기판 반송용 블레이드 및 이를 구비하는 기판 반송 장치
US6623605B2 (en) Method and apparatus for fabricating a wafer spacing mask on a substrate support chuck
CN117894659A (zh) 聚焦环、包括该聚焦环的衬底处理装置及半导体制造方法
WO2024030224A1 (en) Substrate handling system, method, and apparatus
US20080265737A1 (en) Plasma Chamber Cathode and Outer Ring Made of Silicon Material
JP2000100914A (ja) 基板の吸着装置及び露光装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171109

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181108

Year of fee payment: 5

J204 Request for invalidation trial [patent]
J301 Trial decision

Free format text: TRIAL NUMBER: 2022100000199; TRIAL DECISION FOR INVALIDATION REQUESTED 20220121

Effective date: 20230220