KR20080070582A - 표시 장치, 표시 장치의 구동 방법, 및 표시 장치를 구비한전자 기기 - Google Patents

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Abstract

본 발명의 표시 장치의 화소 회로는 유기 EL 소자 등의 발광(emission) 및 비발광을 제어하는 트랜지스터로서도 작용하는 구동 트랜지스터를 구비한다. 기입 주사 회로(WS)의 출력 회로에서의 최종단 버퍼는 전단(previous stage)의 회로 부분의 전원과 분리된 전원을 구비한다. 제1 실시예에서, 기입 주사 회로로부터의 주사 신호 WS는 순간적으로 활성화된다. 제2 실시예에서, 주사 신호 WS의 트레일링 에지(trailing edge)는 완만하게(slowly) 하강한다. 이로 인해, 안정적인 방식으로 입력 신호 전압이 기입될 수 있다.
표시 패널, 시프트 레지스터, 논리 회로, 전원 회로, 타이밍 발생기, 제어 기판

Description

표시 장치, 표시 장치의 구동 방법, 및 표시 장치를 구비한 전자 기기{DISPLAY DEVICE, DRIVING METHOD OF THE SAME AND ELECTRONIC EQUIPMENT HAVING THE SAME}
관련 출원의 상호 참조
본 발명은 2007년 1월 26일부로 일본특허청에 제출된 일본 특허 출원 제2007-015965호 및 2007년 2월 2일부로 일본특허청에 제출된 일본 특허 출원 제2007-023892호에 관한 기술 내용을 포함하며, 그 전체 내용은 이하 참조된다.
본 발명은 표시 장치, 표시 장치의 구동 방법 및 전자 기기에 관한 것이다. 본 발명은 특히 전기 광학 소자를 포함하는 화소가 매트릭스 형상으로 배치되는 플랫 패널 표시 장치, 표시 장치의 구동 방법, 및 표시 장치를 구비한 전자 기기에 관한 것이다.
최근, 화상 표시 장치의 분야에서는, 발광 소자를 포함하는 화소가 매트릭스 형상으로 배치되는 플랫 패널 표시 장치가 개발되어 상품화되었다. 이러한 표시 장치 중에는 화소의 발광 소자로서 유기 EL(Electro Luminescence) 소자를 이용한 유기 EL 표시 장치가 있다. 유기 EL 소자는 소자에 흐르는 전류의 변화에 따라 발 광 휘도가 변화되는 소위 전류 구동형 전기 광학 소자의 일례이다. 유기 EL 소자는 그 유기 박막에 전계가 걸리면 발광하는 현상을 이용한다.
유기 EL 표시 장치는 유기 EL 소자가 10V 이하의 인가 전압으로 구동될 수 있기 때문에 저소비 전력을 나타낸다. 또한, 유기 EL 소자는 자발광 소자이다. 이는 액정 셀을 포함하는 화소마다 셀을 이용하여 광원(백라이트)으로부터의 광 강도를 제어함으로써 화상을 표시하도록 설계된 액정 표시 장치에 비하여 다수의 이점을 제공한다. 이러한 이점들 중에는 높은 화상 시인성, 백라이트의 불필요, 및 소자의 높은 응답 속도가 있다.
액정 표시 장치와 마찬가지로, 유기 EL 표시 장치는 패시브 또는 액티브 매트릭스에 의해 구동될 수 있다. 그러나, 패시브 매트릭스 표시 장치는 구조가 간단하지만, 대형 및 고해상도의 표시 장치를 실현하기 어려운 단점을 가진다. 따라서, 최근에는 액티브 매트릭스의 표시 장치의 개발이 활발히 행해져 왔다. 이러한 표시 장치에서, 전기 광학 소자에 흐르는 전류는 절연 게이트형 전계 효과 트랜지스터(일반적으로는, TFT(Thin Film Transistor))와 동일한 화소 회로 내에 제공되는 액티브 소자에 의해 제어된다.
그런데, 유기 EL 소자의 I-V 특성(전류-전압 특성)은 일반적으로 시간에 따라 열화(소위, 경시 열화(secular deterioration))하는 것으로 알려져 있다. 유기 EL 소자를 전류로 구동하는 트랜지스터(이하, "구동 트랜지스터"라고 기술함)로서 N채널형의 TFT를 이용한 화소 회로에서, 유기 EL 소자는 구동 트랜지스터의 소스에 접속된다. 따라서, 유기 EL 소자의 I-V 특성의 경시 열화로 인해 구동 트랜지스터 의 게이트-소스간 전압 Vgs가 변화되어, 유기 EL 소자의 발광 휘도가 변화된다.
이에 대해서 이하에서 보다 구체적으로 설명한다. 구동 트랜지스터의 소스 전위는 구동 트랜지스터와 유기 EL 소자의 동작점에 의해 결정된다. 유기 EL 소자의 I-V 특성이 열화하면, 그 동작점이 변화된다. 이는 구동 트랜지스터의 게이트에 동일한 전위가 인가되더라도 구동 트랜지스터의 소스 전위의 변화를 초래한다. 이에 의해, 구동 트랜지스터의 게이트-소스간 전압 Vgs가 변화되어, 구동 트랜지스터에 흐르는 전류가 변화된다. 이는 유기 EL 소자에 흐르는 전류를 변화시켜, 유기 EL 소자의 발광 휘도를 변화시킨다.
반면에, 폴리실리콘 TFT를 이용한 화소 회로에서는, 유기 EL 소자의 I-V 특성의 경시 열화에 부가하여, 구동 트랜지스터의 임계값 전압 Vth 및 구동 트랜지스터의 채널을 구성하는 반도체 박막의 이동도 μ가 경시적으로 변화된다. 또한, 제조 프로세스의 변동에 의해 임계값 전압 Vth 및 이동도 μ가 화소마다 다를 수 있다(즉, 개개의 트랜지스터는 상이한 특성을 나타냄). 만일 구동 트랜지스터의 임계값 전압 Vth 또는 이동도 μ가 상이하면, 구동 트랜지스터에 흐르는 전류가 변화된다. 이는 구동 트랜지스터의 게이트에 동일한 전압이 인가되더라도 유기 EL 소자의 발광 휘도가 개개의 화소 사이에서 변동되도록 하여, 화면의 균일성(uniformity)을 손상시킨다.
이러한 이유로, 유기 EL 소자의 I-V 특성이 경시 열화되거나 구동 트랜지스터의 임계값 전압 Vth 또는 이동도 μ가 경시 변화되어도, 유기 EL 소자의 발광 휘도가 일정하게 유지되도록 하기 위해 각각의 화소 회로는 각각 각종의 보상 및 보 정 기능을 갖는다(예를 들면, 이하에서 특허 문헌 1로 인용되는 일본 특허 공개 공보 제2006-133542호를 참조). 이 기능들 중 하나는 유기 EL 소자의 특성의 변화를 보상하는 보상 기능이다. 이 기능들 중 다른 하나는 구동 트랜지스터의 임계값 전압 Vth의 변화를 보정하는 보정 기능이다(이하, "임계값 보정"이라고 기술함). 이 기능들 중 또 다른 하나는 구동 트랜지스터의 이동도 μ를 보정하는 보정 기능(이하, "이동도 보정"이라고 기술함)이다.
특허 문헌 1에 기재된 종래 기술에서, 화소 회로는 각각 유기 EL 소자의 특성 변화를 보상하는 보상 기능 및 구동 트랜지스터의 임계값 전압 Vth 및 이동도 μ의 변화를 보정하는 보정 기능을 갖는다. 이에 의해, 유기 EL 소자의 I-V 특성이 경시 열화되거나 구동 트랜지스터의 임계값 전압 Vth 또는 이동도 μ가 경시 변화되더라도, 유기 EL 소자의 발광 휘도는 일정하게 유지된다. 그러나, 화소 회로는 각각 많은 수의 소자를 포함하여, 화소 크기의 감소에 대한 문제를 내포한다.
화소 회로를 구성하는 소자 및 배선의 수를 감소시키는 해결책은 화소 회로의 구동 트랜지스터에 공급되는 공급 전위가 변화될 수 있게 하는 것이다. 이 방식으로, 구동 트랜지스터는 공급 전위를 변화시킴으로써 유기 EL 소자의 발광 및 비발광 기간을 제어할 수 있다. 이에 의해, 발광 및 비발광 기간을 제어하는 트랜지스터가 생략될 수 있다.
이 기술에 의해 최소로 필요한 수의 소자로 화소 회로를 구성할 수 있게 된다. 즉, 화소 회로는 입력 신호 전압을 샘플링하고 그 전압을 화소에 기입하는 기입 트랜지스터, 기입 트랜지스터에 의해 기입된 입력 신호 전압을 유지하는 유지 용량, 및 유지 용량에 의해 유지된 입력 신호 전압에 기초하여 전기 광학 소자를 구동하는 구동 트랜지스터로 구성될 수 있다.
전술한 바와 같이, 화소 회로를 구성하는 소자수를 감소시키기 위해 구동 트랜지스터가 유기 EL 소자의 발광 및 비발광 기간을 제어하는 트랜지스터로서도 작 용하는 경우, 전술한 이동도 보정은 기입 트랜지스터에 의해 입력 신호 전압의 기입과 동시에 수행된다. 그런데, 특허 문헌 1에 기술된 종래 기술에서는, 이동도 보정은 입력 신호 전압의 기입 기간이 모두 완료된 후에 수행된다.
전술한 바와 같이, 이동도 보정이 입력 신호 전압의 기입과 동시에 수행되는 경우, 이동도는 그 기입이 모두 완료되지 않은 상태에서 보정된다. 이는 개개의 화소 사이의 이동도의 변동을 초래하여, 줄 얼룩(banding) 및 화질의 악화를 일으킨다(그 상세 내용은 이하에 기술함).
반면에, 기입 트랜지스터는 기입 펄스에 의해 구동되는 결과로서 입력 신호 전압을 샘플링함으로써 입력 신호 전압을 기입한다. 기입 펄스가 빠른 하강 시간을 갖는 경우(기입 펄스가 가파르게 하강하는 경우), 도 15에 도시한 바와 같이, 기입 트랜지스터가 턴오프될 때의 커플링에 의해 구동 트랜지스터의 게이트 전위가 급격하게 내려간다. 구동 트랜지스터의 게이트-소스간 전위 Vgs는 또한 그 게이트 전위의 감소로 내려간다(축소된다). 이에 의해, 휘도는 게이트-소스간 전압 Vgs의 감소량만큼 내려간다.
전술한 관점에서, 입력 신호 전압을 기입하고 안정적인 방식으로 이동도를 보정할 수 있는 표시 장치, 표시 장치의 구동 방법, 및 표시 장치를 구비한 전자 기기를 제공하는 것을 목적으로 한다.
또한, 기입 트랜지스터의 턴오프시의 커플링에 기인하는 구동 트랜지스터의 게이트-소스간 전압의 감소에 수반하는 휘도의 감소를 방지하는 동시에, 입력 신호 전압을 안정적인 방식으로 기입할 수 있는 표시 장치, 표시 장치의 구동 방법 및 표시 장치를 구비한 전자 기기를 제공하는 것을 목적으로 한다.
전술한 제1 표시 장치를 얻기 위해서, 본 발명의 일 실시예에 따른 표시 장치는 화소 어레이부와 주사 회로를 포함한다. 화소 어레이부는 매트릭스 형상으로 배치된 화소를 포함한다. 각각의 화소는 전기 광학 소자 및 입력 신호 전압을 샘플링 및 기입하는 기입 트랜지스터를 포함한다. 각각의 화소는 또한 기입 트랜지스터에 의해 기입된 입력 신호 전압을 유지하는 유지 용량 및 유지 용량에 의해 유지된 입력 신호 전압에 기초하여 전기 광학 소자를 구동하는 구동 트랜지스터를 포함한다. 주사 회로는 최종단 버퍼를 포함한다. 주사 회로는 버퍼로부터 기입 트랜지스터에 주사 신호를 인가하여 화소 어레이부의 화소를 행 단위로 선택 주사한다. 최종단 버퍼의 전원은 전단의 회로 부분과 분리된다. 펄스 형상의 전원 전압은 최종단 버퍼의 전원에 공급된다. 이에 의해, 주사 신호는 전원 전압의 리딩 에지(leading edge)에서 상승한다.
전술한 바와 같이 구성된 표시 장치 및 표시 장치를 구비한 전자 기기에서, 주사 신호는 최종단 버퍼의 전원에 공급되는 펄스 형상의 전원 전압의 리딩 에지에서 상승한다. 전원 전압의 급격한 상승으로 인해 주사 신호에 응답하여 기입 트랜지스터가 입력 신호 전압을 신속하게 기입할 수 있게 된다. 이는 입력 신호 전압의 기입이 모두 완료된 후에 이동도 보정이 수행되는 것을 가능하게 한다.
전술한 제2 표시 장치를 얻기 위해서, 본 발명의 일 실시예에 따른 표시 장치는 화소 어레이부와 주사 회로를 포함한다. 화소 어레이부는 매트릭스 형상으로 배치된 화소를 포함한다. 각각의 화소는 전기 광학 소자 및 입력 신호 전압을 샘플링 및 기입하는 기입 트랜지스터를 포함한다. 각각의 화소는 또한 기입 트랜지스터에 의해 기입된 입력 신호 전압을 유지하는 유지 용량 및 유지 용량에 의해 유지된 입력 신호 전압에 기초하여 전기 광학 소자를 구동하는 구동 트랜지스터를 포함한다. 주사 회로는 전원이 전단의 회로 부분과 분리되는 최종단 버퍼를 포함한다. 주사 회로는 최종단 버퍼에 대한 입력 펄스에 기초한, 기입 펄스를 기입 트랜지스터에 인가하여 화소 어레이부의 화소를 행 단위로 선택 주사한다. 하강 시간이 입력 펄스보다 느린 전원 전압은 최종단 버퍼의 전원에 공급된다. 이에 의해, 기입 펄스는 전원 전압의 트레일링 에지(trailing edge)에서 하강한다.
전술한 바와 같이 구성된 표시 장치 및 표시 장치를 구비한 전자 기기에서, 최종단 버퍼의 전원에 공급되는 전원 전압은 최종단 버퍼에 대한 입력 펄스보다 느린 하강 시간을 갖는다. 이에 의해, 최종단 버퍼로부터의 기입 펄스는 입력 펄스보다 느리다. 즉, 기입 펄스는 느리게 하강한다. 이는 기입 트랜지스터가 턴오프될 때의 커플링에 의한 구동 트랜지스터의 게이트 전압의 감소를 억제시킨다. 이에 의해, 구동 트랜지스터의 게이트-소스간 전압의 감소가 억제될 수 있다.
본 발명은 입력 신호 전압의 기입이 모두 완료된 후에 이동도 보정을 수행한다. 이로 인해 안정적인 방식의 입력 신호 전압의 기입 및 이동도 보정이 가능해지며, 따라서 개개의 화소 사이의 보정된 이동도의 임의의 변동이 제거되어 개선된 화질이 제공된다.
본 발명은 또한 기입 트랜지스터가 턴오프될 때의 커플링에 의한 구동 트랜지스터의 게이트-소스간 전압의 감소를 억제한다. 이로 인해 게이트-소스간 전압의 감소로 인한 휘도 감소를 방지하는 동시에 안정적인 방식의 입력 신호 전압의 기입이 가능해진다.
본 발명의 바람직한 실시예가 첨부 도면을 참조하여 이하에서 상세히 설명된다.
도 1은 본 발명의 일 실시예에 따른 액티브 매트릭스형 표시 장치의 개략적 구성을 도시하는 시스템 구성도이다. 여기에서, 일례로서, 액티브 매트릭스형의 유기 EL 표시 장치에 대해 설명한다. 이 유기 EL 표시 장치는 유기 EL 소자를 화소의 발광 소자로서 이용한다. 유기 EL 소자는 소자에 흐르는 전류의 변화에 따라 발광 휘도가 변화되는 소위 전류 구동형 전기 광학 소자이다.
도 1에 도시하는 바와 같이, 본 실시예에 따른 유기 EL 표시 장치(10)는 화소 어레이부(30) 및 기입 주사 회로(40), 전원 공급 주사 회로(50) 및 수평 구동 회로(60) 등의 화소 어레이부(30)의 주변에 배치되는 구동부를 포함한다. 화소 어레이부(30)는 매트릭스 형상으로 2차원 배치되는 화소(PXLC)(20)를 갖는다. 구동부, 즉, 기입 주사 회로(40), 전원 주사 회로(50) 및 수평 구동 회로(60)는 각각의 화소(20)를 구동시킨다.
화소 어레이부(30)는 m행 n열의 화소 배열에서, 화소행마다 주사선(31-1 ∼ 31-m)과 전원 공급선(32-1 ∼ 32-m)을 갖는다. 화소 어레이부(30)는 또한 화소열 마다 신호선(33-1 ∼ 33-n)을 갖는다.
화소 어레이부(30)는 통상적으로 글래스 기판 등의 투명 절연 기판 위에 형성되고, 플랫 패널 구조를 갖는다. 화소 어레이부(30)의 각 화소(20)는 아몰퍼스 실리콘 TFT(Thin Film Transistor) 또는 저온 폴리실리콘 TFT로 형성될 수 있다. 저온 폴리실리콘 TFT가 이용되는 경우에는, 기입 주사 회로(40), 전원 공급 주사 회로(50) 및 수평 구동 회로(60)도 화소 어레이부(30)가 형성되는 표시 패널(기판) 위에 실장될 수 있다.
기입 주사 회로(40)는 시프트 레지스터 등을 포함한다. 화소 어레이부(30)의 화소(20)에 영상 신호를 기입하기 위해, 기입 주사 회로(40)는 주사선(31-1 ∼ 31-m)에 순차 주사 신호 WS1 ∼ WSm을 공급해서 화소(20)의 선형 순차 주사를 행 단위로 수행한다.
전원 공급 주사 회로(50)는 시프트 레지스터 등을 포함한다. 전원 공급 주사 회로(50)는 기입 주사 회로(40)에 의한 선형 순차 주사에 동기하여 전원 공급선 전위 DS1 ∼ DSm을 전원 공급선(32-1 ∼ 32-m)에 공급한다. 전원 공급선 전위 DS1 ∼ DSm는 제1 전위 Vccp와 제1 전위 Vccp보다 낮은 제2 전위 Vini 사이에서 절환된다. 여기에서, 제2 전위 Vini는 수평 구동 회로(60)에 의해 인가되는 오프셋 전압 Vofs보다 충분히 낮다.
수평 구동 회로(60)는 신호 공급원(도시하지 않음)에 의해 공급되는 휘도 정보에 따라, 영상 신호의 신호 전압 Vsig와 영상 신호의 오프셋 전압 Vofs 중 어느 하나를 적절히 선택한다. 다음으로, 수평 구동 회로(60)는 신호선(33-1 ∼ 33-n) 을 통해서 화소 어레이부(30)의 각 행의 화소(20)에 대하여, 예를 들면 행 단위로 일제히 선택된 전압을 기입한다. 즉, 수평 구동 회로(60)는 입력 신호 전압 Vsig를 행(라인) 단위로 각 행의 화소에 대해 일제히 기입하는 선형 순차 구동을 채택한다.
(화소 회로)
도 2는 화소(화소 회로)(20)의 구체적인 구성예를 도시하는 회로도이다. 도 2에 도시하는 바와 같이, 화소(20)는 발광 소자로서 유기 EL 소자(21)를 포함한다. 유기 EL 소자는 소자에 흐르는 전류의 변화에 따라 발광 휘도가 변화되는 소위 전류 구동형 전기 광학 소자의 일례이다. 유기 EL 소자(21)에 부가하여, 화소 회로(20)는 구동 트랜지스터(22), 기입 트랜지스터(23), 유지 용량(24) 및 보조 용량(25)을 포함한다.
여기에서, 구동 트랜지스터(22) 및 기입 트랜지스터(23)로서 N채널형의 TFT가 이용된다. 단, 여기에서의 구동 트랜지스터(22) 및 기입 트랜지스터(23)의 도전형의 조합은 일례에 지나지 않는다. 그 조합은 전술한 것에 한정되지 않는다.
유기 EL 소자(21)는 모든 화소(20)에 의해 공유되는 공통 전원 공급선(34)에 그 캐소드 전극이 접속된다. 구동 트랜지스터(22)는 그 소스가 유기 EL 소자(21)의 애노드 전극에 접속되고, 드레인이 전원 공급선(32)(32-1 ∼ 32-m 중 어느 하나)에 접속된다.
기입 트랜지스터(23)는 그 게이트가 주사선(31)(31-1 ∼ 31-m 중 어느 하나)에 접속되고, 소스가 신호선(33)(33-1 ∼ 33-n 중 어느 하나)에 접속되며, 드레인 이 구동 트랜지스터(22)의 게이트에 접속된다. 유지 용량(24)은 한쪽 끝이 구동 트랜지스터(22)의 게이트에 접속되고, 다른 쪽 끝이 구동 트랜지스터(22)의 소스(유기 EL 소자(21)의 애노드 전극)에 접속된다.
보조 용량(25)은 한쪽 끝이 구동 트랜지스터(22)의 소스에 접속되고, 다른 쪽 끝이 유기 EL 소자(21)의 캐소드 전극(공통 전원 공급선(34))에 접속된다.보조 용량(25)은 유기 EL 소자(21)에 대하여 병렬로 접속됨으로써, 유기 EL 소자(21)의 용량 부족을 보충한다. 즉, 보조 용량(25)은 필수적인 구성 요소는 아니며, 유기 EL 소자(21)가 충분한 용량을 갖는 경우에는 생략될 수 있다.
전술한 바와 같이 구성된 화소(20)에서, 기입 트랜지스터(23)는 기입 주사 회로(40)에 의해 주사선(31)을 지나서 그 게이트에 인가되는 주사 신호 WS에 응답해서 도통된다. 이에 의해, 기입 트랜지스터(23)는 신호선(33)을 지나서 수평 구동 회로(60)에 의해 공급되는, 휘도 정보에 따른 영상 신호의 입력 신호 전압 Vsig 및 영상 신호의 오프셋 전압 Vofs를 샘플링하고, 선택된 전압을 화소(20)에 기입한다. 입력 신호 전압 Vsig 또는 오프셋 전압 Vofs 중 어느 하나인 기입된 전압은, 유지 용량(24)에 의해 유지된다.
구동 트랜지스터(22)는 전원 공급선(32)의 전위 DS가 제1 전위 Vccp에 있을 때에, 전원 공급선(32)(32-1 ∼ 32-m 중 어느 하나)으로부터 전류가 공급된다. 이에 의해, 구동 트랜지스터(22)는 입력 신호 전압 Vsig에 따른 구동 전류를 유기 EL 소자(21)에 공급함으로써, 유기 EL 소자(21)를 전류로 구동한다.
(화소 구조)
도 3은 화소(20)의 단면 구조의 일례를 도시한다. 도 3에 도시하는 바와 같이, 화소 또는 화소 회로(20)는 글래스 기판(201) 위에 형성된 구동 트랜지스터(22) 및 기입 트랜지스터(23) 등을 포함한다. 화소 회로 위에는, 절연막(202) 및 윈도우 절연막(203)이 형성된다. 윈도우 절연막(203)의 오목부(203A)에 유기 EL 소자(21)가 제공된다.
유기 EL 소자(21)는 애노드 전극(204), 유기층(전자 수송층, 발광층, 홀 수송층/홀 주입층)(205), 및 전체 화소에 대해 유기층(205) 위에 형성된 캐소드 전극(206)을 포함한다. 애노드 전극(204)은 예를 들면, 윈도우 절연막(203)의 오목부(203A)의 저부에 형성된 금속을 포함한다. 캐소드 전극(206)은 예를 들면, 투명 도전막을 포함한다.
유기 EL 소자(21)에서, 유기층(205)은 애노드 전극(204) 위에 홀 수송층/홀 주입층(2051), 발광층(2052), 전자 수송층(2053), 및 전자 주입층(도시하지 않음)이 순차적으로 퇴적되어 형성된다. 도 2에 도시된 구동 트랜지스터(22)에 의한 전류로 유기 EL 소자(21)가 구동되며, 구동 트랜지스터(22)로부터 애노드 전극(204)을 지나서 유기층(205)에 전류가 흐른다. 이는 유기층(205)의 발광층(2052)에서 전자와 정공이 재결합되게 하여, 유기 EL 소자(21)가 발광하는 것을 가능하게 한다.
도 3에 도시하는 바와 같이, 절연막(202) 및 윈도우 절연막(203)을 통해서 글래스 기판(201) 위에 유기 EL 소자(21)가 각각의 화소에 대해 형성된 후에, 패시베이션막(207)을 통해서 밀봉 기판(208)이 접착제(209)로 유기 EL 소자에 접합된 다. 밀봉 기판(208)에 의해 유기 EL 소자(21)가 밀봉됨으로써, 표시 패널(70)이 형성된다.
(임계값 보정 기능)
여기에서, 전원 공급 주사 회로(50)는 기입 트랜지스터(23)가 도통한 후에, 수평 구동 회로(60)가 신호선(33)(33-1 ∼ 33-n 중 어느 하나)에 오프셋 전압 Vofs를 공급하는 동안에, 전원 공급선(32)의 전위 DS를 제1 전위 Vccp와 제2 전위 Vini 사이에서 절환한다. 이 전원 공급선(32)의 전위 DS의 절환에 의해, 구동 트랜지스터(22)의 임계값 전압 Vth에 해당하는 전압이 유지 용량(24)에 의해 유지된다.
구동 트랜지스터(22)의 임계값 전압 Vth에 해당하는 전압이 다음의 이유에서 유지 용량(24)에 의해 유지된다. 즉, 예를 들면 제조 프로세스의 변동이나 경시 변화에 의해, 개개의 화소 사이의 임계값 전압 Vth나 이동도 μ 등의 구동 트랜지스터(22)의 특성이 변화될 수 있다. 이러한 변화에 의해, 모든 구동 트랜지스터(22)의 게이트에 게이트 전위가 인가되어도, 개개의 화소 사이의 드레인-소스간 전류(구동 전류) Ids가 변화된다. 이로 인해 발광 휘도가 변동된다. 유지 용량(24)은 개개의 화소 사이의 임계값 전압 Vth의 변동의 영향을 제거(보정)하기 위해서, 임계값 전압 Vth에 해당하는 전압을 유지한다.
구동 트랜지스터(22)의 임계값 전압 Vth은 다음의 방식으로 보정된다. 즉, 유지 용량(24)은 미리 임계값 전압 Vth를 유지한다. 이에 의해, 입력 신호 전압 Vsig에 의해 구동 트랜지스터(22)가 구동될 때, 구동 트랜지스터(22)의 임계값 전압 Vth는 유지 용량(24)에 유지된 임계값 전압 Vth에 해당하는 전압에 의해 제거된 다. 바꾸어 말하면, 임계값 전압 Vth가 보정된다.
임계값 보정 기능은 전술한 바와 같이 작용한다. 이 기능은 개개의 화소 사이의 임계값 전압 Vth의 변동이나 경시 변화의 경우에도 유기 EL 소자(21)의 발광 휘도를 변화되지 않은 상태로 유지시킨다.
(이동도 보정 기능)
도 2에 도시한 화소(20)는 전술한 임계값 보정 기능에 부가하여, 이동도 보정 기능도 갖는다. 즉, 유지 용량(24)이 입력 신호 전압 Vsig를 유지하는 이동도 보정 기간 동안, 구동 트랜지스터(22)의 드레인-소스간 전류 Ids의 이동도 μ에 대한 의존성을 제거하기 위해 이동도가 보정된다. 이동도 보정 기간은 수평 구동 회로(60)가 영상 신호 전압 Vsig를 신호선(33)(33-1 ∼ 33-n 중 어느 하나)에 공급하는 기간 및 기입 주사 회로(40)로부터의 주사 신호 WS(WS1 ∼ WSm 중 어느 하나)에 응답해서 기입 트랜지스터(23)가 도통하는 기간이다. 이동도 보정의 구체적인 원리 및 동작에 대해서는 후술한다.
(부트스트랩 기능)
도 2에 도시한 화소(20)는 또한 부트스트랩 기능도 갖는다. 즉, 수평 구동 회로(60)는 유지 용량(24)이 입력 신호 전압 Vsig를 유지할 때에 주사선(31)(31-1 ∼ 31-m 중 어느 하나)에 주사 신호 WS(WS1 ∼ WSm 중 어느 하나)를 공급하는 것을 멈춘다. 이로 인해, 기입 트랜지스터(23)의 도통 상태를 중지시키고, 구동 트랜지스터(22)의 게이트를 신호선(33)(33-1 ∼ 33-n 중 어느 하나)으로부터 전기적으로 분리한다. 이에 의해, 구동 트랜지스터(22)의 게이트 전위 Vg는 그 소스 전위 Vs 의 변화에 따라 변화된다. 이로 인해, 구동 트랜지스터(22)의 게이트-소스간 전압 Vgs가 일정하게 유지된다.
(회로 동작)
다음으로, 본 실시예에 따른 유기 EL 표시 장치(10)의 회로 동작에 대해서, 도 4에 도시된 타이밍도에 기초하고, 도 5a 내지 도 5d 및 도 6a 내지 도 6d에 도시된 설명도를 참조하여 이하 설명한다. 도 5a 내지 도 5d 및 도 6a 내지 도 6d에서는, 도면의 간략화를 위해서, 기입 트랜지스터(23)가 스위치 부호로 나타내진다. 또한, 유기 EL 소자(21)는 기생 용량을 가지며, 기생 용량과 보조 용량(25)은 합성 용량 Csub로 나타내진다.
도 4의 타이밍도는 시간 축을 공통으로 하여, 1H(H는 수평 주사 기간을 나타냄)의 기간 동안의 주사선(31)(31-1 ∼ 31-m 중 어느 하나)의 전위(주사 신호) WS의 변화, 전원 공급선(32)(32-1 ∼ 32-m 중 어느 하나)의 전위 DS의 변화, 및 구동 트랜지스터(22)의 게이트 전위 Vg 및 소스 전위 Vs의 변화를 나타낸다. 시간 t2까지, 양자를 식별하기 위하여 주사선(31)의 전위(주사 신호) WS의 파형은 일점 쇄선으로 나타내고, 전원 공급선(32)의 전위 DS는 점선으로 나타낸다. 시간 t3 이후에 대해서는, 양쪽 파형들은 모두 실선으로 나타낸다.
<발광 기간>
도 4의 타이밍도에서, 시간 t1 이전에 유기 EL 소자(21)가 발광한다(발광 기간). 이 발광 기간 동안, 전원 공급선(32)의 전위 DS는 고전위 Vccp(제1 전위) 상태에 있다. 도 5a에 도시하는 바와 같이, 구동 전류(드레인-소스간 전류) Ids는 전원 공급선(32)으로부터 구동 트랜지스터(22)를 지나서 유기 EL 소자(21)에 공급된다. 이에 의해, 유기 EL 소자(21)는 구동 전류 Ids에 따른 휘도로 발광한다.
<임계값 보정의 준비 기간>
시간 t1에서, 새로운 필드의 선형 순차 주사가 시작된다. 전원 공급선(32)의 전위 DS가 고전위 Vccp로부터 신호선(33)의 오프셋 전압 Vofs보다도 충분히 낮은 저전위 Vini(제2 전위)로 변화되면, 구동 트랜지스터(22)의 소스 전위 Vs도 저전위 Vini로 하강하기 시작한다.
다음으로, 기입 주사 회로(40)는 시간 t2에서 주사 신호 WS를 출력하고, 주사선(31)의 전위 WS를 고전위로 변화시킨다. 이에 의해, 도 5c에 도시하는 바와 같이, 기입 트랜지스터(23)가 도통하기 시작한다. 이때, 수평 구동 회로(60)는 신호선(33)에 오프셋 전압 Vofs를 공급한다. 이에 의해, 구동 트랜지스터(22)의 게이트 전위 Vg가 오프셋 전압 Vofs와 같아진다. 반면에, 구동 트랜지스터(22)의 소스 전위 Vs는 오프셋 전압 Vofs보다도 충분히 낮은 저전위 Vini 상태에 있다.
여기에서, 저전위 Vini는 구동 트랜지스터(22)의 게이트-소스간 전압 Vgs가 구동 트랜지스터(22)의 임계값 전압 Vth보다도 크도록 설정된다. 전술한 바와 같이, 구동 트랜지스터(22)의 게이트 전위 Vg 및 소스 전위 Vs가 각각 오프셋 전압 Vofs 및 저전위 Vini로 초기화될 때 임계값 전압 보정의 준비가 완료된다.
<임계값 보정 기간>
다음으로, 시간 t3에서, 도 5d에 도시하는 바와 같이, 전원 공급선(32)의 전위 DS가 저전위 Vini로부터 고전위 Vccp로 변화될 때, 구동 트랜지스터(22)의 소스 전위 Vs가 상승하기 시작한다. 구동 트랜지스터(22)의 게이트-소스간 전압 Vgs가 구동 트랜지스터(22)의 임계값 전압 Vth와 곧 동일하게 되어, 임계값 전압 Vth에 해당하는 전압이 유지 용량(24)에 기입된다.
여기에서, 편의상, 임계값 전압 Vth에 해당하는 전압이 유지 용량(24)에 기입되는 기간을 임계값 보정 기간이라고 한다. 임계값 보정 기간 동안, 유기 EL 소자(21)를 컷오프 상태가 되도록 공통 전원 공급선(34)의 전위 Vcath가 설정된다. 이는 모든 전류가 유지 용량(24)에 흐르게 하고, 유기 EL 소자(21)에는 전혀 흐르지 않도록 하는 것이다.
다음으로, 시간 t4에서 주사선(31)의 전위 WS가 저전위로 변화된다. 이에 의해, 도 6a에 도시하는 바와 같이, 기입 트랜지스터(23)가 비도통 상태로 된다. 이때, 구동 트랜지스터(22)의 게이트는 플로팅 상태로 된다. 그러나, 게이트-소스간 전압 Vgs는 구동 트랜지스터(22)의 임계값 전압 Vth와 동일하다. 이에 의해, 구동 트랜지스터(22)는 컷오프 상태에 있다. 따라서, 드레인-소스간 전류 Ids는 흐르지 않는다.
<기입 기간/이동도 보정 기간>
다음으로, 시간 t5에서, 도 6b에 도시하는 바와 같이, 신호선(33)의 전위가 오프셋 전압 Vofs로부터 영상 신호의 신호 전압 Vsig로 변화된다. 계속해서, 시간 t6에서, 주사선(31)의 전위 WS가 고전위로 변화된다. 이에 의해, 도 6c에 도시하는 바와 같이, 기입 트랜지스터(23)가 도통하기 시작하여, 영상 신호의 신호 전압 Vsig를 샘플링한다.
기입 트랜지스터(23)에 의한 입력 신호 전압 Vsig의 샘플링의 결과로서, 구동 트랜지스터(22)의 게이트 전위 Vg는 입력 신호 전압 Vsig와 동일하게 된다. 이때, 유기 EL 소자(21)는 컷오프 상태(하이-임피던스 상태)에 있다. 따라서, 구동 트랜지스터(22)의 드레인-소스간 전류 Ids는 유기 EL 소자(21)에 병렬로 접속된 합성 용량 Csub에 유입되고, 따라서 합성 용량 Csub의 충전이 개시된다.
합성 용량 Csub가 충전됨으로써, 구동 트랜지스터(22)의 소스 전위 Vs가 상승하기 시작한다. 구동 트랜지스터(22)의 게이트-소스간 전압 Vgs는 Vsig+Vth-ΔV와 곧 동일하게 된다. 즉, 소스 전위 Vs의 상승분 ΔV는 유지 용량(24)에 의해 유지된 전압으로부터 차감된다. 바꾸어 말하면, 상승분 ΔV는 유지 용량(24)에 의해 유지된 전하를 방전하도록 작용한다. 이는 부귀환이 인가되는 것을 의미한다. 따라서, 소스 전위 Vs의 상승분 ΔV는 부귀환의 귀환량이다.
전술한 바와 같이, 구동 트랜지스터(22)에 흐르는 드레인-소스간 전류 Ids는 구동 트랜지스터(22)의 게이트 입력, 즉, 게이트-소스간 전압 Vgs로 귀환된다. 이로 인해 구동 트랜지스터(22)의 드레인-소스간 전류 Ids의 이동도 μ에 대한 의존성이 제거된다. 즉, 이동도 보정은 개개의 화소 사이의 이동도 μ의 변동을 보정하기 위해 행해진다.
보다 구체적으로는, 영상 신호의 신호 전압 Vsig가 높을수록, 드레인-소스간 전류 Ids가 커지고, 따라서, 부귀환의 귀환량(보정량) ΔV의 절대값도 커진다. 이는 발광 휘도 레벨에 따른 이동도 보정을 가능하게 한다. 또한, 영상 신호의 신호 전압 Vsig가 일정하다고 가정하는 경우, 구동 트랜지스터(22)의 이동도 μ가 클수 록, 부귀환의 귀환량 ΔV의 절대값도 커진다. 이로 인해, 개개의 화소 사이의 이동도 μ의 변동이 제거된다.
<발광 기간>
다음으로, 시간 t7에서 주사선(31)의 전위 WS가 저전위로 변화된다. 이에 의해, 도 6d에 도시하는 바와 같이, 기입 트랜지스터(23)가 비도통 상태로 된다(턴오프된다). 이에 의해, 구동 트랜지스터(22)의 게이트는 신호선(33)으로부터 분리된다. 이와 동시에, 드레인-소스간 전류 Ids가 유기 EL 소자(21)에 흐르기 시작한다. 그 결과, 유기 EL 소자(21)의 애노드 전위는 드레인-소스간 전류 Ids의 상승에 따라 상승한다.
이러한 유기 EL 소자(21)의 애노드 전위의 상승은 바로 구동 트랜지스터(22)의 소스 전위 Vs의 상승이다. 구동 트랜지스터(22)의 소스 전위 Vs가 상승하면, 유지 용량(24)의 부트스트랩 동작에 의해, 구동 트랜지스터(22)의 게이트 전위 Vg도 함께 상승한다. 이때, 게이트 전위 Vg의 상승량은 소스 전위 Vs의 상승량과 동일하다. 따라서, 발광 기간 동안 구동 트랜지스터(22)의 게이트-소스간 전압 Vgs는 Vsig+Vth-ΔV에서 일정하게 유지된다. 다음으로, 시간 t8에서 신호선(33)의 전위는 영상 신호의 신호 전압 Vsig로부터 오프셋 전압 Vofs로 변화된다.
(임계값 보정의 원리)
여기에서, 구동 트랜지스터(22)의 임계값 보정의 원리에 대해서 이하 설명한다. 구동 트랜지스터(22)는 포화 영역에서 동작하도록 설계되기 때문에 정전류원으로서 동작한다. 이에 의해, 구동 트랜지스터(22)가, 다음 수학식 1에 의해 제공 된, 일정한 레벨의 드레인-소스간 전류(구동 전류) Ids를 유기 EL 소자(21)에 공급하는 것이 가능해진다.
Figure 112008006414232-PAT00001
여기에서, W는 구동 트랜지스터(22)의 채널 폭, L은 채널 길이, Cox는 단위 면적당의 게이트 용량이다.
도 7은 구동 트랜지스터(22)의 드레인-소스간 전류 Ids 대 게이트-소스간 전압 Vgs의 특성을 나타낸다. 이 특성도에 도시하는 바와 같이, 구동 트랜지스터(22)의 임계값 전압 Vth의 변동을 보정하지 않으면, 임계값 전압 Vth가 Vth1일 때, 게이트-소스간 전압 Vgs에 대응하는 드레인-소스간 전류 Ids는 Ids1이다. 반면에, 임계값 전압 Vth가 Vth2(Vth2>Vth1)일 때, 동일한 게이트-소스간 전압 Vgs에 대응하는 드레인-소스간 전류 Ids는 Ids2(Ids2<Ids1)이다. 즉, 구동 트랜지스터(22)의 임계값 전압 Vth가 변화되면, 게이트-소스간 전압 Vgs가 일정하게 유지되어도 드레인-소스간 전류 Ids도 변화된다.
이에 대하여, 전술한 바와 같이 구성된 화소(화소 회로)(20)의 경우에, 전술한 바와 같이, 발광시의 구동 트랜지스터(22)의 게이트-소스간 전압 Vgs는 Vsig+Vth-ΔV이다. 이를 수학식 1에 대입하면, 드레인-소스간 전류 Ids는 다음 수학식으로 나타낼 수 있다.
Figure 112008006414232-PAT00002
즉, 구동 트랜지스터(22)의 임계값 전압 Vth의 항이 제거된다. 따라서, 구동 트랜지스터(22)로부터 유기 EL 소자(21)에 공급되는 드레인-소스간 전류 Ids는 구동 트랜지스터(22)의 임계값 전압 Vth에 의존하지 않는다. 그 결과, 제조 프로세스의 변동이나 경시 변화에 의해, 개개의 화소 사이의 임계값 전압 Vth가 변화되는 경우에도, 드레인-소스간 전류 Ids는 변화되지 않은 상태로 남는다. 따라서, 유기 EL 소자(21)의 발광 휘도도 변화되지 않은 상태로 남는다.
(이동도 보정의 원리)
다음으로, 구동 트랜지스터(22)의 이동도 보정의 원리에 대해서 이하 설명한다. 도 8은 2개의 화소를 비교한 특성 곡선을 도시한다. 이 곡선들 중 하나는 구동 트랜지스터(22)의 이동도가 상대적으로 큰 화소 A를 갖는다. 다른 곡선은 구동 트랜지스터(22)의 이동도 μ가 상대적으로 작은 화소 B를 갖는다. 예를 들어, 구동 트랜지스터(22)가 폴리실리콘 박막 트랜지스터인 경우, 개개의 화소 사이의 이동도 μ가 불가피하게 변동된다.
화소 A와 화소 B 사이에서 이동도 μ가 상이한 경우, 예를 들면 양쪽 화소 A 및 B 모두에 동일 레벨의 입력 신호 전압 Vsig가 기입되는 것으로 가정한다. 이 경우, 이동도 μ가 어떠한 보정도 행해지지 않으면, 큰 이동도 μ를 갖는 화소 A에 흐르는 드레인-소스간 전류 Ids1'과 작은 이동도 μ를 갖는 화소 B에 흐르는 드레 인-소스간 전류 Ids2' 사이에는 큰 차가 존재한다. 따라서, 이동도 μ의 변동에 기인하여 화소 사이에서의 드레인-소스간 전류 Ids의 큰 차로 인해 화면의 균일성이 손상된다.
트랜지스터 특성에 관한 수학식 1로부터 분명한 바와 같이, 이동도 μ가 클수록, 드레인-소스간 전류 Ids가 커진다. 따라서, 이동도 μ가 클수록, 부귀환의 귀환량 ΔV가 커진다. 도 8에 도시하는 바와 같이, 이동도 μ가 큰 화소 A의 귀환량 ΔV1은 이동도가 작은 화소 B의 귀환량 ΔV2보다 크다. 이러한 이유로, 이동도 보정에 의해 구동 트랜지스터(22)의 드레인-소스간 전류 Ids가 입력 신호 전압 Vsig에 부귀환된다. 이에 의해, 이동도 μ가 클수록, 드레인-소스간 전류 Ids의 귀환이 커진다. 이는 이동도 μ의 변동을 억제한다.
보다 구체적으로는, 이동도 μ가 큰 화소 A가 귀환량 ΔV1을 이용하여 보정되면, 드레인-소스간 전류 Ids는 Ids1'에서 Ids1까지 크게 하강한다. 반면에, 이동도 μ가 작은 화소 B의 귀환량 ΔV2는 작다. 따라서, 드레인-소스간 전류 Ids는 Ids2'에서 Ids2까지만 하강하고, 크게 하강하지 않는다. 결과적으로, 화소 A의 드레인-소스간 전류 Ids1은 화소 B의 드레인-소스간 전류 Ids2와 거의 동일하게 되며, 따라서 이동도 μ의 변동이 보정된다.
이상을 정리하면, 화소 A와 화소 B가 상이한 값의 이동도 μ를 갖는 경우, 이동도 μ가 큰 화소 A의 귀환량 ΔV1은 이동도 μ가 작은 화소 B의 귀환량 ΔV2보다 크다. 즉, 화소의 이동도 μ가 클수록, 귀환량 ΔV가 커지고, 드레인-소스간 전류 Ids의 감소량이 커진다. 즉, 구동 트랜지스터(22)의 드레인-소스간 전류 Ids 가 입력 신호 전압 Vsig에 귀환된다. 이는 상이한 레벨의 이동도 μ를 갖는 개개의 화소에 균일한 레벨의 드레인-소스간 전류 Ids를 제공하고, 그 결과, 이동도 μ의 변동이 보정될 수 있다.
여기에서, 도 2에 도시한 화소(화소 회로)(20)에서 영상 신호의 신호 전위(샘플링 전위) Vsig와 구동 트랜지스터(22)의 드레인-소스간 전류 Ids와의 관계에 대해서 이하 설명한다. 이 관계는 도 9a 내지 도 9c를 참조하여 임계값 및 이동도 보정의 유무의 3가지 경우를 비교하여 설명한다.
도 9a는 임계값 및 이동도 보정이 없는 경우를 나타낸다. 도 9b는 이동도 보정이 없고, 임계값 보정이 있는 경우를 나타낸다. 도 9c는 임계값 및 이동도 보정이 모두 있는 경우를 나타낸다. 도 9a에 도시하는 바와 같이, 임계값 및 이동도 보정이 모두 수행되지 않는 경우, 화소 A와 B 사이의 임계값 전압 Vth 및 이동도 μ의 변동에 기인하여 화소 A와 B 사이의 드레인-소스간 전류 Ids에 큰 차가 존재한다.
반대로, 임계값 보정만이 수행되는 경우, 도 9b에 도시하는 바와 같이, 이 임계값 보정에 의해 드레인-소스간 전류 Ids의 변동이 어느 정도 저감될 수 있다. 그러나, 화소 A와 B 사이의 이동도 μ의 변동에 기인하는 화소 A와 B의 사이에서의 드레인-소스간 전류 Ids의 차가 여전히 존재한다. 임계값 및 이동도 보정이 모두 수행될 때, 화소 A와 B 사이의 임계값 전압 Vth 및 이동도 μ의 변동에 기인하는 화소 A와 B 사이에서의 드레인-소스간 전류 Ids의 차를 거의 제거할 수 있다. 그 결과, 어느 계조에 대해서도 유기 EL 소자(21)의 휘도는 변화되지 않은 상태로 되 고, 따라서 양호한 표시 화상이 제공된다.
(이동도 보정이 갖는 문제점)
여기에서, 이동도 보정이 갖는 문제점은 도 10에 도시된 타이밍도를 참조로 이하 설명한다.
전술한 회로 동작으로부터 분명한 바와 같이, 이동도 보정은 구동 트랜지스터(20)가 유기 EL 소자(21)의 발광 및 비발광 기간을 제어하는 트랜지스터로서도 작용하는 화소(20)에서의 입력 신호 Vsig의 기입과 동시에 수행된다. 입력 신호 Vsig의 기입이 모두 완료될 때 이동도가 보정되는 것이 바람직하다.
그러나, 기입 트랜지스터(23)를 구동하기 위해 기입 주사 회로(40)로부터 출력되는 주사 신호 WS가 빠르게 상승하지 않는 경우, 입력 신호 Vsig의 기입이 모두 완료되기 전까지 시간이 걸린다. 그 결과, 입력 신호 Vsig의 기입이 계속해서 진행 중일 때 이동도가 보정된다.
전술한 바와 같이, 입력 신호 Vsig의 기입이 모두 완료되지 않을 때 이동도가 보정되면, 보정량, 즉, 이동도 μ가 큰 화소와 이동도 μ가 작은 화소 사이의 부귀환의 귀환량 ΔV의 차가 존재한다. 이 차로 인해 2개의 화소 사이의 이동도 보정의 변동이 초래되어, 줄 얼룩 및 화질의 악화가 발생한다.
(본 실시예의 특징)
따라서, 본 발명의 본 실시예는 주사 신호 WS를 순간적으로 활성화시킨다. 즉, 리딩 에지를 가파르게 만든다. 이는 입력 신호 Vsig의 기입을 완료하는데 필요한 시간을 감소시킨다. 그 결과, 이동도 보정이 입력 신호 Vsig의 기입과 동시 에 시작되지만, 입력 신호 Vsig의 기입이 모두 완료될 때 이동도가 보정된다. 이로 인해 개개의 화소 사이의 이동도 보정의 변동이 제거된다.
[실시예 1]
주사 신호 WS의 리딩 에지를 가파르게 상승시키는 구체적 실시예에 대해 이하 설명한다.
전술한 바와 같이, 주사 신호 WS(WS1 ∼ WSm 중 어느 하나)는 기입 주사 회로(40)로부터 출력된다. 기입 주사 회로(40)는 도 12에 도시하는 바와 같이, 시프트 레지스터(41), 논리 회로(42), 및 출력 회로(43)를 포함한다. 출력 회로(43)는 각 화소행마다 복수 단의 버퍼를 포함한다. 기입 주사 회로(40)는 화소 어레이부(30)의 화소(20)를 구동하는 구동부로서 표시 패널(70) 위에 실장된다.
기입 주사 회로(40)에는 표시 패널(70)의 외부에 제공된 제어 기판(80)으로부터, 예를 들면 플렉시블 케이블(90)을 통해서 타이밍 신호와 전원 전압이 공급된다. 보다 구체적으로는, 제어 기판(80)은 타이밍 발생기(81), Vdd1 전원 회로(82) 및 Vdd2 전원 회로(83) 등의 구성요소를 갖는다.
타이밍 발생기(81)는 클럭 펄스 CK와 스타트 펄스 ST를 발생시키고 이들 신호를 시프트 레지스터(41)에 공급한다. 클럭 펄스 CK는 시프트 레지스터(41)의 동작의 기준으로 작용한다. 스타트 펄스 ST는 시프트 레지스터(41)에 시프트 동작의 개시를 명령한다. 타이밍 발생기(81)는 또한 인에이블 펄스 EN을 생성하고 이 신호를 논리 회로(42)에 공급한다. 인에이블 펄스 EN은 주사 신호 WS의 펄스 폭을 결정한다.
Vdd1 전원 회로(82)는 DC 전원 전압 Vdd1을 발생시킨다. 전원 전압 Vdd1은 플렉시블 케이블(90)을 통해서 시프트 레지스터(41), 논리 회로(42) 및 출력 회로(43)의 최종단 버퍼(431)를 제외한 모든 버퍼에, 플러스 전원 전압으로서 공급된다.
Vdd2 전원 회로(83)는 전원 전압 Vdd2를 펄스의 형상으로, 예를 들면 인에이블 펄스 EN에 동기하여 발생시킨다. 전원 전압 Vdd2는 전원 전압 Vdd1보다 높은 레벨로 설정되는 것이 바람직하다. 전원 전압 Vdd2는 플러스 전원 전압으로서 최종단 버퍼(431)에 공급된다. 본 실시예는 전원 전압 Vdd2를 펄스의 형상으로 최종단 버퍼(431)에 공급한다.
(출력 회로의 회로 구성)
도 13은 화소행의 출력 회로(43)의 구성 일례를 도시하는 회로도이다. 여기에서, 출력 회로(43)는 2단 버퍼, 즉 최종단 버퍼(431)와 전단 버퍼(432)를 포함한다. 그러나, 본 실시예는 2단 구성에 한정되는 것은 아니다.
최종단 버퍼(431)는 CMOS 인버터로 구성되며 P채널 MOS 트랜지스터 P11 및 N채널 MOS 트랜지스터 N11을 포함한다. 트랜지스터 P11 및 N11은 게이트끼리 및 드레인끼리가 각각 공통으로 접속된다. 펄스 형상의 전원 전압 Vdd2가 MOS 트랜지스터 P11의 소스에 인가되고, MOS 트랜지스터 N11의 소스에 DC 전원 전압 Vss가 인가된다.
전단 버퍼(432)는 CMOS 인버터로서 구성되며 P채널 MOS 트랜지스터 P12 및 N채널 MOS 트랜지스터 N12를 포함한다. 트랜지스터 P12 및 N12는 게이트끼리 및 드 레인끼리가 각각 공통으로 접속된다. DC 전원 전압 Vdd1이 MOS 트랜지스터 P12의 소스에 인가되고, DC 전원 전압 Vss가 MOS 트랜지스터 N12의 소스에 인가된다.
(출력 회로의 동작)
다음으로, 전술한 바와 같이 구성된 출력 회로(43)의 동작에 대해서 도 14의 타이밍 파형도를 참조로 설명한다.
출력 회로(43)에서, 시프트 펄스는 시프트 레지스터(41)로부터 논리 회로(42)를 경유하여, 전단 버퍼(432)에 입력 펄스 A로서 입력된다. 시프트 펄스는 시간 t11에서 상승하고 시간 t13에서 하강한다. 입력 펄스 A의 리딩 및 트레일링 에지는, 펄스가 시프트 레지스터(41) 및 논리 회로(42)의 회로 부분을 통과하기 때문에 덜 가파르게 된다. 따라서, 입력 펄스 A는 느리게 하강하는 리딩 및 트레일링 에지를 갖는다.
입력 펄스 A는 전단 버퍼(432)에 의해 극성이 반전된다. 입력 펄스 A는 최종단 버퍼(431)에 의해 극성이 다시 반전되어 출력 펄스 B로 된다. 이때, 전원 전압 Vdd2는 제어 기판(80) 위에 공급되는 Vdd2 전원 회로(83)로부터 플렉시블 케이블(90)을 통해서 최종단 버퍼(431)에 플러스 전원 전압으로서 인가된다. 전원 전압 Vdd2는 액티브 상태로 된다. 즉, 시간 t11로부터의 소정 기간이 지난 시간 t12에서 Vdd2 레벨로 상승한다.
전원 전압 Vdd2는 표시 패널(70)의 임의의 회로 부분을 통과하지 않기 때문에 지연이 없다. 전원 전압 Vdd2는 최종단 버퍼(431)에 인가될 때 가파르게 상승하는 리딩 에지를 갖는다. 이로 인해, 입력 펄스 A와 달리, 전원 전압 Vdd2는 시 프트 레지스터(41) 및 논리 회로(42) 등의 회로 부분의 통과(passage)에 기인한 리딩 에지의 가파름의 감소를 경험하지 않는다.
전술한 바와 같이, 출력 펄스 B는 가파르게 상승하는 리딩 에지를 갖는 전원 전압 Vdd2에서 동작하는 최종단 버퍼(431)에 의해 극성이 반전된다. 출력 펄스 B의 리딩 에지가 전원 전압 Vdd2의 리딩 에지에 의해 결정되기 때문에, 출력 펄스 B는 가파르게 상승하는 리딩 에지를 갖는다. 출력 펄스 B의 트레일링 에지는 입력 펄스 A의 트레일링 에지에 의해 결정된다. 따라서, 출력 펄스 B는 느리게 하강하는 트레일링 에지를 갖는다. 출력 펄스 B는 해당 화소 열에서 각각의 화소(20)의 기입 트랜지스터(23)의 게이트에 주사 신호 WS로서 인가된다.
전술한 바와 같이, 기입 주사 회로(40)에서의 출력 회로의 최종단 버퍼(431)의 플러스 전원은 전단의 회로 부분과 분리된다. 예를 들어, 인에이블 펄스 EN과 동기하는 펄스 형상(구형파)의 전원 전압 Vdd2는 출력 펄스 B, 즉, 주사 신호 WS가 전원 전압 Vdd2의 리딩 에지에서 상승하도록 플러스 전원 전압으로서 최종단 버퍼(431)에 공급된다. 전원 전압 Vdd2의 가파르게 상승하는 리딩 에지로 인해, 주사 신호 WS는 순간적으로 액티브 상태로 될 수 있다. 즉, 주사 신호 WS의 가파르게 상승하는 리딩 에지가 형성될 수 있다.
이로 인해 기입 트랜지스터(22)가 입력 신호 전압 Vsig의 기입을 모두 완료하는데 필요한 시간이 감소될 수 있다. 그 결과, 이동도 보정이 입력 신호 Vsig의 기입과 동시에 시작되더라도, 입력 신호의 기입이 모두 완료될 때 이동도가 보정된다. 이로 인해 개개의 화소 사이의 이동도 보정의 변동이 제거되며, 따라서 줄 얼 룩이 억제되어 개선된 화질이 제공된다.
그런데, 최종단 버퍼(431)의 플러스 전원이 전단의 회로 부분과 분리되지 않는 경우 및 DC 전원 전압 Vdd1이 최종단 버퍼(431)의 플러스 전원에 공급되는 경우, 출력 펄스 B의 상승 시간은 P-채널형 MOS 트랜지스터 P11의 크기에 의해 결정된다. 그러나, 기입 주사 회로(40)는 한정된 공간에 배치된다. 따라서, P-채널형 MOS 트랜지스터 P11의 크기 증가가 제한된다. 이는 예를 들어, 약 200ns인 출력 펄스 B의 상승 시간 τ을 감소시키는 것도 제한된다는 것을 의미한다.
반대로, 최종단 버퍼(431)의 플러스 전원에 인가된 펄스 형상의 전원 전압 Vdd2는 상승 시간 τ가 100ns 이하로 감소될 수 있다. 출력 펄스 B의 상승 시간은 P-채널형 MOS 트랜지스터 P11의 크기에 의해 결정되지 않는다. 대신에, 출력 펄스 B의 상승 시간은 펄스 형상의 전원 전압 Vdd2의 상승 시간과 동일하다. 그 결과, 출력 펄스 B의 상승 시간은 100ns 이하로도 감소될 수 있다.
전술한 실시예에서, 하이 레벨에서 액티브 상태로 되는 플러스 논리의 출력 펄스 B가 주사 신호 WS로서 발생되는 경우가 일례로서 설명되었다. 그러나, 본 실시예는 로우 레벨에서 액티브 상태로 되는 마이너스 논리의 출력 펄스 B'이 발생될 때에도 적용 가능하다. 이 경우에, 출력 회로(43)의 최종단 버퍼(431)의 마이너스 전원이 다른 회로 부분과 분리된다. 그러면, 마이너스 전원 전압으로서 펄스 형상의 전원 전압 Vdd2가 최종단 버퍼(431)에 공급된다. 이로 인해 가파르게 하강하는 트레일링 에지를 갖는 네거티브 논리의 출력 펄스 B'가 제공될 수 있다.
[실시예 2]
입력 신호 전압 Vsig(후반부에서의 주사 신호 WS)를 기입하는 기입 펄스의 느리게 하강하는 트레일링 에지를 제공하는 구체적인 실시예에 대해 이하 설명한다.
전술한 바와 같이, 주사 신호 WS(WS1 ~ WSm 중 어느 하나)는 기입 주사 회로(40)로부터 출력된다. 기입 주사 회로(40)는 도 16에 도시하는 바와 같이, 시프트 레지스터(41), 논리 회로(42) 및 출력 회로(43)를 포함한다. 출력 회로(43)는 각각의 화소 행에 대해 복수 단의 버퍼를 포함한다. 기입 주사 회로(40)는 화소 어레이부(30)의 화소(20)를 구동하는 구동부로서 표시 패널(70) 위에 실장된다.
기입 주사 회로(40)에는 표시 패널(70)의 외부에 제공된 제어 기판(80)으로부터, 예를 들면 플렉시블 케이블(90)을 통해서 타이밍 신호와 전원 전압이 공급된다. 보다 구체적으로는, 제어 기판(80)은 타이밍 발생기(81), Vdd1 전원 회로(82) 및 Vdd2 전원 회로(83) 등의 구성요소를 갖는다.
타이밍 발생기(81)는 클럭 펄스 CK와 스타트 펄스 ST를 발생시키고 이들 신호를 시프트 레지스터(41)에 공급한다. 클럭 펄스 CK는 시프트 레지스터(41)의 동작의 기준으로 작용한다. 스타트 펄스 ST는 시프트 레지스터(41)에 시프트 동작의 개시를 명령한다. 타이밍 발생기(81)는 또한 인에이블 펄스 EN을 생성하고 이 신호를 논리 회로(42)에 공급한다. 인에이블 펄스 EN은 주사 신호 WS의 펄스 폭을 결정한다.
Vdd1 전원 회로(82)는 DC 전원 전압 Vdd1을 발생시킨다. 전원 전압 Vdd1은 플렉시블 케이블(90)을 통해서 시프트 레지스터(41), 논리 회로(42) 및 출력 회 로(43)의 최종단 버퍼(431)를 제외한 모든 버퍼에, 플러스 전원 전압으로서 공급된다.
Vdd2 전원 회로(83)는 전원 전압 Vdd2를, 예를 들면 인에이블 펄스 EN에 동기하여 발생시킨다. 전원 전압 Vdd2는 논리 회로(42) 및 출력 회로(43)의 전단을 통해 최종단 버퍼(431)에 공급되는 시프트 펄스(입력 펄스)보다 느린 하강 시간을 갖는다. 전원 전압 Vdd2는 전원 전압 Vdd1보다 높은 레벨로 설정되는 것이 바람직하다. 전원 전압 Vdd2는 플러스 전원 전압으로서 출력 회로(43)의 최종단 버퍼(431)에 공급된다.
전술한 바와 같이, 본 실시예에서, 전원 전압 Vdd2는 최종단 버퍼(431)에 공급되는 입력 펄스보다 느린 하강 시간을 가지며(즉, 전원 전압 Vdd2는 느리게 하강하는 트레일링 에지를 가지며), 전원 전압 Vdd2는 플러스 전원 전압으로서 출력 회로(43)의 최종단 버퍼(431)에 공급된다.
(출력 회로의 회로 구성)
도 17은 화소 열에 대해 출력 회로(43)의 구성예를 도시하는 회로도이다. 여기에서, 출력 회로(43)는 2단의 버퍼, 즉, 최종단 버퍼(431) 및 전단 버퍼(432)를 포함한다. 그러나, 본 실시예는 2단 구성에 한정되지 않는다.
최종단 버퍼(431)는 CMOS 인버터로 구성되며 P채널 MOS 트랜지스터 P11 및 N채널 MOS 트랜지스터 N11을 포함한다. 트랜지스터 P11 및 N11은 게이트끼리 및 드레인끼리가 각각 공통으로 접속된다. 느리게 하강하는 트레일링 에지를 갖는 전원 전압 Vdd2가 MOS 트랜지스터 P11의 소스에 인가되고, DC 전원 전압 Vss가 MOS 트랜 지스터 N11의 소스에 인가된다.
전단 버퍼(432)는 CMOS 인버터로서 구성되며 P채널 MOS 트랜지스터 P12 및 N채널 MOS 트랜지스터 N12를 포함한다. 트랜지스터 P12 및 N12는 게이트끼리 및 드레인끼리가 각각 공통으로 접속된다. DC 전원 전압 Vdd1이 MOS 트랜지스터 P12의 소스에 공급되고, DC 전원 전압 Vss가 MOS 트랜지스터 N12의 소스에 공급된다.
(출력 회로의 동작)
다음으로, 전술한 바와 같이 구성된 출력 회로(43)의 동작에 대해서 도 18의 타이밍 파형도를 참조하여 설명한다.
출력 회로(43)에서, 시프트 펄스는 시프트 레지스터(41)로부터 논리 회로(42)를 경유하여, 전단 버퍼(432)에 입력 펄스 A로서 공급된다. 시프트 펄스는 시간 t11에서 상승하고 시간 t13에서 하강한다. 입력 펄스 A의 리딩 및 트레일링 에지는, 펄스가 시프트 레지스터(41) 및 논리 회로(42)의 회로 부분을 통과하기 때문에 덜 가파르게 된다. 따라서, 입력 펄스 A는 느리게 하강하는 리딩 및 트레일링 에지를 갖는다.
입력 펄스 A는 전단 버퍼(432)에 의해 극성이 반전된다. 입력 펄스 A는 최종단 버퍼(431)에 의해 다시 극성이 반전되어 출력 펄스 B로 된다. 이때, 전원 전압 Vdd2는 제어 기판(80) 위에 제공되는 Vdd2 전원 회로(83)로부터 플렉시블 케이블(90)을 통해서 최종단 버퍼(431)에 플러스 전원 전압으로서 인가된다. 전원 전압 Vdd2는 시간 t12에서 하강하고 입력 펄스 A보다 느린 하강 시간을 갖는다.
전원 전압 Vdd2는 플러스 전원 전압으로서 최종단 버퍼(431)에 공급된다. 전원 전압 Vdd2는 입력 펄스 A보다 느린 하강 시간을 갖는다. 출력 펄스 B의 트레일링 에지가 전원 전압 Vdd2의 트레일링 에지에 의해 결정되기 때문에, 입력 신호 전압 Vsig의 기입 펄스로서 작용하는 출력 펄스 B는 입력 펄스 A보다 느리게 하강하는 트레일링 에지를 갖는다.
(본 실시예의 작용 효과)
전술한 바와 같이, 최종단 버퍼(431)로부터의 출력 펄스 B인 기입 펄스는 입력 펄스 A보다 느린 하강 시간을 갖는다. 즉, 기입 펄스가 입력 펄스 A보다 느리게(예를 들면, τ= 100 ∼ 400nsec 정도) 하강한다. 이로 인해, 도 19에 도시하는 바와 같이, 기입 트랜지스터(23)가 턴오프될 때 유지 용량(24)에 의한 커플링이 감소하기 때문에, 구동 트랜지스터의 게이트 전압의 감소가 억제된다. 게이트 전압의 감소는 기입 펄스가 입력 펄스 A만큼 빠르게 하강하는 경우보다 억제된다.
이에 의해, 기입 트랜지스터(23)가 턴오프될 때의 커플링에 기인하는 구동 트랜지스터(22)의 게이트-소스간 전압 Vgs의 감소가, 기입 펄스가 입력 펄스 A만큼 빠르게 하강하는 경우보다 억제된다. 이로 인해, 입력 신호 전압 Vsig는 게이트-소스간 전압 Vgs의 감소에 수반하는 휘도의 감소가 방지되는 동시에 안정적인 방식으로 기입될 수 있다.
기입 펄스의 느리게 하강하는 트레일링 에지가 형성되는(과도 응답이 느려질 수 있는) 대안으로서, 각각의 최종단 버퍼(431)를 구성하는 회로 소자의 특성을 변경하는 방법이 있다. 예를 들면, N채널 MOS 트랜지스터 N11는 사이즈가 감소될 수 있다.
그러나, 기입 주사 회로(40)의 개개의 최종단 버퍼(431) 사이의 회로 소자 특성의 변동이 존재하는 경우, 각각의 최종단 버퍼(431)에서 기입 펄스의 느리게 하강하는 트레일링 에지를 생성하는 문제가 존재한다. 즉, 이러한 특성 변동은 기입 주사 회로(40)의 개개의 최종단 버퍼(431) 사이의 기입 펄스의 트레일링 에지 파형의 변동을 초래하여, 줄 얼룩 및 화질의 악화를 일으킬 가능성이 있다.
반면에, 본 실시예에서, 전원 전압 Vdd2의 하강 시간은 최종단 버퍼(431)에 공급되는 입력 펄스 A보다 느리다. 전원 전압 Vdd2는 플러스 전원 전압으로서 기입 주사 회로(40)의 모든 최종단 버퍼(431)에 공통으로 공급된다. 모든 최종단 버퍼(431)로부터의 기입 펄스는 전원 전압 Vdd2의 트레일링 에지에서 하강한다. 이로 인해, 모든 최종단 버퍼(431)로부터의 기입 펄스의 트레일링 에지 파형은 전원 전압 Vdd2의 트레일링 에지 파형에 의해서만 결정된다.
이에 의해, 개개의 최종단 버퍼(431) 사이의 기입 펄스의 트레일링 에지 파형에서의 임의의 변동이 제거되고, 따라서, 개개의 최종단 버퍼(431) 사이의 파형에서의 변동에 기인하는 줄 얼룩이 억제되어 개선된 화질이 제공된다.
전술한 실시예에서, 기입 펄스(주사 신호 WS)로서, 하이 레벨에서 액티브 상태로 되는 플러스 논리의 출력 펄스 B가 생성되는 경우가 예로서 설명되었다. 그러나, 본 실시예는 로우 레벨에서 액티브 상태로 되는 마이너스 논리의 출력 펄스 B'가 생성되는 경우에도 적용 가능하다. 이 경우에, 출력 회로(43)의 최종단 버퍼(431)의 마이너스 전원은 다른 회로 부분과 분리된다. 그리고, 상승 시간이 입력 펄스 A'보다 느린 전원 전압 Vss2는 마이너스 전원 전압으로서 최종단 버 퍼(431)에 공급된다. 이로 인해, 출력 펄스 B'의 느리게 상승하는 리딩 에지가 제공된다(출력 펄스 B'의 과도 응답이 느려질 수 있다).
(Vdd2 전원 회로의 구성)
도 20은, Vdd2 전원 회로(83)의 구성 일례를 도시하는 회로도이다. 여기에서, 트레일링 에지 파형이 예를 들면 2개의 꺾인 점(knee point)을 갖는 전원 전압 Vdd2를 발생시키는 회로 구성을 예로서 설명한다. 그러나, 트레일링 에지 파형의 꺾인 점은 2개에 한정되는 것은 아니다.
도 20에 도시하는 바와 같이, Vdd2 전원 회로(83)는 P채널 MOS 트랜지스터 P21, 저항 R21 및 R22, N채널 MOS 트랜지스터 N21, N22 및 N23 및 가변 저항 VR21 및 VR22를 포함한다.
P채널 MOS 트랜지스터 P21은 그 소스가 전원 전압 Vdd1의 전원 공급선에 접속된다. 저항 R21은 P채널 MOS 트랜지스터 P21의 소스와 게이트 사이에 접속된다. 저항 R22는 그 한쪽 끝이 P채널 MOS 트랜지스터 P21의 게이트에 접속된다.
N채널 MOS 트랜지스터 N21은 저항 R22의 다른 쪽 끝과 기준 노드인 접지 사이에 접속된다. 제1 제어 펄스 DCP1은 N채널 MOS 트랜지스터 N21의 게이트에 공급된다. 가변 저항 VR21 및 VR22는 한쪽 끝이 P채널 MOS 트랜지스터 P21의 드레인에 접속된다.
N채널 MOS 트랜지스터 N22는 가변 저항 VR21의 다른 쪽 끝과 접지 사이에 접속된다. 제2 제어 펄스 DCP2가 N채널 MOS 트랜지스터 N22의 게이트에 공급된다. N채널 MOS 트랜지스터 N23은 가변 저항 VR22의 다른 쪽 끝과 접지 사이에 접속된 다. 제3 제어 펄스 DCP3이 N채널 MOS 트랜지스터 N23의 게이트에 공급된다.
(Vdd2 전원 회로의 동작)
다음으로, 전술한 바와 같이 구성된 Vdd2 전원 회로(83)의 동작에 대해서 도 21의 타이밍 파형도를 참조하여 설명한다.
도 21은 타이밍 발생기(81)에 의해 발생된 인에이블 펄스 EN, 제1, 제2, 및 제3 제어 펄스 DCP1, DCP2 및 DCP3, 및 기입 펄스로서 작용하는 최종단 버퍼(431)로부터의 출력 펄스 B 사이의 타이밍 관계를 나타낸다.
인에이블 펄스 EN은 시간 t11 내지 시간 t14의 기간 동안 액티브(하이 레벨) 상태이다. 제1 제어 펄스 DCP1은 시간 t11 이전의 시간 t10에서 액티브 상태로부터 비액티브(로우 레벨) 상태로 변화된다. 제1 제어 펄스 DCP1은 인에이블 펄스 EN이 액티브 상태인 기간이 경과한 후의 시간 t16에서 비액티브 상태로부터 액티브 상태로 변화된다. 제2 제어 펄스 DCP2는 인에이블 펄스 EN이 액티브 상태인 기간 동안 시간 t12 내지 시간 t13의 기간 동안 액티브 상태이다. 제3 제어 펄스 DCP3은 시간 t12에서 액티브 상태로 되고, 인에이블 펄스 EN이 액티브 상태인 기간이 경과한 후의 시간 t15에서 비액티브 상태로 된다.
제1 제어 펄스 DCP1는 시간 t10까지 액티브 상태이고, N채널 MOS 트랜지스터 N21을 온 상태로 유지한다. 이는 또한 P채널 MOS 트랜지스터 P21을 온 상태로 유지한다. 그 결과, 전원 전압 Vdd1은 전원 전압 Vdd2로서 출력된다. 여기에서, 전원 전압 Vdd2가 공급되는 표시 패널(70)은 큰 용량 성분으로 간주될 수 있다. 따라서, 전원 전압 Vdd1은 제1 제어 펄스 DCP1이 액티브 상태로부터 비액티브 상태로 변화되는 시간 t10에서 P채널 MOS 트랜지스터 P21이 턴오프된 후에도, 전원 전압 Vdd2과 동일 레벨에서 유지된다.
그리고, 제2 및 제3 제어 펄스 DCP2 및 DCP3은 시간 t12에서 액티브 상태로 되어, N채널 MOS 트랜지스터 N22 및 N23을 턴온시킨다. 이때, 전원 전압 Vdd2는 가변 저항 VR21 및 VR22의 합성 저항과 표시 패널(70)의 용량 성분 등으로 결정되는 시상수에 의해 하강한다.
다음으로, 제2 제어 펄스 DCP2가 시간 t13에서 비액티브 상태로 되어, N채널MOS 트랜지스터 N22를 턴오프시킨다. 그 결과, N채널 MOS 트랜지스터 N23만이 온 상태를 유지한다. 이때, 전원 전압 Vdd2는 꺾인 점 O11로부터 가변 저항 VR22의 저항과 표시 패널(70)의 용량 성분으로 결정되는 시상수에 의해 완만하게 하강한다.
다음으로, 인에이블 펄스 EN은 시간 t14에서 비액티브 상태로 된다. 그 후, 제3 제어 펄스 DCP3은 시간 t15에서 액티브 상태로부터 비액티브 상태로 변화되어, N채널 MOS 트랜지스터 N23을 턴오프시킨다. 그 결과, 전원 전압 Vdd2는 꺾인 점 O12로부터 거의 일정하게 유지된다.
그리고, 제1 제어 펄스 DCP1은 시간 t16에서 비액티브 상태로부터 액티브 상태로 변화되어, N채널 MOS 트랜지스터 N21을 턴온시킨다. 이때, P채널 MOS 트랜지스터 P21이 턴온되어, 전원 전압 Vdd2가 전원 전압 Vdd1로 상승하게 된다.
전술한 바와 같이, 전원 전압 Vdd2는, 예를 들면 2개의 꺾인 점 O11 및 O12를 갖는 하강 특성을 갖는다. 전원 전압 Vdd2는 도 16에서 제어 기판 위의 Vdd2 전원 회로(83)로부터 플렉시블 케이블(90)을 경유하여 표시 패널(70) 위의 출력 회로(43)의 최종단 버퍼(431)에 공급된다. 이때, 전원 전압 Vdd2는 최종단 버퍼(431)에 이르는 전원 공급 경로를 따르는 배선 저항 및 기생 용량에 의해 영향받는다. 그 결과, 전원 전압 Vdd2는 도 21에 일점 쇄선으로 나타내는 바와 같이 완만하게 경사진 파형을 갖는다.
그리고, 전원 전압 Vdd2는 출력 회로(43)의 최종단 버퍼(431)에 전원 전압으로서 공급된다. 아울러, 시프트 레지스터(41)의 각단으로부터의 시프트 펄스는 인에이블 펄스 EN이 액티브 상태인 기간 동안 논리 회로(42)를 경유하여 최종단 버퍼(431)에 입력 펄스 A(도 18 참조)로서 공급된다. 이로 인해, 입력 펄스 A의 리딩 에지에서 상승하고, 전원 전압 Vdd2의 트레일링 에지에서 하강하는 출력 펄스 B, 즉 기입 펄스 WS가 생성된다.
전술한 바와 같이 구성된 Vdd2 전원 회로(83)에서, 가변 저항 VR21 및 VR22의 저항을 바꿈으로써 트레일링 에지의 개시 점으로부터 꺾인 점 O11까지의 경사 각도와, 꺾인 점 O11로부터 꺾인 점 O12까지의 경사 각도가 조정될 수 있다. 이로 인해, 가변 저항 VR21 및 VR22의 저항을 조정함으로써 전원 전압 Vdd2의 트레일링 에지 특성이 임의로 설정될 수 있다.
따라서, 개개의 표시 패널(70) 사이의 최적의 신호 기입 기간(이동도 보정 기간)에서 차가 있는 경우에도, 개개의 표시 패널(70)에 대한 가변 저항 VR21 및 VR22의 저항을 변경함으로써 기입 펄스의 트레일링 에지 특성이 조정될 수 있다. 이로 인해, 각각 표시 패널(70)에 기입 펄스의 트레일링 에지 특성이 맞춰질 수 있 다. 그 결과, 각각의 표시 패널(70)에 대한 최적의 신호 기입 기간이 설정될 수 있다.
이상에서는, 화소(20)가 2개의 트랜지스터, 즉 구동 트랜지스터(22)와 기입 트랜지스터(23)를 가지며, 입력 신호 전압 Vsig의 기입과 동시에 이동도가 보정되는 유기 EL 표시 장치에 대한 본 발명에 따른 적용예가 설명되었다. 그러나, 본 발명은 이 적용예에 한정되지 않는다. 대신에, 본 발명은 특허 문헌 1에 기재되어 있는 바와 같이 구성된 유기 EL 표시 장치에도 적용될 수 있다. 즉, 유기 EL 표시 장치에서, 화소(20)는 또한 구동 트랜지스터(22)에 직접 접속되는 스위칭 트랜지스터도 갖는다. 스위칭 트랜지스터는 유기 EL 소자(21)의 발광 및 비발광을 제어할 뿐만 아니라, 입력 신호 전압 Vsig의 기입 이전에 이동도를 보정한다.
(본 실시예의 다른 작용 효과)
그러나, 본 실시예는 입력 신호 전압 Vsig의 기입과 동시에 이동도가 보정되는 본 실시예에 따른 유기 EL 표시 장치(10) 등에 적용되는 경우에는, 이하에서 설명되는 바와 같은 특유의 작용 효과를 제공한다.
즉, 기입 펄스는 직사각형파와 같이 가파른 하강 트레일링 에지를 갖지 않고, 완만한 하강 에지를 갖는다. 그 결과, 이동도 보정 기간은 회색 내지 흑색 계조에서도 최적화될 수 있다. 즉, 각각의 계조에 대해 최적의 이동도 보정 기간이 설정될 수 있다. 이에 대해서는 이하에 보다 구체적으로 설명한다.
백색으로부터 회색을 통하여 흑색까지의 계조 변동으로 입력 신호 전압 Vsig가 감소함에 따라서, 최적의 이동도 보정 시간이 길어진다. 이 이유는 도 22에 도 시하는 바와 같이, 구동 트랜지스터(22)에 흐르는 초기 전류가 백색 계조보다 회색 계조에서 작기 때문이다. 따라서, 구동 트랜지스터(22)의 동작점으로 인해, 이동도의 보정에 필요한 시간이 회색 계조보다 길다.
여기에서, 입력 신호 전압 Vsig의 기입과 동시에 이동도가 보정되면, 기입 트랜지스터(23)의 온 기간은 이동도 보정 기간(신호 기입 기간)이다. 기입 트랜지스터(23)는 입력 신호 전압 Vsig와 기입 펄스 WS 사이의 레벨 차가 임계값 전압을 초과하면 턴온 된다. 따라서, 기입 트랜지스터(23)의 온 기간, 즉 이동도 보정 기간은, 기입 펄스 WS의 트레일링 에지 파형에 의존한다.
이로부터, 기입 펄스 WS가 완만하게 하강하기 때문에, 입력 신호 전압 Vsig가 백색 계조와 같이 클 때에는, 기입 트랜지스터(23)는 기입 펄스의 하이 레벨의 트레일링 에지에서 턴오프된다. 그 결과, 백색 계조의 이동도 보정 기간은 짧게 설정된다. 입력 신호 전압 Vsig가 회색 계조와 같이 작을 때, 기입 트랜지스터(23)는 낮은 레벨의 기입 펄스의 트레일링 에지에서 턴오프된다. 그 결과, 회색 계조의 이동도 보정 기간은 길게 설정된다.
즉, 입력 신호 전압 Vsig의 기입과 이동도 보정을 동시에 처리하는 유기 EL 표시 장치(10)에서, 기입 트랜지스터(23)는 완만하게 하강하는 트레일링 에지(완만한 과도 응답)를 갖는 기입 펄스의 제어하에서, 입력 신호 전압 Vsig를 샘플링해서 기입한다. 그 결과, 회색 계조와 백색 계조 사이에서 최적의 이동도 보정 시간이 상이하다. 이 차를 맞추기 위해서, 각 계조에 대한 최적의 이동도 보정 시간이 설정될 수 있다.
전술한 바와 같이, 각 계조에 대한 최적의 이동도 보정 시간이 설정될 수 있다. 그 결과, 개개의 화소 사이의 이동도 μ의 변동을 제거하는 이동도 보정은, 백색 계조로부터 흑색 계조까지의 전체 계조에 대해 확실한 방식으로 수행될 수 있어, 보다 개선된 화질이 제공된다.
전술한 실시예에서, 화소 회로(20)의 전기 광학 소자로서 유기 EL 소자를 이용한 유기 EL 표시 장치에 본 실시예가 적용된 경우를 예로서 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 소자에 흐르는 전류의 변화에 따라 발광 휘도가 변화되는 전류 구동형의 전기 광학 소자(발광 소자)를 이용한 표시 장치 전반에 대하여 적용 가능하다.
[적용예]
전술한 본 발명의 실시예에 따른 표시 장치는, 생성된 영상 신호의 화상 또는 영상을 표시하도록 설계된 모든 분야에서 사용되는 전자 기기의 표시 장치에 적용 가능하다. 이러한 전자 기기 중에는 도 23 내지 도 27에 도시하는 다양한 기기, 즉, 디지털 카메라, 랩탑형 퍼스널 컴퓨터, 휴대 전화 등의 휴대 단말 장치 및 비디오 캠코더이다. 이하에, 본 발명에 따른 실시예가 적용되는 전자 기기의 예에 대해서 설명한다.
본 발명의 실시예에 따른 표시 장치 중에는 밀봉된 구성을 갖는 모듈 형상의 것도 있다. 이 카테고리에 맞는 표시 장치는 화소 어레이부(30)에 글래스 등의 투명한 대향부를 접착함으로써 형성된 표시 모듈이다. 이 투명한 대향부는 컬러 필터, 보호막 또는 심지어는 차광막을 포함하여도 된다. 표시 모듈은 화소 어레이부 와 외부 기기 사이의 신호 교환을 위해 제공된 회로부나 FPC(flexible printed circuit) 등을 포함하여도 된다.
도 23은 본 발명에 따른 실시예가 적용되는 텔레비전 세트를 도시하는 사시도이다. 본 적용예에 따른 텔레비전 세트는 프론트 패널(102)이나 필터 글래스(103) 등을 포함하는 영상 표시 화면부(101)를 포함한다. 이 텔레비젼 세트는 그 영상 표시 화면부(101)로서 본 발명의 실시예에 따른 표시 장치를 이용함으로써 제작된다.
도 24a 및 도 24b는 본 발명에 따른 실시예가 적용되는 디지털 카메라를 도시하는 사시도이다. 도 24a는 카메라의 앞쪽에서 본 사시도, 도 24b는 카메라의 뒤쪽에서 본 사시도이다. 본 적용예에 따른 디지털 카메라는 플래시 발광부(111), 표시부(112), 메뉴 스위치(113), 셔터 버튼(114) 등을 포함한다. 이 디지털 카메라는 표시부(112)로서 본 발명의 실시예에 따른 표시 장치를 이용함으로써 제작된다.
도 25는 본 발명에 따른 실시예가 적용되는 랩탑형 퍼스널 컴퓨터를 도시하는 사시도이다. 본 적용예에 따른 랩탑형 퍼스널 컴퓨터는 본체(121), 문자 등의 정보를 입력 조작하는 키보드(122), 화상을 표시하는 표시부(123) 등을 포함한다. 이 랩탑형 퍼스널 컴퓨터는 표시부(123)로서 본 발명의 실시예에 따른 표시 장치를 이용함으로써 제작된다.
도 26은 본 발명에 따른 실시예가 적용되는 비디오 캠코더를 도시하는 사시도이다. 본 적용예에 따른 비디오 캠코더는 본체부(131), 피사체를 촬영하는 전방 렌즈(front-facing lens: 132), 화상 촬영을 위한 시작/종료 스위치(133), 표시부(134) 등을 포함한다. 이 비디오 캠코더는 표시부(134)로서 본 발명의 실시예에 따른 표시 장치를 이용함으로써 제작된다.
도 27a 내지 도 27g는 본 발명에 따른 실시예가 적용되는 휴대 전화 등의 휴대 단말 장치를 도시하는 사시도이다. 도 27a는 열린 상태의 휴대 전화의 정면도, 도 27b는 그 측면도, 도 27c는 닫힌 상태의 휴대 전화의 정면도, 도 27d는 좌측면도, 도 27e는 우측면도, 도 27f는 상면도, 도 27g는 하면도이다. 본 적용예에 따른 휴대 전화기는 상측 인클로우져(enclosure: 141), 하측 인클로우져(142), 연결부(이 경우에는 힌지부)(143), 디스플레이(144), 서브 디스플레이(145), 픽처 라이트(146), 카메라(147) 등을 포함한다. 이 휴대 전화기는 디스플레이(144)나 서브 디스플레이(145)로서 본 발명의 실시예에 따른 표시 장치를 이용함으로써 제작된다.
본 발명의 다양한 변형, 조합, 하위 조합 및 변경이 첨부된 특허청구범위의 범위 또는 균등물 내에서 설계 요건 및 다른 요인에 따라 이루어질 수 있다는 것을 당업자는 이해해야 한다.
도 1은 본 발명의 일 실시예에 따른 유기 EL 표시 장치의 구성의 개략적 구성을 도시하는 시스템 구성도.
도 2는 화소(화소 회로)의 구체적인 구성예를 도시하는 회로도.
도 3은 화소의 단면 구조의 일례를 도시하는 단면도.
도 4는 본 발명의 일 실시예에 따른 유기 EL 표시 장치의 동작 설명을 위한 타이밍도.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 유기 EL 표시 장치의 회로 동작의 제1 설명도.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 유기 EL 표시 장치의 회로 동작의 제2 설명도.
도 7은 구동 트랜지스터의 임계값 전압 Vth의 변동에 기인하는 문제를 설명하기 위한 특성도.
도 8은 구동 트랜지스터의 이동도 μ의 변동에 기인하는 문제를 설명하기 위한 특성도.
도 9a 내지 도 9c는 임계값 및 이동도 보정의 유무의 3가지 경우와 비교한 영상 신호 전압 Vsig와 구동 트랜지스터의 드레인-소스간 전류 Ids 사이의 관계의 설명을 위한 특성도.
도 10은 이동도 보정의 문제를 기술하는 타이밍도.
도 11은 이동도 보정의 문제를 해결하는 동작을 기술하는 타이밍도.
도 12는 기입 주사 회로의 구성의 일례를 도시하는 블록도.
도 13은 화소행의 출력 회로의 구성의 일례를 도시하는 회로도.
도 14는 출력 회로의 동작의 설명을 위한 타이밍 파형도.
도 15는 기입 트랜지스터의 오프시의 문제를 설명하기 위한 타이밍 파형도.
도 16은 기입 주사 회로의 구성의 일례를 도시하는 블록도.
도 17은 화소행의 출력 회로의 구성의 일례를 도시하는 회로도.
도 18은 출력 회로의 동작의 설명을 위한 타이밍 파형도.
도 19는 기입 트랜지스터의 오프시의 동작을 설명하기 위한 타이밍 파형도.
도 20은 Vdd2 전원 회로의 구성의 일례를 도시하는 회로도.
도 21은 Vdd2 전원 회로의 동작의 설명을 위한 타이밍 파형도.
도 22는 계조에 따른 최적의 이동도 보정 시간을 설명하기 위한 특성도.
도 23은 본 발명에 따른 실시예가 적용되는 텔레비전 세트를 도시하는 사시도.
도 24a 및 도 24b는 본 발명에 따른 실시예가 적용되는 디지털 카메라를 도시하는 사시도이며, 도 24a는 카메라의 앞쪽에서 본 사시도이며, 도 24b는 카메라 뒤쪽에서 본 사시도.
도 25는 본 발명에 따른 실시예가 적용되는 랩탑형 퍼스널 컴퓨터를 도시하는 사시도.
도 26은 본 발명에 따른 실시예가 적용되는 비디오 카메라를 도시하는 사시도.
도 27a 내지 도 27d는 본 발명에 따른 실시예가 적용되는 휴대 전화기를 도시하는 사시도이며, 도 27a는 열린 상태의 휴대 전화의 정면도, 도 27b는 그 측면도, 도 27c는 닫힌 상태의 휴대 전화의 정면도, 도 27d는 좌측면도, 도 27e는 우측면도, 도 27f는 상면도, 도 27g는 하면도.
[도면의 주요 부분에 대한 부호의 설명]
10: 유기 EL 표시 장치
20: 화소(화소 회로)
21: 유기 EL 소자
22: 구동 트랜지스터
23: 기입 트랜지스터
24: 유지 용량
25: 보조 용량
30: 화소 어레이부
31(31-1 ∼ 31-m): 주사선
32(32-1 ∼ 32-m): 전원 공급선
33(33-1 ∼ 33-n): 신호선
34: 공통 전원 공급선
40: 기입 주사 회로
50: 전원 공급 주사 회로
60: 수평 구동 회로
70: 표시 패널
80: 제어 기판
81: 타이밍 발생기
82: Vdd1 전원 회로
83: Vdd2 전원 회로
90: 플렉시블 케이블

Claims (9)

  1. 전기 광학 소자, 입력 신호 전압을 샘플링해서 기입하는 기입 트랜지스터, 상기 기입 트랜지스터에 의해 기입된 상기 입력 신호 전압을 유지하는 유지 용량 및 상기 유지 용량에 의해 유지된 상기 입력 신호 전압에 기초하여 상기 전기 광학 소자를 구동하는 구동 트랜지스터를 각각 포함하는 화소들이 매트릭스 형상으로 배치되는 화소 어레이부, 및
    전단의 회로 부분과 전원이 분리된 최종단 버퍼를 포함하며, 상기 전단의 버퍼로부터의 주사 신호를 상기 기입 트랜지스터에 인가하여 상기 화소 어레이부의 상기 화소를 행 단위로 선택 주사하는 주사 회로를 구비하고,
    펄스 형상의 전원 전압은 상기 전원 전압의 리딩 에지(leading edge)에서 상기 주사 신호가 상승하도록 상기 최종단 버퍼의 상기 전원 전압에 공급되는 표시 장치.
  2. 제1항에 있어서,
    상기 화소 어레이부의 각 화소는, 상기 기입 트랜지스터에 의한 상기 입력 신호 전압의 기입 기간 동안, 상기 구동 트랜지스터의 드레인-소스간 전류를 게이트 입력에 귀환함으로써 상기 구동 트랜지스터의 드레인-소스간 전류의 이동도에 대한 의존성을 제거하는 보정을 행하는 표시 장치.
  3. 표시 장치의 구동 방법으로서,
    상기 표시 장치는,
    전기 광학 소자, 입력 신호 전압을 샘플링해서 기입하는 기입 트랜지스터, 상기 기입 트랜지스터에 의해 기입된 상기 입력 신호 전압을 유지하는 유지 용량 및 상기 유지 용량에 의해 유지된 상기 입력 신호 전압에 기초하여 상기 전기 광학 소자를 구동하는 구동 트랜지스터를 각각 포함하는 화소들이 매트릭스 형상으로 배치되는 화소 어레이부, 및
    전단의 회로 부분과 전원이 분리된 최종단 버퍼를 포함하며, 상기 전단의 버퍼로부터의 주사 신호를 상기 기입 트랜지스터에 인가하여 상기 화소 어레이부의 상기 화소를 행 단위로 선택 주사하는 주사 회로를 구비하고,
    펄스 형상의 전원 전압은 상기 전원 전압의 리딩 에지에서 상기 주사 신호가 상승하도록 상기 최종단 버퍼의 상기 전원 전압에 공급되는 표시 장치의 구동 방법.
  4. 표시 장치를 구비한 전자 기기로서,
    상기 표시 장치는,
    전기 광학 소자와, 입력 신호 전압을 샘플링해서 기입하는 기입 트랜지스터와, 상기 기입 트랜지스터에 의해 기입된 입력 신호 전압을 유지하는 유지 용량과, 상기 유지 용량에 유지된 입력 신호 전압에 기초하여 상기 전기 광학 소자를 구동하는 구동 트랜지스터를 포함하는 화소들이 매트릭스 형상으로 배치되는 화소 어레 이부, 및
    전단의 회로 부분과 전원이 분리된 최종단 버퍼를 가지며, 상기 전단의 버퍼로부터 기입 트랜지스터에 주사 신호를 인가하여 상기 화소 어레이부의 화소를 행 단위로 선택 주사하는 주사 회로를 구비하고,
    펄스 형상의 전원 전압은 상기 전원 전압의 리딩 에지에서 상기 주사 신호가 상승하도록 상기 최종단 버퍼의 상기 전원 전압에 공급되는 표시 장치를 구비한 전자 기기.
  5. 전기 광학 소자, 입력 신호 전압을 샘플링해서 기입하는 기입 트랜지스터, 상기 기입 트랜지스터에 의해 기입된 상기 입력 신호 전압을 유지하는 유지 용량 및 상기 유지 용량에 의해 유지된 상기 입력 신호 전압에 기초하여 상기 전기 광학 소자를 구동하는 구동 트랜지스터를 각각 포함하는 화소가 매트릭스 형상으로 배치되는 화소 어레이부, 및
    전단의 회로 부분과 전원이 분리된 최종단 버퍼를 포함하며, 상기 최종단 버퍼에 대한 입력 펄스에 기초하는 기입 펄스를 상기 기입 트랜지스터에 인가하여, 상기 화소 어레이부의 상기 화소를 행 단위로 선택 주사하는 주사 회로를 구비하고,
    하강 시간이 상기 입력 펄스의 하강 시간보다 늦은 전원 전압이, 상기 기입 펄스가 상기 전원 전압의 트레일링 에지(trailing edge)에서 하강하도록 상기 최종단 버퍼의 전원에 공급되는 표시 장치.
  6. 제5항에 있어서,
    상기 화소 어레이부의 각 화소는, 상기 기입 트랜지스터에 의한 상기 입력 신호 전압의 기입 기간 동안, 상기 구동 트랜지스터의 드레인-소스간 전류를 게이트 입력에 귀환함으로써 상기 구동 트랜지스터의 드레인-소스간 전류의 이동도에 대한 의존성을 제거하는 보정을 행하는 표시 장치.
  7. 제5항에 있어서,
    상기 전원 전압은 상기 주사 회로의 상기 최종단 버퍼 모두에 공통으로 공급되는 표시 장치.
  8. 표시 장치의 구동 방법으로서,
    상기 표시 장치는,
    전기 광학 소자, 입력 신호 전압을 샘플링해서 기입하는 기입 트랜지스터, 상기 기입 트랜지스터에 의해 기입된 상기 입력 신호 전압을 유지하는 유지 용량 및 상기 유지 용량에 의해 유지된 상기 입력 신호 전압에 기초하여 상기 전기 광학 소자를 구동하는 구동 트랜지스터를 각각 포함하는 화소들이 매트릭스 형상으로 배치되는 화소 어레이부, 및
    전단의 회로 부분과 전원이 분리된 최종단 버퍼를 포함하며, 상기 최종단 버퍼에 대한 입력 펄스에 기초하는 기입 펄스를 상기 기입 트랜지스터에 인가하여, 상기 화소 어레이부의 상기 화소를 행 단위로 선택 주사하는 주사 회로를 구비하고,
    하강 시간이 상기 입력 펄스의 하강 시간보다 늦은 전원 전압이, 상기 기입 펄스가 상기 전원 전압의 트레일링 에지에서 하강하도록 상기 최종단 버퍼의 전원에 공급되는 표시 장치의 구동 방법.
  9. 표시 장치를 구비한 전자 기기로서,
    상기 표시 장치는,
    전기 광학 소자, 입력 신호 전압을 샘플링해서 기입하는 기입 트랜지스터, 상기 기입 트랜지스터에 의해 기입된 상기 입력 신호 전압을 유지하는 유지 용량 및 상기 유지 용량에 의해 유지된 상기 입력 신호 전압에 기초하여 상기 전기 광학 소자를 구동하는 구동 트랜지스터를 각각 포함하는 화소들이 매트릭스 형상으로 배치되는 화소 어레이부, 및
    전단의 회로 부분과 전원이 분리된 최종단 버퍼를 포함하며, 상기 최종단 버퍼에 대한 입력 펄스에 기초하는 기입 펄스를 상기 기입 트랜지스터에 인가하여, 상기 화소 어레이부의 상기 화소를 행 단위로 선택 주사하는 주사 회로를 구비하고,
    하강 시간이 상기 입력 펄스의 하강 시간보다 늦은 전원 전압이, 상기 기입 펄스가 상기 전원 전압의 트레일링 에지에서 하강하도록 상기 최종단 버퍼의 전원에 공급되는 표시 장치를 구비한 전자 기기.
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