KR20080063016A - 액정표시장치 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로서, 보다 상세하게는 게이트-인-패널형 액정표시장치의 게이트구동회로 및 게이트라인의 라인 딜레이로 인한 오작동 현상을 개선한 액정표시장치 및 이의 제조방법에 관한 것이다.
본 발명에서는, 제1 기판에 실장되는 게이트구동회로와, 이에 대응하는 위치의 제2 기판상에 더미 스페이서를 형성함으로써, 게이트구동회로에 포함되는 박막트랜지스터의 채널과 제2 기판 간에 존재하는 기생용량으로 인한 오작동을 방지하며, 또한 공정 중 게이트구동회로에 이물질 유입을 방지하는 효과가 있다.
또한, 중/대형 표시패널을 구비하는 액정표시장치에서, 게이트 구동회로와 접속되는 신호배선의 라인딜레이로 인하여 게이트 구동신호의 출력이 저하되는 현상을 방지하는 효과가 있다.

Description

액정표시장치 및 이의 제조방법{LCD device and Manufacturing method of the same}
도 1은 일반적인 액정표시장치용 액정 셀의 제조 공정을 단계별로 도시한 공정 흐름도이다.
도 2는 종래의 GIP 방식 액정표시장치를 도시한 도면이다.
도 3은 GIP 방식 액정표시장치에서 게이트구동회로의 구성을 개략적으로 도시한 블록도이다.
도 4는 본 발명의 제 1 실시예에 의한 액정표시장치용 액정패널의 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 자른 단면도이다.
도 6은 본 발명의 제1 실시예에 의한 다른 예의 액정표시장치용 액정패널의 단면도이다.
도 7은 본 발명의 제 2 실시예에 의한 액정표시장치용 액정패널의 평면도이다.
도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이다.
도 9는 본 발명의 제 3 실시예에 의한 액정표시장치용 액정패널의 평면도이 다.
도 10은 도 9의 X-X'선을 따라 자른 단면도이다.
도 11은 본 발명의 제 4 실시예에 의한 액정표시장치용 액정패널의 평면도이다.
<도면의 주요부분에 대한 간단한 설명>
AA : 표시영역 NA : 비표시영역
100 : 액정패널 102 : 제1 기판
104 : 제2 기판 120 : 게이트구동회로
202 : 보조 스페이서 204 : 컬럼 스페이서
220 : 씰패턴
본 발명은 액정표시장치에 관한 것으로서, 보다 상세하게는 게이트-인-패널(Gate-In-Panel, 이하 GIP)형 액정표시장치의 게이트구동회로 및 게이트라인의 라인 딜레이(line delay)로 인한 오작동 현상을 개선한 액정표시장치 및 이의 제조방법에 관한 것이다.
일반적으로 액정표시장치는 특정한 형태로 배열되어 있는 액정물질에 전계를 형성하여, 이 액정물질의 배열을 변화시킴으로써 액정 패널을 통과하는 광의 투과율을 조절하고, 이에 대응하는 화상을 표시하는 평판표시장치이다.
상기 액정패널은, 투명 전극이 각각 형성된 두 기판을 대향되게 배치하고, 두 기판 사이에 액정층을 개재하고 봉지(封止)하는 공정을 거쳐 이루어지며, 두 기판의 외측에 편광판을 부착하는 것으로 완성된다.
또한, 상기 액정 셀의 광 투과량은 두 전극에 인가되는 전압 세기로 조절하고, 광 셔터(Shutter) 효과에 의해 문자/화상을 표시한다.
이하, 도 1은 일반적인 액정표시장치용 액정 셀의 제조 공정을 단계별로 도시한 공정 흐름도이다.
st1에서는, 박막트랜지스터 및 박막트랜지스터와 연결된 화소 전극을 가지는 제 1 기판과, 컬러필터 및 컬러필터를 덮는 영역에 형성된 공통 전극을 가지는 제 2 기판을 구비하는 단계이다.
st2에서는, 상기 제 1, 2 기판의 화소 전극 및 공통 전극을 덮는 영역에 제 1, 2 배향막을 각각 형성하는 단계이다.
이 단계에서는, 고분자 박막의 도포(coating)와 러빙(rubbing) 공정을 포함한다. 상기 고분자 박막은 제 1, 2 기판 상의 전체에 균일한 두께로 증착 되어야 하고, 러빙 또한 균일해야 한다.
상기 러빙은 액정의 초기 배열방향을 결정하는 주요한 공정으로, 상기 배향막의 러빙에 의해 정상적인 액정의 구동이 가능하고, 균일한 디스플레이(Display)특성을 갖게 한다.
일반적으로, 상기 고분자 박막 물질로는 유기물질인 폴리이미드(polyimide) 계 물질이 주로 이용되고 있다.
st3에서는, 상기 제 1, 2 기판 중 어느 한 기판 상에 씰패턴(seal pattern)을 형성하는 단계이다.
액정셀에서 씰패턴은 액정 주입을 위한 셀갭 형성과 주입된 액정이 누설되는 것을 방지하는 두 가지 기능을 하며, 열경화성 수지로 이루어진 씰런트(sealant)에 소정의 유리 섬유(glass fiber)를 혼합해서 사용한다.
상기 씰패턴을 형성하는 방법으로는 스크린 인쇄법과 디스펜스(dispense) 인쇄법이 이용된다.
st4에서는, 상기 제 1, 2 기판 중 어느 한 기판 상에 스페이서(Spacer)를 산포하는 단계이다.
스페이서는, 제 1, 2 기판 사이의 셀 갭(cell gap)을 정밀하고 균일하게 유지하기 위한 목적으로 이용되므로, 이 단계에서는 스페이서를 균일한 밀도로 산포해야 하며, 산포 방식은 크게 알코올 등에 스페이서를 혼합하여 분사하는 습식 산포법과 스페이서만을 산포하는 건식 산포법으로 나눌 수 있다.
한 예로, 상기 씰패턴과 스페이서는 서로 다른 기판에 형성하며, 씰패턴은 비교적 평탄화 특성이 좋은 제 2 기판 상에, 스페이서는 하부 기판을 이루는 제 1 기판 상에 형성할 수 있다.
st5에서는, 제 1, 2 기판을 합착하는 단계로서, 제 1, 2 기판의 합착 공정은 각 기판의 설계시 주어지는 마진(Margin)에 의해 결정되는데, 두 기판의 합착 오차 범위를 벗어나면, 빛이 새어나오게 되어 액정셀의 구동시 원하는 화질 특성을 기대할 수 없기 때문에, 보통 수 ㎛의 정밀도가 요구된다.
다음, st6에서는 합착된 두 기판을 셀 단위 절단하는 공정이다.
셀 절단 공정은 유리기판 보다 경도가 높은 다이아몬드 재질의 펜으로 기판 표면에 절단선을 형성하는 스크라이브(Scribe) 공정과 힘을 가해 절단하는 브레이크(Break) 공정으로 이루어진다.
st7에서는, 셀 단위로 절단된 두 기판 사이에 액정을 개재하는 단계이다.
액정셀은 수백 cm2의 면적에 수 ㎛의 갭을 갖는다. 따라서, 이런 구조의 셀에 효과적으로 액정을 주입하는 방법으로는 셀 내외의 압력차를 이용한 진공 주입법이 가장 널리 이용된다.
액정을 주입한 다음에는, 액정 주입구를 봉지(封止)하는 공정이 이어지고, 그 다음에는 품질검사를 거쳐 선별된 액정셀의 외측에 편광판을 부착하고, 외부 시스템에서 입력되는 RGB 데이터 및 각종 제어신호를 적절한 전기적 신호로 변환하는 구동회로가 액정패널과 별도의 PCB 기판에 제작되어 부착된다.
이러한 액정표시장치에 있어서, 최근에는 상기 게이트 구동회로를 액정패널내에 실장하여, 제조 원가를 절감하고 전력소모를 최소화하는 게이트 인 패널(Gate In Panel 이하, GIP)방식의 액정표시장치가 제안되었다.
도 2는 종래의 GIP 방식 액정표시장치를 도시한 도면으로써, 도 2를 참조하면 액정패널(1)에는 다수개의 게이트라인(GL)과 데이터라인(DL)이 교차하여 배열 되고, 그 게이트라인(GL)과 데이터라인(DL)의 교차점에 화소(P)가 위치하며, 이러한 화소(P)에는 스위칭 소자인 박막트랜지스터(Thin Film Transistor)와, 박막트랜지스터(T)에 연결된 화소전극이 구비된다. 이때, 상기 박막트랜지스터(T)는 상기 게이트라인(GL)으로부터 신호를 입력받아 스위칭 동작을 하며, 상기 데이터라인(DL)과 화소전극을 전기적으로 연결한다. 화소전극은 공통전극과 함께 액정 커패시터(Clc)를 형성하며, 액정 커패시터(Clc)는 스토리지 커패시터(Cst)와 연결된다.
여기서, 상기 박막트랜지스터(T)가 형성되는 부분을 표시영역(AA)이라고 하고, 이 이외의 부분, 후술하는 구동회로가 실장되는 부분은 비표시영역(NA)이라고 정의한다.
게이트구동회로(2)는 게이트구동신호를 상기 게이트라인(GL)에 순차적으로 공급하여 액정패널(1) 상의 화소가 한 수평라인분씩 선택되도록 한다. 또한, 상기 데이터구동회로(3)는 게이트라인(GL)이 순차적으로 선택될 때마다, 상기 데이터라인(DL)에 RGB 데이터신호를 공급한다. 이에 따라 화소별로 공급되는 데이터신호에 따라 상기 화소전극과 공통전극 사이에 형성되는 전계에 의해 액정층의 광투과율을 조절함으로써 화상을 표시하게 된다.
이러한 GIP 방식 액정표시장치의 게이트구동회로(2)는 화소(P)의 TFT와 동일한 공정을 거쳐 액정패널(1)의 기판 상에 구성된다. 즉, 상술한 도 1의 st1단계에서, 박막트랜지스터 및 박막트랜지스터와 연결된 화소 전극을 제1 기판에 형성시, 함께 형성되게 된다. 참고로, 데이터구동회로(3)는 액정패널(1)의 기판 상에 구성될 수도 있고, 그렇지 않을 수도 있다.
도 3은 GIP 방식 액정표시장치에서 게이트구동회로의 구성을 개략적으로 도시한 블록도로서, 도 3을 참조하면 게이트구동회로(2)는 4개의 클럭신호를 입력받아 구동하는 N(N은 자연수)개의 스테이지 회로로 구성되는 쉬프트레지스터를 포함한다.
상기 스테이지 회로 중 제1 스테이지회로는 제1 클럭신호(CLK1)와 외부로부터 개시신호(VstN)를 입력받아 첫 번째 수평라인에 제1 게이트구동신호(Vout1)를 출력한다. 제2 스테이지회로는 제2 클럭신호(CLK2)와 개시신호로서 제1 게이트구동신호(Vout1)를 입력받아 두 번째 수평라인에 제2 게이트구동신호(Vout2)를 출력한다. 제3 스테이지회로는 제3 클럭신호(CLK3)와 개시신호로서 제2 게이트구동신호(Vout2)를 입력받아 세 번째 수평라인에 제3 게이트구동신호(Vout3)를 출력한다. 제4 스테이지회로는 제4 클럭신호(CLK4)와 개시신호로서 제3 게이트구동신호(Vout3)를 입력받아 네 번째 수평라인에 제4 게이트구동신호(Vout4)를 출력한다. 제5 스테이지회로는 제1 클럭신호(CLK1)와 개시신호로서 제4 게이트구동신호(Vout4)를 입력받아 다섯번째 수평라인에 제5 게이트구동신호(Vout5)를 출력한다. 마침내, N번째 스테이지회로는 제m 클럭신호(CLKm : m은 1 내지 4 중의 하나)와 N-1번째 스테이지회로의 게이트구동신호(Vout(N-1))를 개시신호(VstN)로써 입력받아, N번째 수평라인에 N번째 게이트구동신호(VoutN)를 출력하게 된다.
이러한 구조의 GIP 게이트구동회로(2)의 스테이지회로는 각각이 다수의 박막트랜지스터를 포함하며, 이는 상기 액정패널(1)의 표시영역(AA)에 형성되는 박막트랜지스터보다 그 채널의 폭(Channel Width)이 수백 배에 달한다.
이로 인해, 비표시영역(N/A)에 실장되는 게이트구동회로(2)의 박막트랜지스터는 상기 제2 기판과의 기생용량(Parasitic Capacitance)이 표시영역(A/A)보다 더 크고, 이러한 기생용량은 박막트랜지스터의 특성을 저하시키게 되고, 이는 게이트구동신호(VoutN)에 영항을 미치게 되어, 오작동의 주 원인이 된다.
또한, 상술한 바와 같이, 비표시영역(NA)에 게이트구동회로(2)가 형성된 상태에서 도 1의 액정 셀의 제조 공정을 진행하게 되고, 이때 상기 게이트구동회로(2)에 이물질이 유입될 수 있으며, 단 하나의 박막트랜지스터에 이물질이 삽입되면 단락(short)으로 인하여 이와 연결된 하나의 스테이지회로 전체가 OFF되어 버리는 불량이 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로써, GIP 방식 액정표시장치의 게이트구동회로에 포함되는 박막트랜지스터의 채널과 공통 전극 간에 존재하는 기생용량으로 인한 오작동을 방지하는 GIP 형 액정표시장치 및 이의 제조방법을 제공하는 데 제 1 목적이 있다.
또한, 게이트 구동회로에 이물질 유입으로 인한 단락문제를 해결하는 GIP 형 액정표시장치 및 이의 제조방법을 제공하는 데 제 2 목적이 있다.
또한, 중/대형 표시패널을 구비하는 액정표시장치에서, 게이트 구동회로와 접속되는 신호배선의 라인딜레이(Line delay)로 인하여 게이트 구동신호의 출력이 저하되는 현상을 방지하는 액정표시장치 및 이의 제조방법을 제공하는 데 제 3 목 적이 있다.
상기한 목적을 달성하기 위해, 본 발명의 액정표시장치는 일정간격 이격되고, 각각은 표시영역과 비표시영역을 포함하는 제1 기판 및 제2 기판과, 상기 제1 및 제2 기판 사이에 개재되는 액정층과, 상기 제1 및 제2 기판 사이의 상기 비표시영역에 위치하는 씰패턴과, 상기 제1 기판의 상기 비표시영역에 위치하는 구동회로와, 상기 제 1 및 제 2 기판 사이의 상기 표시영역에 위치하는 다수의 컬럼 스페이서 및 상기 비표시영역의 상기 구동회로와 상기 제 2 기판 사이에 형성되는 제 1 보조 스페이서를 포함한다.
상기 구동회로는 신호배선을 포함하며, 상기 제 1 보조 스페이서는 상기 신호배선 상부에 위치한다.
본 발명의 액정표시장치는 상기 제 2 기판의 상기 표시영역과 상기 비표시영역에 공통전극을 더 포함하며, 상기 제 1 보조 스페이서는 상기 제 2 기판의 상기 비표시영역에 있는 상기 공통전극 상부에 위치한다.
본 발명의 액정표시장치는 상기 제 1 및 제 2 기판 사이에 상기 표시영역의 가장자리를 따라 제 2 보조 스페이서를 더 포함한다. 상기 제 1 및 제 2 보조 스페이서는 다수의 패턴이 촘촘하게 배열된 허니컴 구조이다.
상기 제 1 및 제 2 기판은 다수의 단위 셀을 포함하며, 상기 단위 셀 사이에 제 3 보조 스페이서가 위치한다.
상기 구동회로는 상기 씰패턴의 안쪽에 위치한다.
상기 구동회로는 신호배선을 포함하며, 상기 제 1 보조 스페이서는 상기 신호배선 상부에 위치한다.
본 발명의 액정표시장치는 상기 제 2 기판의 상기 표시영역과 상기 비표시영역에 공통전극을 더 포함하며, 상기 제 1 보조 스페이서는 상기 제 2 기판의 상기 비표시영역에 있는 상기 공통전극 상부에 위치한다.
본 발명의 액정표시장치는 상기 제 1 및 제 2 기판 사이에 상기 표시영역의 가장자리를 따라 제 2 보조 스페이서를 더 포함한다. 상기 제 1 및 제 2 보조 스페이서는 다수의 패턴이 촘촘하게 배열된 허니컴 구조이다.
상기 제 1 및 제 2 기판은 다수의 단위 셀을 포함하며, 상기 단위 셀 사이에 제 3 보조 스페이서가 위치한다.
상기 씰패턴은 내부에 도전성 볼 스페이서를 포함한다.
상기 제 1 보조 스페이서는 상기 컬럼 스페이서와 동일물질로 형성된다.
상기 제 1 보조 스페이서는 유기물질로 형성된다.
본 발명의 다른 예에 따른 액정표시장치는 일정간격 이격되고, 표시영역과 비표시영역이 정의되어 있는 제1 기판 및 제2 기판과, 상기 제1 및 제2 기판 사이에 개재되는 액정층과, 상기 제1 및 제2 기판 사이의 상기 비표시영역에 위치하는 씰패턴과, 상기 제1 기판의 상기 비표시영역에 위치하며, 신호배선을 가지는 구동회로와, 상기 제 1 및 제 2 기판 사이의 상기 표시영역에 위치하는 다수의 컬럼 스페이서 및 상기 비표시영역의 상기 신호배선과 상기 제 2 기판 사이에 형성되는 보 조 스페이서를 포함한다. 여기서, 상기 제 2 기판의 상기 표시영역과 상기 비표시영역에 공통전극을 더 포함하며, 상기 보조 스페이서는 상기 제 2 기판의 상기 비표시영역에 있는 상기 공통전극 상부에 위치한다.
본 발명에 따른 액정표시장치의 제조 방법은 일정간격 이격되고, 각각은 표시영역과 비표시영역을 가지는 제 1 및 제 2 기판을 포함하는 액정표시장치의 제조 방법에 있어서, 상기 제1 및 제2 기판 사이의 상기 비표시영역에 씰패턴을 형성하는 단계와, 상기 제1 기판의 상기 비표시영역에 구동회로를 형성하는 단계와, 상기 제 1 및 제 2 기판 사이의 상기 표시영역에 다수의 컬럼 스페이서를 형성하는 단계와, 상기 비표시영역에 상기 구동회로의 신호배선 상에 보조 스페이서를 형성하는 단계 및 상기 제1 및 제2 기판 사이에 개재되는 액정층을 형성하는 단계를 포함한다.
본 발명의 다른 예에 따른 액정표시장치의 제조 방법은 표시영역과 비표시영역이 정의되어 있는 제1 기판 및 제2 기판을 준비하는 단계와, 상기 제1 기판의 상기 비표시영역에 구동회로를 형성하는 단계와, 상기 제 1 및 제 2 기판 중 하나의 상기 표시영역에 다수의 컬럼 스페이서를 형성하는 단계와, 상기 제 1 및 제 2 기판 중 하나의 상기 비표시영역에 상기 구동회로와 대응하는 제 1 보조 스페이서를 형성하는 단계와, 상기 제1 및 제2 기판 중 하나의 상기 비표시영역에 씰패턴을 형성하는 단계 및 상기 제 1 및 제 2 기판을 합착하는 단계를 포함한다.
상기 제 1 보조 스페이서를 형성하는 단계는 상기 컬럼 스페이서를 형성하는 단계와 동시에 수행된다.
상기 제 1 보조 스페이서는 유기물질로 형성된다.
본 발명의 액정표시장치 제조 방법은 상기 표시영역의 가장자리에 다수의 패턴이 촘촘하게 배열된 허니컴 구조의 제 2 보조 스페이서를 형성하는 단계를 더 포함한다. 상기 제 1 보조 스페이서는 허니컴 구조를 가진다.
본 발명의 액정표시장치 제조 방법은 상기 제 1 및 제 2 기판 상에, 각각은 상기 씰패턴과 상기 구동회로, 상기 컬럼 스페이서 및 상기 제 1 보조 스페이서를 포함하는 다수의 단위 셀을 형성하는 단계와, 상기 단위 셀 사이에 제 2 보조 스페이서를 형성하는 단계 및 상기 제 1 및 제 2 기판을 상기 단위 셀로 절단하는 단계를 더 포함하며, 상기 제 1 보조 스페이서를 형성하는 단계는 상기 제 2 보조 스페이서를 형성하는 단계와 동시에 수행된다.
상기 구동회로를 형성하는 단계는 신호배선을 형성하는 단계를 포함하며, 상기 제 1 보조 스페이서는 상기 신호배선과 대응되는 위치에 형성한다.
본 발명의 액정표시장치 제조 방법은 상기 제 1 및 제 2 기판을 합착하는 단계 이후에, 액정을 주입하는 단계를 더 포함한다.
본 발명의 액정표시장치 제조 방법은 상기 제 1 및 제 2 기판을 합착하는 단계 이전에, 상기 제 1 및 제 2 기판 중 하나에 액정을 적하하는 단계를 더 포함한다. 이때, 상기 씰 패턴은 상기 제 2 기판에 형성되고, 상기 액정은 상기 제 1 기판에 적하된다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 액정표시장치 및 이의 제조 방법을 설명하면 다음과 같다.
본 발명의 실시예에서는 액정표시장치의 제조공정에 있어서, 종래와 동일한 공정을 포함하며, 다만, 이러한 공정과정 중, 상기 st4 단계에서 상기 스페이서로는 볼 스페이서(ball spacer)가 널리 이용되었으나, 최근 제안된 사진식각 공정을 이용하여 일정위치에 스페이서 패턴을 형성하는 방식의 컬럼 스페이서(Column spacer)를 이용한다.
상기 컬럼 스페이서에 의하면, 셀갭을 용이하게 유지할 수 있고, 비화소 영역 상에 고정되게 형성할 수 있으므로 스페이서에 의한 빛샘 발생을 줄일 수 있으며, 작은 셀갭이 요구되는 모델에 적용시에도 셀갭을 정밀하게 제어할 수 있고, 스페이서의 위치 고정에 의해 제품의 견고성을 높일 수 있으며 이러한 특성에 의해 화면 터치시의 리플(ripple) 현상을 방지할 수 있는 장점을 가진다.
도 4는 본 발명의 제 1 실시예에 의한 액정표시장치의 액정패널의 평면도이다.
도시한 바와 같이, 본 발명의 실시예에 의한 액정패널(100)은 게이트구동회로(120)가 실장되는 비표시영역(NA)을 포함하는 제 1 기판(102)이 배치되어 있고, 제 1 기판(102)과 대향된 위치에는 컬럼 스페이서(204)가 형성되는 제 2 기판(104)이 배치되어 있으며, 제 1, 2 기판(102, 104)의 테두리부에는 일측에 액정 주입구(210)를 가지는 씰패턴(220)이 형성되어 있다.
상기 씰패턴(220) 영역은 내측으로 화면을 구현하는 표시 영역(AA)으로 정의되며, 상기 표시 영역(AA) 내에는 감광성 물질인 포토레지스트(photo resist)를 이 용한 패터닝(patterning) 공정으로 정의되는 사진식각(photolithography) 공정에 의해 표시 영역(AA) 내 셀 갭을 일정하게 유지하는 역할의 컬럼 스페이서(204)가 서로 일정간격 이격되게 다수 개 형성되어 있다. 컬럼 스페이서(204)의 물질로는 아크릴계 유기물이 이용될 수 있으며, 또는 감광성유기물질을 이용하여 별도의 포토레지스트 없이 감광성유기물질을 직접 노광 및 현상함으로써 형성될 수도 있다.
그리고, 상기 제 1, 2 기판(102, 104) 사이에는 액정층(미도시)이 개재되어 있다.
또한, 제2 기판(104)에는, 상기 게이트구동회로(120)의 상부로 컬럼 스페이서(204)와 동일한 물질로 형성된 보조 스페이서(202)가 형성되어 있다.
상기 보조 스페이서(202)는 컬럼 스페이서(204)와 동일 공정에서 동일 물질로 형성될 수 있으며, 이러한 경우 별도의 공정 추가가 필요하지 않다.
여기서, 보조 스페이서(202)는 가능한 게이트구동회로(120) 상부를 전부 덮는 형태로 형성되는 것이 바람직하며, 특히 형성물질은 유기물이다.
이에 따라, 상기 보조 스페이서(202)가 상기 게이트구동회로(120)의 상부를 덮게 됨으로써, 상술한 도1 의 st5단계인 제 1, 2 기판(102, 104)을 합착하는 단계 이후 공정에서 발생할 수 있는 이물질의 유입을 방지 할 수 있다.
도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 자른 단면도이다.
도시한 바와 같이, 액정패널(100)의 일측부는, 제1 및 제2 기판(102, 104)이 소정거리 이격되어 합착되고, 씰패턴(220)을 중심으로 내측으로는 표시영역(AA)이 정의되고, 이 부분에는 액정층(160)이 개재되며, 외측으로는 비표시영역(NA)이 정 의 된다.
또한, 상기 비표시영역(NA)에서 제1 기판(102)의 상부로는 게이트구동회로(120) 및 이의 신호배선(125)이 실장되고, 제2 기판(104)의 하부로는 공통전극(106)이 형성되며, 특히 상기 게이트구동회로(120)에 대응하는 위치에 보조 스페이서(202)가 형성되어 있다.
이에 따라, 제1 및 제2 기판(102, 104)의 합착공정이후 발생하는 이물질의 유입을 방지할 수 있다.
이하, 도면을 참조하여 본 발명의 다른 예에 의한 액정표시장치 및 이의 제조방법을 설명하도록 한다.
본 발명의 다른 예에서는 액정패널의 중,대형화로 인하여 상기 게이트구동회로의 신호배선이 길어짐에 따라 발생하는 라인 딜레이에 의한 게이트구동신호의 출력저하 현상을 개선하기 위한 것이다.
도 6은 본 발명의 제1 실시예에 의한 다른 예의 액정표시장치용 액정패널의 단면도이며, 도 6에서는 편의상 상기 제1 실시예의 일례와 동일한 구성요소는 동일한 부호로 나타내었다.
도시한 바와 같이, 액정패널(100)의 일측부는, 제1 및 제2 기판(102, 104)이 소정거리 이격되어 합착되고, 씰패턴(220)을 중심으로 내측으로는 표시영역(AA)이 정의되고, 이 부분에는 액정층(160)이 개재되며, 외측으로는 공통전극(106)이 연장 형성되는 비표시영역(NA)이 정의되며, 이는 제1 실시예의 일례와 동일한 구조이나, 상기 비표시영역(NA)에서 제1 기판(102)의 상부로 실장되는 게이트구동회로(120)의 신호배선(125)에 대응하는 위치에 제2 기판(104)의 보조 스페이서(302)가 형성되는 것이 상기 제1 실시예의 일례와의 차이점이다.
제1 실시예의 두 가지 예를 모두 고려하여 게이트구동회로(120) 및 이의 신호배선(125)상부에 모두 보조 스페이서(도 5의 202, 도 6의 302)를 배치할 수도 있으며, 이러한 경우 게이트구동회로(120)와, 이의 신호배선(125)의 단차가 고려되어야 한다.
한편, 제 2 기판(104) 상의 공통전극(106)을 제 1 기판(102) 상에 실장되는 구동회로(미도시)와 연결하기 위해, 일반적으로 은접점(Ag dot)이 제 1 및 제 2 기판(102, 104) 사이에 형성된다. 그러나, 이러한 은접점을 형성하는 공정은 매우 복잡하며 많은 시간을 필요로 한다는 문제가 있다. 따라서, 최근에는 도전성 볼 스페이서를 내부에 포함하는 씰패턴을 이용하여, 공통전극을 구동회로와 연결시키는 방법이 제안되었다.
이러한 씰패턴을 이용하는 본 발명의 제 2 실시예에 의한 액정패널을 도 7 및 도 8에 도시한다. 도 7은 본 발명의 제 2 실시예에 의한 액정표시장치용 액정패널의 평면도이고, 도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이다.
도시한 바와 같이, 본 발명의 제 2 실시예에 의한 액정패널(400)은 제 1 및 제 2 기판(402, 404)을 포함하며, 제 1 및 제 2 기판(402, 404)에는 화상이 표시되는 표시영역(AA)과 표시영역을 둘러싸는 비표시영역(NA)이 정의된다. 도시하지 않았지만, 표시영역(AA)의 제 1 기판(402) 안쪽면에는 다수의 게이트라인과 데이터라인이 교차하여 화소영역을 정의하고, 게이트라인과 데이터라인의 교차지점에는 박 막트랜지스터가 위치하며, 각 화소영역에는 박막트랜지스터와 연결되는 화소전극이 위치한다. 또한, 화소영역에는 화소전극과 연결되는 스토리지 커패시터가 더 위치할 수 있다. 표시영역(AA)의 제 2 기판(404) 안쪽면에는 블랙매트릭스(미도시)와 컬러필터층(미도시) 및 공통전극(406)이 형성되어 있다. 공통전극(406)은 화소전극과 함께 액정커패시터를 형성하며, 비표시영역(NA)까지 연장되어 있다.
표시영역(AA)에서 화소영역 이외의 부분에는 다수의 컬럼 스페이서(504)가 형성되어 제 1 및 제 2 기판(402, 404) 사이의 간격을 균일하게 유지한다.
비표시영역(NA)에는 표시영역(AA)을 둘러싸는 씰패턴(520)이 형성되어 있으며, 씰패턴(520) 안쪽에는 게이트구동회로(420) 및 이의 신호배선(425)이 형성되어 있다. 게이트구동회로(420) 상부에는 보조 스페이서(502)가 형성되어 있다. 컬럼 스페이서(504)와 씰패턴(520)은 서로 다른 기판에 형성될 수 있다. 즉, 컬럼 스페이서(504)는 제 2 기판(404)에 형성되고, 씰패턴(520)은 제 1 기판(402)에 형성될 수 있다. 또는, 컬럼 스페이서(504)와 씰패터(520)은 동일 기판에 형성될 수도 있다.
표시영역(AA)의 제 1, 2 기판(402, 404) 사이에는 액정층(460)이 개재되어 있다.
여기서, 씰패턴(520)은 액정적하방식에 이용되는 닫힌 구조를 가질 수 있다. 액정적하방식을 이용한 액정표시장치의 제조 방법에서는, 액정패널의 일 기판 상에 씰패턴을 형성하고, 다른 기판 상에 컬럼 스페이서를 형성한 다음, 컬럼 스페이서가 형성된 기판 상에 액정을 적하한다. 이어, 두 기판을 합착하고, 합착된 두 기 판을 셀 단위로 절단한다. 이러한 액정적하방식은 기판 상에 직접 액정을 적하하여 소요 시간이 짧으며, 기판에 적하되는 액정의 양이 정확히 제어되므로 액정의 소모율을 낮출 수 있다. 이때, 씰패턴이 형성된 기판 상에 액정을 적하할 수도 있으나, 씰패턴과 액정의 접촉에 의한 불량을 최소화하기 위해, 씰패턴과 다른 기판 상에 액정을 적하하는 것이 바람직하다.
앞서 언급한 바와 같이, 씰패턴(520)은 내부에 도전성 볼 스페이서를 포함하여 도전성을 띤다. 따라서, 게이트구동회로(420)가 씰패턴(520) 외부에 형성될 경우, 씰패턴(520)이 게이트구동회로(420) 및 게이트라인(미도시)과 접촉하여 서로 다른 게이트라인 사이 또는 게이트라인과 공통전극(406) 사이에 전기적 단락이 발생할 수 있다. 이를 방지하기 위해, 본 발명의 제 2 실시예에서는 게이트구동회로(420)가 씰패턴(520)의 내부에 위치한다.
그런데, 게이트구동회로(420)가 씰패턴(520) 내부에 위치할 경우, 액정층(460)이 게이트구동회로(420) 상부에도 위치하게 되어, 게이트구동회로(420)와 공통전극(406) 사이에 액정층(460)을 유전체로 기생용량이 생길 수 있다.
따라서, 본 발명의 제 2 실시예에서는 게이트구동회로(420) 상부에 보조 스페이서(502)를 형성하여, 게이트구동회로(420)와 공통전극(406) 사이에 기생용량이 생기는 것을 방지할 수 있다. 여기서, 보조 스페이서(502)는 유기물로 형성되는 것이 바람직하며, 공정 감소를 위해 컬럼 스페이서(504)와 동일 물질로 동일 공정을 통해 형성될 수 있다. 보조 스페이서(502)는 가능한 게이트구동회로(420) 상부를 전부 덮는 형태로 형성되는 것이 바람직하다.
또한, 제 1 실시예에서 언급한 바와 같이, 보조 스페이서(502)를 신호배선(425) 상부에 형성할 수도 있으며, 게이트구동회로(420)과 신호배선(425) 상부 모두에 보조 스페이서를 형성할 수도 있다.
한편, 앞서 언급한 것처럼, 액정을 씰패턴과 다른 기판 상에 적하할 경우, 액정이 표시영역의 바깥쪽으로 흘러내리는 문제가 발생할 수도 있다. 따라서, 이를 방지하기 위해, 표시영역의 가장자리에 허니컴(honeycomb) 구조의 보조 스페이서를 더 형성할 수 있다. 이러한 허니컴 구조의 보조 스페이서를 포함하는 본 발명의 제 3 실시예에 의한 액정패널을 도 9 및 도 10에 도시한다. 도 9는 본 발명의 제 3 실시예에 의한 액정표시장치용 액정패널의 평면도이고, 도 10은 도 9의 X-X'선을 따라 자른 단면도이다.
도시한 바와 같이, 본 발명의 제 3 실시예에 의한 액정패널(600)은 제 1 및 제 2 기판(602, 604)을 포함하며, 제 1 및 제 2 기판(602, 604)에는 화상이 표시되는 표시영역(AA)과 표시영역을 둘러싸는 비표시영역(NA)이 정의된다.
표시영역(AA)에는 화소영역 이외의 부분에 다수의 컬럼 스페이서(704)가 형성되어 제 1 및 제 2 기판(602, 604) 사이의 간격을 균일하게 유지한다.
비표시영역(NA)에는 표시영역(AA)을 둘러싸는 씰패턴(720)이 형성되어 있으며, 비표시영역(NA)의 씰패턴(720) 안쪽에는 게이트구동회로(620) 및 이의 신호배선(625)이 형성되어 있다. 씰패턴(720)은 닫힌 구조를 가지며, 내부에 도전성 볼 스페이서를 포함한다. 게이트구동회로(620) 상부에는 제 1 보조 스페이서(702)가 형성되어 있다.
표시영역(AA)의 가장자리에는 제 2 보조 스페이서(706)가 더 형성된다.
씰패턴(720) 내부의 제 1, 2 기판(402, 404) 사이에는 액정층(460)이 개재되어 있다.
제 1 보조 스페이서(702)는 표시영역(AA)의 가장자리 일측까지 연장되어, 제 2 보조 스페이서(706)와 함께 액정층(460)을 둘러싼다. 제 1 및 제 2 보조 스페이서(702, 706)는 다수의 패턴이 촘촘하게 이격되어 벌집모양을 이루는 허니컴 구조를 가진다. 따라서, 앞서 언급한 것처럼, 제 1 및 제 2 보조 스페이서(706)는 적하된 액정이 표시영역(AA) 바깥쪽으로 흘러내리는 것을 방지한다.
공정의 감소를 위해, 이러한 제 1 및 제 2 보조 스페이서(702, 706)는 컬럼 스페이서(704)와 동일 물질로 동일 공정을 통해 형성되는 것이 바람직하다. 한편, 이러한 허니컴 모양의 제 1 보조 스페이서(702)는 신호배선(625) 상부에 형성될 수도 있고, 게이트구동회로(620)와 신호배선(625) 상부 모두에 형성될 수도 있다.
이와 같이, 본 발명의 제 3 실시예에서는 게이트구동회로(620) 상부에 허니컴 구조의 제 1 보조 스페이서(702)를 형성하여, 게이트구동회로(620)와 공통전극(606) 사이에 기생용량이 생기는 것을 방지할 수 있다.
앞서 언급한 것처럼, 액정표시장치는 대형 기판 상에 액정패널이 되는 단위 셀을 다수 개 형성한 다음, 이를 각각의 단위 셀로 절단하여 형성된다. 이때, 기판의 크기가 커질수록, 공정 중 두 기판 사이의 간격을 균일하게 유지하는 것이 중요하므로, 이를 위해 단위 셀 사이에는 별도의 보조 스페이서를 형성한다.
이러한 단위 셀 사이의 보조 스페이서를 포함하는 본 발명의 제 4 실시예에 의한 액정패널을 도 11에 도시한다. 도 11은 본 발명의 제 4 실시예에 의한 액정표시장치용 액정패널의 평면도이다. 도 11은 각각 액정패널이 되는 다수의 단위 셀을 포함하는 두 기판이 합착된 모습을 도시한 것이다.
도시한 바와 같이, 각 단위 셀(C1, C2, C3, C4)에는 표시영역(AA)과 비표시영역(NA)이 정의되어 있다. 표시영역(AA)에는 다수의 컬럼 스페이서(904)가 형성되어 있고, 액정층(미도시)이 위치한다. 비표시영역(NA)에는 표시영역(AA)을 둘러싸는 씰패턴(920)이 형성되어 있고, 씰패턴(920) 안쪽에는 게이트구동회로(820)가 위치한다. 게이트구동회로(820) 상부에는 제 1 보조 스페이서(902)가 형성되어 있다. 단위 셀(C1, C2, C3, C4) 사이에는 제 2 보조 스페이서(910)가 형성되어 있다. 단위 셀(C1, C2, C3, C4) 중 임의의 둘 사이에 위치하는 제 2 보조 스페이서(910)는 다른 부분에 위치하는 것과 분리된 형태일 수 있으며, 하나의 패턴일 수도 있다.
여기서, 제 1 보조 스페이서(902)는 단위 셀(C1, C2, C3, C4) 사이의 제 2보조 스페이서(910)와 동일 물질로 동일 공정을 통해 형성될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 실시예에 의한 GIP 방식 액정표시장치 및 이의 제조방법은, 게이트구동회로에 포함되는 박막트랜지스터의 채널과 제2 기판간에 존재하는 기생용량으로 인한 오작동을 방지하며, 또한 공정 중 게이트구동회로에 이물질 유입을 방지하는 효과가 있다.
또한, 중/대형 표시패널을 구비하는 액정표시장치에서, 게이트 구동회로와 접속되는 신호배선의 라인딜레이(Line delay)로 인하여 게이트 구동신호의 출력이 저하되는 현상을 방지하는 효과가 있다.

Claims (30)

  1. 일정간격 이격되고, 각각은 표시영역과 비표시영역을 포함하는 제1 기판 및 제2 기판과;
    상기 제1 및 제2 기판 사이에 개재되는 액정층과;
    상기 제1 및 제2 기판 사이의 상기 비표시영역에 위치하는 씰패턴과;
    상기 제1 기판의 상기 비표시영역에 위치하는 구동회로와;
    상기 제 1 및 제 2 기판 사이의 상기 표시영역에 위치하는 다수의 컬럼 스페이서; 및
    상기 비표시영역의 상기 구동회로와 상기 제 2 기판 사이에 형성되는 제 1 보조 스페이서
    를 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 구동회로는 신호배선을 포함하며, 상기 제 1 보조 스페이서는 상기 신호배선 상부에 위치하는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 제 2 기판의 상기 표시영역과 상기 비표시영역에 공통전극을 더 포함하며, 상기 제 1 보조 스페이서는 상기 제 2 기판의 상기 비표시영역에 있는 상기 공통전극 상부에 위치하는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 기판 사이에 상기 표시영역의 가장자리를 따라 제 2 보조 스페이서를 더 포함하는 것을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 보조 스페이서는 다수의 패턴이 촘촘하게 배열된 허니컴 구조인 것을 특징으로 하는 액정표시장치.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 기판은 다수의 단위 셀을 포함하며, 상기 단위 셀 사이에 제 3 보조 스페이서가 위치하는 것을 특징으로 하는 액정표시장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 기판은 다수의 단위 셀을 포함하며, 상기 단위 셀 사이에 제 2 보조 스페이서가 위치하는 것을 특징으로 하는 액정표시장치.
  8. 제 1 항에 있어서,
    상기 구동회로는 상기 씰패턴의 안쪽에 위치하는 것을 특징으로 하는 액정표시장치.
  9. 제 8 항에 있어서,
    상기 구동회로는 신호배선을 포함하며, 상기 제 1 보조 스페이서는 상기 신호배선 상부에 위치하는 것을 특징으로 하는 액정표시장치.
  10. 제 8 항에 있어서,
    상기 제 2 기판의 상기 표시영역과 상기 비표시영역에 공통전극을 더 포함하며, 상기 제 1 보조 스페이서는 상기 제 2 기판의 상기 비표시영역에 있는 상기 공통전극 상부에 위치하는 것을 특징으로 하는 액정표시장치.
  11. 제 8 항에 있어서,
    상기 제 1 및 제 2 기판 사이에 상기 표시영역의 가장자리를 따라 제 2 보조 스페이서를 더 포함하는 것을 특징으로 하는 액정표시장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 보조 스페이서는 다수의 패턴이 촘촘하게 배열된 허니컴 구조인 것을 특징으로 하는 액정표시장치.
  13. 제 11 항에 있어서,
    상기 제 1 및 제 2 기판은 다수의 단위 셀을 포함하며, 상기 단위 셀 사이에 제 3 보조 스페이서가 위치하는 것을 특징으로 하는 액정표시장치.
  14. 제 8 항에 있어서,
    상기 제 1 및 제 2 기판은 다수의 단위 셀을 포함하며, 상기 단위 셀 사이에 제 2 보조 스페이서가 위치하는 것을 특징으로 하는 액정표시장치.
  15. 제 8 항에 있어서,
    상기 씰패턴은 내부에 도전성 볼 스페이서를 포함하는 것을 특징으로 하는 액정표시장치.
  16. 제 1 항에 있어서,
    상기 제 1 보조 스페이서는 상기 컬럼 스페이서와 동일물질로 형성되는 것을 특징으로 하는 액정표시장치.
  17. 제 1 항에 있어서,
    상기 제 1 보조 스페이서는 유기물질로 형성되는 것을 특징으로 하는 액정표시장치.
  18. 일정간격 이격되고, 표시영역과 비표시영역이 정의되어 있는 제1 기판 및 제2 기판과;
    상기 제1 및 제2 기판 사이에 개재되는 액정층과;
    상기 제1 및 제2 기판 사이의 상기 비표시영역에 위치하는 씰패턴과;
    상기 제1 기판의 상기 비표시영역에 위치하며, 신호배선을 가지는 구동회로와;
    상기 제 1 및 제 2 기판 사이의 상기 표시영역에 위치하는 다수의 컬럼 스페이서; 및
    상기 비표시영역의 상기 신호배선과 상기 제 2 기판 사이에 형성되는 보조 스페이서
    를 포함하는 것을 특징으로 하는 액정표시장치.
  19. 제 18 항에 있어서,
    상기 제 2 기판의 상기 표시영역과 상기 비표시영역에 공통전극을 더 포함하며, 상기 보조 스페이서는 상기 제 2 기판의 상기 비표시영역에 있는 상기 공통전극 상부에 위치하는 것을 특징으로 하는 액정표시장치.
  20. 일정간격 이격되고, 각각은 표시영역과 비표시영역을 가지는 제 1 및 제 2 기판을 포함하는 액정표시장치의 제조 방법에 있어서,
    상기 제1 및 제2 기판 사이의 상기 비표시영역에 씰패턴을 형성하는 단계와;
    상기 제1 기판의 상기 비표시영역에 구동회로를 형성하는 단계와;
    상기 제 1 및 제 2 기판 사이의 상기 표시영역에 다수의 컬럼 스페이서를 형 성하는 단계와;
    상기 비표시영역에 상기 구동회로의 신호배선 상에 보조 스페이서를 형성하는 단계; 및
    상기 제1 및 제2 기판 사이에 개재되는 액정층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  21. 표시영역과 비표시영역이 정의되어 있는 제1 기판 및 제2 기판을 준비하는 단계와;
    상기 제1 기판의 상기 비표시영역에 구동회로를 형성하는 단계와;
    상기 제 1 및 제 2 기판 중 하나의 상기 표시영역에 다수의 컬럼 스페이서를 형성하는 단계와;
    상기 제 1 및 제 2 기판 중 하나의 상기 비표시영역에 상기 구동회로와 대응하는 제 1 보조 스페이서를 형성하는 단계와;
    상기 제1 및 제2 기판 중 하나의 상기 비표시영역에 씰패턴을 형성하는 단계; 및
    상기 제 1 및 제 2 기판을 합착하는 단계
    를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 제 1 보조 스페이서를 형성하는 단계는 상기 컬럼 스페이서를 형성하는 단계와 동시에 수행되는 것을 특징으로 하는 액정표시장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 제 1 보조 스페이서는 유기물질로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  24. 제 21 항에 있어서,
    상기 표시영역의 가장자리에 다수의 패턴이 촘촘하게 배열된 허니컴 구조의 제 2 보조 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 제 1 보조 스페이서는 허니컴 구조를 가지는 것을 특징으로 하는 액정표시장치의 제조방법.
  26. 제 21 항에 있어서,
    상기 제 1 및 제 2 기판 상에, 각각은 상기 씰패턴과 상기 구동회로, 상기 컬럼 스페이서 및 상기 제 1 보조 스페이서를 포함하는 다수의 단위 셀을 형성하는 단계와;
    상기 단위 셀 사이에 제 2 보조 스페이서를 형성하는 단계; 및
    상기 제 1 및 제 2 기판을 상기 단위 셀로 절단하는 단계를 더 포함하며,
    상기 제 1 보조 스페이서를 형성하는 단계는 상기 제 2 보조 스페이서를 형성하는 단계와 동시에 수행되는 것을 특징으로 하는 액정표시장치의 제조방법.
  27. 제 21 항에 있어서,
    상기 구동회로를 형성하는 단계는 신호배선을 형성하는 단계를 포함하며, 상기 제 1 보조 스페이서는 상기 신호배선과 대응되는 위치에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  28. 제 21 항에 있어서,
    상기 제 1 및 제 2 기판을 합착하는 단계 이후에, 액정을 주입하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  29. 제 21 항에 있어서,
    상기 제 1 및 제 2 기판을 합착하는 단계 이전에, 상기 제 1 및 제 2 기판 중 하나에 액정을 적하하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  30. 제 29 항에 있어서,
    상기 씰 패턴은 상기 제 2 기판에 형성되고, 상기 액정은 상기 제 1 기판에 적하되는 것을 특징으로 하는 액정표시장치의 제조방법.
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