KR20080062053A - 씨모스 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명에 따른 씨모스 이미지 센서는 반도체 기판에 형성되는 에피층과, 포토 다이오드 영역 및 트랜지스터 영역을 포함하는 액티브 영역과 소자 분리 영역을 나누도록 상기 에피층에 형성되는 소자 분리막과, 상기 에피층 상의 게이트 전극과 상기 게이트 전극 양 측벽에 형성된 게이트 스페이서를 포함하여 구비된 드라이브 트랜지스터와 상기 에피층에 형성된 플로팅 확산 영역과, 상기 드라이브 트랜지스터에 대해 상기 게이트 전극에서 연장되어 상기 포토 다이오드 영역 또는 플로팅 확산 영역 사이의 상기 에피층 및 소자 분리막에 형성된 트렌치홀에 구비되는 폴리배선과, 상기 게이트 스페이서 양측의 상기 에피층에 불순물 이온을 주입하여 형성되는 불순물 확산 영역을 구비하는 것을 특징으로 한다.
씨모스 이미지 센서, 트렌치홀
Description
도 1은 종래의 4T형 씨모스 이미지 센서를 나타내는 평면도.
도 2는 도 1에 도시된 선 A-A'을 따라 절취하여 나타내는 씨모스 이미지 센서의 단면도.
도 3은 종래의 3T형 씨모스 이미지 센서를 나타내는 평면도.
도 4는 본 발명의 제1 실시 예에 따른 씨모스 이미지 센서를 나타내는 평면도.
도 5는 도 4에 도시된 선 B-B', C-C'을 따라 절취하여 나타내는 씨모스 이미지 센서의 단면도.
도 6a 내지 도 6d는 도 4에 도시된 씨모스 이미지 센서의 제조방법을 나타내는 도면들.
도 7은 본 발명의 제2 실시 예에 따른 씨모스 이미지 센서를 나타내는 평면도.
도 8은 도 6에 도시된 씨모스 이미지 센서의 제조방법을 나타내는 평면도.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 반도체 기판 104 : 에피층
106, 134 : 소자 분리막 108 : 게이트 절연막
110 : 게이트 전극 112 : 게이트 산화막
114 : 게이트 스페이서 116, 130 : 트렌치홀
118, 132 : 폴리배선 120 : n+형 확산 영역
본 발명은 씨모스 이미지 센서에 관한 것으로, 특히 플로팅 확산 영역과 드라이브 트랜지스터를 전기적으로 연결하는 배선을 단순화하여 레이어 수를 감소시킬 수 있는 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.
이미지 센서(image sensor)는 광학적 이미지를 전기적 신호로 변형시키는 소자로서, 크게 CMOS(Complementary Metal-Oxide-Silicon) 이미지 센서와 CCD(Charge Coupled Device) 이미지 센서로 구분된다. CCD 이미지 센서는 CMOS 이미지 센서에 비하여 광감도(Photo sensitivity) 및 노이즈(noise)에 대한 특성이 우수하나, 고집적화에 어려움이 있고, 전력 소모가 높다. 이에 반하여, CMOS 이미지 센서는 CCD 이미지 센서에 비하여 공정들이 단순하고, 고집적화에 적합하며, 전력 소모가 낮다.
따라서, 최근에는 반도체 소자의 제조 기술이 고도로 발전함에 따라, CMOS 이미지 센서의 제조 기술 및 특성이 크게 향상되어 CMOS 이미지 센서에 대한 연구가 활발히 진행되고 있다.
통상적으로, CMOS 이미지 센서의 화소(pixel)는 빛을 받아들이는 포토 다이오드들과 포토 다이오드들로부터 입력된 영상신호들을 제어하는 트렌지스터들을 구비한다. 이 트랜지스터들의 개수에 따라 CMOS 이미지 센서는 3T형, 4T형으로 구분된다. 여기서, 3T형은 1개의 포토 다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토 다이오드와 4개의 트랜지스터로 구성된다.
도 1을 참조하면, 종래의 4T형 CMOS 이미지 센서는 액티브 영역(1)에서 가장 넓은 면적을 가지는 부분에 형성되는 포토 다이오드 영역(PD)과, 포토 다이오드 영역(PD) 이외의 액티브 영역(1)과 오버랩되도록 형성되는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx)를 구비한다.
이를 상세히 하면, CMOS 이미지 센서는 도 2에 도시된 바와 같이, P++형 반도체 기판(2) 상에 형성된 P-형 에피층(4)과, 포토 다이오드 영역(PD) 및 액티브 영역(1)과 소자 분리 영역으로 정의된 상기 반도체 기판(2)의 소자 분리 영역에 형성되는 소자 분리막(6)과, 트랜스퍼 트랜지스터(Tx)와 드라이브 트랜지스터(Dx)를 위한 에피층(4) 상에 게이트 절연막(8)을 개재하여 형성된 게이트 전극(10)과, 게이트 전극(10) 양 측벽에 형성된 게이트 산화막(12) 및 게이트 스페이서(14)와, 상기 포토 다이오드 영역(PD)의 에피층(4)에 형성된 n-형 확산 영역(16)과, 각 트랜지스터(Tx, Rx, Dx) 사이의 액티브 영역(1)에 형성된 n+형 확산 영역(18)과, 게이 트 스페이서(14)를 포함하는 게이트 전극(10)을 덮도록 상기 에피층(4) 상에 형성되는 층간 절연막(26)과, 플로팅 확산 영역(FD)을 노출시키도록 상기 층간 절연막(26)을 관통하는 제1 컨택홀(20)과, 드라이버 트랜지스터(Dx)의 게이트 전극(10)을 노출시키도록 상기 층간 절연막(26)을 관통하는 제2 컨택홀(30)과, 상기 층간 절연막(26)의 제1 및 제2 컨택홀(20, 30) 내에 형성되는 제1 및 제2 컨택 플러그(22, 32)와, 제1 및 제2 컨택 플러그(22, 32) 상에 형성되어 플로팅 확산 영역(FD)과 드라이버 트랜지스터(Dx)의 게이트 전극(10) 사이를 전기적으로 연결하는 금속배선(24)을 구비한다.
포토 다이오드(PD)는 입사되는 광을 감지하여 광량에 따라 전하를 생성한다.
트랜스퍼 트랜지스터(Tx)는 포토 다이오드(PD)에서 생성된 전하를 플로팅 확산 영역(Floating Diffusion, FD)으로 운송하는 역할을 한다. 운송 전에 플로팅 확산 영역(FD)은 포토 다이오드(PD)로부터의 전자들을 리셋 트랜지스터(Rx)를 온 시킴으로써 소정의 저 전하 상태(low charge state)로 설정된다.
리셋 트랜지스터(Rx)는 신호 검출을 위해 상기 플로팅 확산 영역(FD)에 저장되어 있는 전하를 배출하는 역할을 한다.
드라이브 트랜지스터(Dx)는 상기 전하들을 전압 신호로 변환시키는 소스 팔로워(source follower) 역할을 수행한다.
이러한 4T형 CMOS 이미지 센서는 플로팅 확산 영역(FD)과 드라이브 트랜지스터(Dx)를 전기적으로 연결하기 위하여 금속 배선(24)을 사용한다.
한편, 도 3에 도시된 종래의 3T형 CMOS 이미지 센서는 액티브 영역(3)에서 가장 넓은 면적을 가지는 부분에 형성되는 포토 다이오드 영역(PD)과, 포토 다이오드 영역(PD) 이외의 액티브 영역(3)과 오버랩되도록 형성되는 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx)를 구비한다.
이러한 3T형 CMOS 이미지 센서는 포토 다이오드(PD)와 드라이브 트랜지스터(Dx)를 전기적으로 연결하기 위하여 금속 배선(40)을 이용한다. 이 금속배선(40)은 드라이브 트랜지스터(Dx)의 게이트 전극을 노출시키는 제1 컨택홀(42) 내에 형성된 도시되지 않은 제1 컨택 플러그와 포토 다이오드(PD)를 노출시키는 제2 컨택홀(44) 내에 형성된 도시되지 않은 제2 컨택 플러그에 의해 전기적으로 접속된다.
이와 같이 3T형과 4T형 CMOS 이미지 센서는 포토 다이오드 영역(PD)에서 생성된 전하를 드라이브 트랜지스터(Dx)에서 전압 신호로 변환시킨다. 여기서, 포토 다이오드(PD) 혹은 플로팅 확산 영역(FD)과 드라이브 트랜지스터(Dx)를 전기적으로 연결하기 위하여 금속 배선(24, 40)을 이용한다. 그런데, 종래의 CMOS 이미지 센서는 금속 배선(24, 40)의 라우팅(routing)이 복잡해지거나 주변 트랜지스터와의 연결을 위해 추가적으로 금속 배선을 형성할 때 형성할 수 있는 공간이 부족하여 레이어의 수가 많아지는 문제점을 가진다.
따라서, 본 발명의 목적은 플로팅 확산 영역과 드라이브 트랜지스터를 전기적으로 연결하는 배선을 단순화하여 레이어 수를 감소시킬 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 씨모스 이미지 센서는 반도체 기판에 형성되는 에피층과, 포토 다이오드 영역 및 트랜지스터 영역을 포함하는 액티브 영역과 소자 분리 영역을 나누도록 상기 에피층에 형성되는 소자 분리막과, 상기 에피층 상의 게이트 전극과 상기 게이트 전극 양 측벽에 형성된 게이트 스페이서를 포함하여 구비된 드라이브 트랜지스터와 상기 에피층에 형성된 플로팅 확산 영역과, 상기 드라이브 트랜지스터에 대해 상기 게이트 전극에서 연장되어 상기 포토 다이오드 영역 또는 플로팅 확산 영역 사이의 상기 에피층 및 소자 분리막에 형성된 트렌치홀에 구비되는 폴리배선과, 상기 게이트 스페이서 양측의 상기 에피층에 불순물 이온을 주입하여 형성되는 불순물 확산 영역을 구비하는 것을 특징으로 한다.
상기 트렌치홀은 0.15 ~ 0.2㎛ 깊이로 형성되는 것을 특징으로 한다.
상기 트렌치홀은 상기 포토 다이오드 영역 또는 플로팅 확산 영역과 일부 중첩되어 형성되는 것을 특징으로 한다.
상기 게이트 전극과 스페이서 사이에 형성되는 게이트 산화막을 더 구비하는 것을 특징으로 한다.
본 발명에 따른 씨모스 이미지 센서의 제조방법은 반도체 기판상에 에피층을 형성하는 단계와, 상기 에피층을 포토 다이오드 영역 및 트랜지스터 영역을 포함하 는 액티브 영역과 소자 분리 영역을 나누는 소자 분리막을 형성하는 단계와, 상기 포토 다이오드 영역 또는 플로팅 확산 영역에 대해 상기 트랜지스터 영역 사이의 상기 에피층 및 상기 소자 분리막에 트렌치홀을 형성하는 단계와, 상기 드라이브 트랜지스터에서 상기 에피층 상에 게이트 절연막을 개재하여게이트 전극을 형성하는 단계와, 상기 게이트 전극과 동시에 형성되며 상기 게이트 전극에서 연장되며 상기 포토 다이오드 영역 또는 플로팅 확산 영역과 직접 접속되도록 상기 트렌치홀에 폴리배선을 형성하는 단계와, 상기 게이트 전극의 양 측벽에 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서 양측의 상기 에피층에 불순물 이온을 주입하여 불순물 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 트렌치홀은 0.15 ~ 0.2㎛ 깊이로 형성되는 것을 특징으로 한다.
상기 트렌치홀은 상기 포토 다이오드 영역 또는 플로팅 확산 영역과 일부 중첩되어 형성되는 것을 특징으로 한다.
상기 게이트 전극과 스페이서 사이에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 4 내지 도 8을 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 4 및 도 5를 참조하면, 본 발명의 제1 실시 예에 따른 4T형 CMOS 이미지 센서는 플로팅 확산 영역(FD)과 드라이브 트랜지스터(Tx)를 접속시키기 위하여 플 로팅 확산 영역(FD) 및 소자분리막(106)에 트랜치홀(116)을 형성하고, 이 트랜치홀(116) 내에 채워지며 각 트랜지스터(Tx, Rx, Dx)의 게이트 전극 형성과 동시에 형성되는 폴리배선(118)을 구비하는 것을 특징으로 한다.
본 발명에 따른 4T형 CMOS 이미지 센서는 액티브 영역(101)에서 가장 넓은 면적을 가지는 부분에 형성되며 광을 감지하는 포토 다이오드 영역(PD)과, 포토 다이오드 영역(PD) 이외의 액티브 영역(101)과 오버랩되도록 형성되며 상기 포토 다이오드에서 생성된 전하를 플로팅 확산 영역(FD)으로 운송하는 트랜스퍼 트랜지스터(Tx)와, 플로팅 확산 영역(FD)과 접속되어 상기 포토 다이오드 영역(PD)으로부터의 전하들을 전압 신호로 변환시키는 드라이브 트랜지스터(Dx)와, 플로팅 확산 영역(FD)에 저장되어 있는 전하를 배출하는 리셋 트랜지스터(Rx)와, 트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx) 사이에 위치하여 포토 다이오드 영역(PD)으로부터의 전하들을 소정의 저 전하 상태(low charge state)로 저장하는 플로팅 확산 영역(FD)과, P++형 반도체 기판(102) 상에 형성된 P-형 에피층(104)과, 포토 다이오드 영역(PD) 및 액티브 영역(101)과 소자 분리 영역으로 정의된 상기 반도체 기판(102)의 소자 분리 영역에 형성되는 소자 분리막(106)과, 플로팅 확산 영역(FD)과 드라이브 트랜지스터(Dx) 사이의 에피층(104)와 소자 분리막(106) 상에 형성되는 트렌치홀(116)과, 드라이브 트랜지스터(Dx)를 위한 에피층(104) 상에 게이트 절연막(108)을 개재하여 형성된 게이트 전극(110)과, 게이트 전극(110)과 동시에 형성되며 상기 트렌치홀(116) 내에 형성되어 플로팅 확산 영역(FD)과 드라이브 트랜지스터(Dx)를 전기적으로 접속시키는 폴리배선(118)과, 게이트 전극(110)의 양 측 벽에 형성된 게이트 산화막(112) 및 게이트 스페이서(114)와, 각 트랜지스터(Tx, Rx, Dx) 사이의 액티브 영역(101)에 형성된 n+형 확산 영역(120)을 구비한다.
이러한 CMOS 이미지 센서의 제조방법을 도 6a 내지 도 6d와 결부하여 설명하기로 한다.
먼저, 도 6a 및 도 6b에 도시한 바와 같이, 고농도 P++형 반도체 기판(102) 상에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(104)을 형성한다. 여기서, 에피층(104)은 포토 다이오드(PD)에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드(PD)의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
이 후, 반도체 기판(102)을 액티브 영역(101)과 소자 분리 영역으로 나누고, STI(Shallow Trench Isolation) 공정 또는 LOCOS(Local Oxidation of Silicon) 공정을 이용하여 소자 분리 영역에 소자 분리막(106)을 형성한다.
이어서, 소자 분리막(106)이 형성된 에피층(104)에 마스크를 이용한 포토리쏘그래피 방법으로 패터닝하여 플로팅 확산 영역(FD)과 드라이브 트랜지스터(Dx) 사이를 연결하는 트렌치홀(116)을 형성한다. 여기서, 트렌치홀(116)은 플로팅 확산 영역(FD)과 드라이브 트랜지스터(Dx) 사이의 소자 분리막(106) 상에도 형성된다. 그리고, 트렌치홀(116)은 후술될 게이트 전극(110)과 동일한 두께, 즉 0.15 ~ 0.2㎛ 깊이로 형성된다.
그 다음, 도 6c에 도시된 바와 같이 에피층(104) 상에 게이트 절연막(108)과 게이트 전극(110)을 형성하고, 트렌치홀(116) 내에 폴리배선(118)을 형성한다.
이를 상세히 하면, 에피층(104) 상에 증착 방법을 통해 게이트 절연막, 게이트 금속층을 순차적으로 형성한다. 여기서, 게이트 금속층이 트렌치홀(116) 내에도 형성되어 폴리배선(118)이 형성된다. 이때, 폴리배선(118)은 게이트 전극(110)과 동일한 폴리 실리콘으로 형성되며 게이트 전극(110)으로부터 연장되어 형성된다. 이에 따라, 플로팅 확산 영역(FD)에서의 실리콘과 폴리배선(118)의 폴리 실리콘은 직접 전기적으로 연결된다.
이어서, 마스크를 이용한 포토리쏘그래피 공정에 의해 게이트 절연막과 게이트 금속층을 패터닝함으로써 게이트 절연막(108)과 게이트 전극(110)이 형성된다.
이 후, 도 6d에 도시한 바와 같이 게이트 전극(110)의 양 측벽에 게이트 산화막(112)과 게이트 스페이서(114)를 형성한다.
이를 상세히 하면, 게이트 전극(110)이 형성된 에피층(104) 전면에 게이트 산화막을 증착한 후, 포토리쏘그래피 공정과 건식 식각 공정을 이용하여 패터닝함으로써 게이트 산화막(112)을 형성한다. 여기서, 게이트 전극(110)의 상부에 형성된 게이트 산화막(112)은 건식 식각 공정에 의해 제거되어 게이트 전극(110)의 상부 표면이 노출된다.
이 후, 게이트 산화막(112)을 포함한 게이트 전극(110) 상에 절연막을 형성한 후, 에치백 공정을 실시하여 게이트 전극(110) 양 측벽에 게이트 스페이서(114)를 형성한다.
그 다음, 게이트 스페이서(114)의 양측의 에피층(104) 상에 n+형 불순물 이온을 주입하여 n+형 확산 영역(120)을 형성한다.
상술한 바와 같이, 본 발명은 소자분리막(106)과 에피층(104) 상에 트렌치홀(116)을 형성하고, 그 트렌치홀(116) 내에 게이트 전극(110) 형성시에 게이트 전극(110)에서 연장되어 형성되는 폴리배선(118)을 구비한다. 이에 따라, 본 발명은 플로팅 확산 영역(FD)과 드라이브 트랜지스터(Dx)를 전기적으로 연결하기 위하여 별도의 배선을 추가로 사용하지 않아도 되므로 종래의 배선을 단순화할 수 있으며, 나아가 레이어 수를 감소시킬 수 있다.
이러한 CMOS 이미지 센서는 도 7에 도시된 3T형 CNOS 이미지 센서에도 적용할 수 있다.
도 7을 참조하면, 본 발명의 제2 실시 예에 따른 3T형 CMOS 이미지 센서는 포토 다이오드 영역(PD)과 드라이브 트랜지스터(Dx)를 접속시키기 위하여 포토 다이오드 영역(PD)과 소자분리막(134)에 트랜치홀(130)을 형성하고, 이 트랜치홀(130) 내에 채워지며 각 트랜지스터(Rx, Dx)의 게이트 전극 형성과 동시에 형성되는 폴리배선(132)을 구비하는 것을 특징으로 한다.
이러한 3T형 CMOS 이미지 센서의 제조방법을 살펴보면, 도 8에 도시된 바와 같이 소자 분리막(134)이 형성된 도시되지 않은 에피층 상에 트렌치홀(130)을 형성한다. 이 트렌치홀(130)은 마스크를 이용한 포토리쏘그래피 방법으로 패터닝하여 플로팅 확산 영역(FD)과 드라이브 트랜지스터(Dx) 사이의 영역에 형성된다. 이때, 트렌치홀(130)은 포토 다이오드 영역(PD)과 일부 중첩되도록 형성된다. 그리고, 트렌치홀(130)은 각 트랜지트터(Rx, Dx)의 게이트 전극과 동일한 두께, 즉 0.15 ~ 0.2㎛ 깊이로 형성된다.
그 다음, 각 트랜지스터(Rx, Dx) 형성시 게이트 전극을 형성할 때 드라이브 트랜지스터(Dx)의 게이트 전극에서 연장되어 상기 트렌치홀(130) 내에 폴리배선(132)을 형성한다. 이때, 폴리배선(132)은 게이트 전극과 동일한 폴리 실리콘으로 형성되며, 이 폴리 실리콘은 포토 다이오드(PD)의 실리콘과 직접 전기적으로 연결된다.
이 후의 트랜지스터에 대한 제조방법은 제1 실시 예와 동일하므로 이에 대한 자세한 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명은 소자분리막(134)과 포토 다이오드 영역(PD) 상에 트렌치홀(130)을 형성하고, 그 트렌치홀(130) 내에 게이트 전극 형성시에 게이트 전극과 연결되는 폴리배선(132)을 구비한다. 이에 따라, 본 발명은 포토 다이오드 영역(PD)과 드라이브 트랜지스터(Dx)를 전기적으로 연결하기 위하여 별도의 배선을 추가로 사용하지 않아도 되므로 배선을 단순화할 수 있으며, 나아가 레이어 수를 감소시킬 수 있다.
본 발명의 기술사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 전술한 실시 예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법은 트렌치홀을 형성한 후, 드라이브 트랜지스터의 게이트 전극 형성시 게이트 전극과 연장되며 상기 트렌치홀 내에 폴리배선을 형성함으로써 플로팅 확산 영역(FD) 혹은 포토 다이오드 영역(PD)과 드라이브 트랜지스터(Dx)를 연결한다. 이에 따라, 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법은 플로팅 확산 영역(FD) 혹은 포토 다이오드 영역(PD)과 드라이브 트랜지스터(Dx)를 전기적으로 연결하기 위하여 별도의 배선을 추가로 사용하지 않아도 되므로 배선을 단순화할 수 있으며, 나아가 레이어 수를 감소시킬 수 있다.
또한, 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법은 금속배선의 폴리 실리콘과 에피층의 실리콘 사이의 연결이므로 별도의 연결을 위한 고정 및 구조가 필요없어진다. 이에 따라, 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법은 구조가 단순해질 수 있다.
Claims (10)
- 반도체 기판에 형성되는 에피층과,포토 다이오드 영역 및 트랜지스터 영역을 포함하는 액티브 영역과 소자 분리 영역을 나누도록 상기 에피층에 형성되는 소자 분리막과,상기 에피층 상의 게이트 전극과 상기 게이트 전극 양 측벽에 형성된 게이트 스페이서를 포함하여 구비된 드라이브 트랜지스터와 상기 에피층에 형성된 플로팅 확산 영역과,상기 드라이브 트랜지스터에 대해 상기 게이트 전극에서 연장되어 상기 포토 다이오드 영역 또는 플로팅 확산 영역 사이의 상기 에피층 및 소자 분리막에 형성된 트렌치홀에 구비되는 폴리배선과,상기 게이트 스페이서 양측의 상기 에피층에 불순물 이온을 주입하여 형성되는 불순물 확산 영역을 구비하는 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1 항에 있어서,상기 트렌치홀은 0.15 ~ 0.2㎛ 깊이로 형성되는 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1 항에 있어서,상기 트렌치홀은 상기 포토 다이오드 영역 또는 플로팅 확산 영역과 일부 중 첩되어 형성되는 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1 항에 있어서,상기 불순물은 n+형 도펀트인 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1 항에 있어서,상기 게이트 전극과 스페이서 사이에 형성되는 게이트 산화막을 더 구비하는 것을 특징으로 하는 씨모스 이미지 센서.
- 반도체 기판 상에 에피층을 형성하는 단계와,상기 에피층을 포토 다이오드 영역 및 트랜지스터 영역을 포함하는 액티브 영역과 소자 분리 영역을 나누는 소자 분리막을 형성하는 단계와,상기 포토 다이오드 영역 또는 플로팅 확산 영역에 대해 상기 트랜지스터 영역 사이의 상기 에피층 및 상기 소자 분리막에 트렌치홀을 형성하는 단계와,상기 드라이브 트랜지스터에서 상기 에피층 상에 게이트 절연막을 개재하여게이트 전극을 형성하는 단계와,상기 게이트 전극과 동시에 형성되며 상기 게이트 전극에서 연장되며 상기 포토 다이오드 영역 또는 플로팅 확산 영역과 직접 접속되도록 상기 트렌치홀에 폴리배선을 형성하는 단계와,상기 게이트 전극의 양 측벽에 게이트 스페이서를 형성하는 단계와,상기 게이트 스페이서 양측의 상기 에피층에 불순물 이온을 주입하여 불순물 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 6 항에 있어서,상기 트렌치홀은 0.15 ~ 0.2㎛ 깊이로 형성되는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 6 항에 있어서,상기 트렌치홀은 상기 포토 다이오드 영역 또는 플로팅 확산 영역과 일부 중첩되어 형성되는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 6 항에 있어서,상기 게이트 전극과 스페이서 사이에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 6 항에 있어서,상기 불순물은 n+형 도펀트인 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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