KR20080061880A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 전극 및 랜딩 플러그 콘택이 구비되 반도체 기판 상부에 층간 절연막 및 실리콘 산화막을 순차적으로 형성하는 단계와, 상기 실리콘 산화막을 식각하여 비트라인 콘택영역을 노출시키는 실리콘 산화막 패턴을 형성하는 단계와, 상기 실리콘 산화막 패턴 측벽에 질화막 스페이서를 형성하는 단계와, 상기 결과물 상에 평탄화된 HDP 산화막을 형성하는 단계와, 상기 HDP 산화막 및 층간 절연막을 식각하여 상기 랜딩 플러그 콘택이 노출되는 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 비트라인 콘택홀 상부의 선폭 마진을 확보하여 후속 공정인 저장전극 콘택 형성 시 상기 저장전극 콘택과의 오정렬을 방지하고, 이로 인해 발생하는 브릿지를 방지할 수 있다.
또한, 상기 비트라인 콘택홀 하부의 낫 오픈(Not Open) 현상을 방지하면서, 미세한 선폭을 가지는 비트라인 콘택홀을 형성하여, 콘택 저항을 감소시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 20, 110 : 게이트 산화막
30, 120 : 게이트 폴리실리콘층 40, 130 : 게이트 금속층
50, 140 : 게이트 하드마스크층 53, 150 : 스페이서
55, 145 : 게이트 패턴 65, 165 : 랜딩 플러그 콘택
70 : 층간 절연막 75, 175 : 실리콘 산화막
80 : 반사방지막 85 : 감광막 패턴
90, 220 : 비트라인 콘택홀 160 : 제 1 층간 절연막
170 : 제 2 층간 절연막 175a : 실리콘 산화막 패턴
180 : 제 1 반사방지막 185 : 제 1 감광막 패턴
190 : 질화막 스페이서 200 : HDP 산화막
210 : 제 2 반사방지막 215 : 제 2 감광막 패턴
220 : 비트라인 콘택홀
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 전극 및 랜딩 플러그 콘택이 구비되 반도체 기판 상부에 층간 절연막 및 실리콘 산화막을 순차적으로 형성하는 단계와, 상기 실리콘 산화막을 식각하여 비트라인 콘택영역을 노출시키는 실리콘 산화막 패턴을 형성하는 단계와, 상기 실리콘 산화막 패턴 측벽에 질화막 스페이서를 형성하는 단계와, 상기 결과물 상에 평탄화된 HDP 산화막을 형성하는 단계와, 상기 HDP 산화막 및 층간 절연막을 식각하여 상기 랜딩 플러그 콘택이 노출되는 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 비트라인 콘택홀 상부의 선폭 마진을 확보하여 후속 공정인 저장전극 콘택 형성 시 상기 저장전극 콘택과의 오정렬을 방지하고, 이로 인해 발생하는 브릿지를 방지할 수 있다.
또한, 상기 비트라인 콘택홀 하부의 낫 오픈(Not Open) 현상을 방지하면서, 미세한 선폭을 가지는 비트라인 콘택홀을 형성하여, 콘택 저항을 감소시키는 기술을 개시한다.
반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 커패시터들의 크기는 점차 줄어들고 있다.
특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다.
따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)은 감소되고 패턴의 높이(height)는 증가되어, 결과적으로 종횡비(aspect ratio)가 계속 증가하게 된다.
이와 같이 패턴의 크기가 감소함에 따라 게이트 패턴 사이의 영역 및 랜딩 플러그 콘택(landing Plug Contact)의 면적이 감소하게 되며, 이에 따라 상기 게이트 패턴 사이에 형성해야 하는 비트라인 콘택홀(Bit Line Contact Hole)의 선폭을 확보하는데 어려움이 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 스페이서(53)가 형성된 게이트 패턴(55) 및 랜딩 플러그 콘택(65)이 구비된 반도체 기판(10) 상부에 층간 절연막(70), 실리콘 산화막(75) 및 반사방지막(80)을 순차적으로 형성한다.
다음에, 반사방지막(80) 상부에 비트라인 콘택영역을 정의하는 감광막 패턴(85)을 형성한다.
이때, 게이트 패턴(55)은 게이트 산화막(20), 게이트 폴리실리콘층(30), 게이트 금속층(40) 및 게이트 하드마스크층(50)의 적층구조로 구성되는 것이 바람직 하다.
도 1b를 참조하면, 감광막 패턴(85)을 마스크로 반사방지막(80), 실리콘 산화막(75) 및 층간 절연막(75)을 식각하여 비트라인 콘택홀(90)을 형성한다.
다음에, 감광막 패턴(85), 반사방지막(80) 및 실리콘 산화막(75)을 제거한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 비트라인 콘택홀 형성 시 하부가 완전히 식각되지 않는 낫 오픈(Not Open) 현상이 발생하는 문제가 있다.
또한, 상기 낫 오픈 현상을 방지하기 위해 상기 비트라인 콘택홀 상부의 선폭을 증가시키는 경우, 포토(Photo) 및 식각 마진(Margin)이 감소되어 후속 공정인 저장전극 콘택(Storage Node Contact)과의 브릿지(Bridge)를 유발하게 되어 소자의 특성을 열화시키는 문제가 있다.
상기 문제점을 해결하기 위하여, 비트라인 콘택홀 형성 시 DICD(Develop Inspection Critical Dimension)보다 큰 선폭의 하드마스크층 패턴을 형성하여 상기 비트라인 콘택홀 상부의 선폭을 확보하고, 상기 하드마스크층 패턴 양측에 스페이서를 형성한 후 비트라인 콘택홀 형성을 위한 식각 공정을 수행함으로써, 하부의 선폭도 확보할 수 있다.
따라서, 상기 비트라인 콘택홀의 낫 오픈 현상을 방지하면서 미세 선폭을 확보할 수 있으며, 하부의 랜딩 플러그 콘택과의 접촉면적을 확보하여 콘택 저항을 감소시킨다.
또한, 비트라인과 저장전극 콘택간의 오정렬로 인한 브릿지 현상을 방지하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
게이트 전극 및 랜딩 플러그 콘택이 구비된 반도체 기판 상부에 층간 절연막 및 실리콘 산화막을 형성하는 단계와,
상기 실리콘 산화막을 식각하여 비트라인 콘택영역을 노출시키는 실리콘 산화막 패턴을 형성하는 단계와,
상기 실리콘 산화막 패턴 측벽에 질화막 스페이서를 형성하는 단계와,
상기 결과물 상에 평탄화된 HDP 산화막을 형성하는 단계와,
상기 HDP 산화막 및 층간 절연막을 식각하여 상기 랜딩 플러그 콘택이 노출되는 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 비트라인 콘택홀은 자기정렬적인 식각 공정으로 형성되는 것과,
상기 비트라인 콘택홀은 산화막과 질화막의 식각 선택비를 이용한 식각 공정으로 형성하는 것과,
상기 HDP 산화막 상부에 반사방지막 및 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 반사방지막, HDP 산화막 및 층간 절연막을 식각하되, 상기 층간 절연막은 질화막 스페이서가 배리어로 사용되어 상기 감광 막 패턴의 선폭보다 작은 선폭으로 식각되는 단계와,
상기 감광막 패턴, 반사방지막 및 HDP 산화막을 제거하는 단계를 포함하는 것과,
상기 질화막 스페이서를 형성하는 단계에서 과도 식각이 수행되어 하부의 층간 절연막이 일부 식각되는 것과,
상기 실리콘 산화막은 실리콘 리치 산화막(Silicon Rich Oxide)인 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 활성영역(미도시) 및 소자분리막(미도시)이 구비된 반도체 기판(100) 상부에 일정 두께의 게이트 산화막(110)을 형성한다.
다음에, 평탄화된 게이트 폴리실리콘층(120)을 형성하고, 게이트 폴리실리콘층(120) 상부에 게이트 금속층(130) 및 게이트 하드마스크층(140)의 적층구조를 형성한다.
그 다음에, 게이트 하드마스크층(140), 게이트 금속층(130), 게이트 폴리실리콘층(120) 및 게이트 산화막(110)을 순차적으로 식각하여 게이트 패턴(145)을 형성한다.
다음에, 게이트 패턴(145) 양측에 게이트 스페이서(150)을 형성한다.
여기서, 게이트 패턴(145)은 하나의 활성 영역(미도시) 상부에 두 개가 형성되도록 하는 것이 바람직하다.
그리고, 상기 결과물 상부에 제 1 층간 절연막(160)을 형성한 후 게이트 패턴(145) 상단의 게이트 하드마스크층(140)이 노출될때까지 평탄화 식각한다.
그 다음, 게이트 패턴(145) 양측에 게이트 스페이서(150)를 형성한 후 게이트 패턴(145) 사이를 식각하여 반도체 기판(100)이 노출되는 랜딩 플러그 콘택홀(미도시)을 형성한다.
그 다음, 폴리실리콘층으로 상기 랜딩 플러그 콘택홀(미도시)을 매립하여 랜딩 플러그 콘택(165)을 형성한다.
그리고, 랜딩 플러그 콘택(165)을 포함하는 전체 표면 상부에 제 2 층간 절연막(170), 실리콘 산화막(Silicon Oxide, 175) 및 제 1 반사방지막(180)을 순차적으로 형성한다.
여기서, 실리콘 산화막(175)은 실리콘 리치 산화막(Silicon Rich Oxide)인 것이 바람직하다.
그 다음, 제 1 반사방지막(180) 상부에 비트라인 콘택영역을 정의하는 제 1 감광막 패턴(185)을 형성한다.
이때, 제 1 감광막 패턴(185) 사이의 거리인 'D1'은 상기 비트라인 콘택 예정영역의 선폭보다 크게 형성하여 비트라인 콘택홀의 상부 선폭을 확보할 수 있도록 하는 것이 바람직하다.
도 2b를 참조하면, 제 1 감광막 패턴(185)을 마스크로 제 1 반사방지막(180) 및 실리콘 산화막(175)을 식각한 후 제 1 감광막 패턴(185) 및 제 1 반사방지막(180)을 제거하여, 실리콘 산화막 패턴(175a)을 형성한다.
다음에, 실리콘 산화막 패턴(175a)을 포함하는 전체 상부에 일정 두께의 스페이서층(미도시)을 형성한 후 전면 식각 공정을 수행하여 실리콘 산화막 패턴(175a) 측벽에 스페이서(190)를 형성한다.
여기서, 스페이서(190)는 질화막으로 형성하는 것이 바람직하며, 상기 전면 식각 공정 시 과도 식각되어 하부의 제 2 층간 절연막(170)이 소정 깊이 식각되도록 하는 것이 바람직하다.
이때, 제 2 층간 절연막(170)은 총 두께의 2/3 정도 식각되는 것이 바람직하다.
도 2c를 참조하면, 상기 결과물 상부에 평탄화된 HDP 산화막(200) 및 제 2 반사방지막(210)을 순차적으로 형성한다.
다음에, 상기 비트라인 콘택영역을 정의하는 제 2 감광막 패턴(215)을 형성한다.
이때, 제 2 감광막 패턴(215) 사이의 거리인 'D2'는 상기 '도 2a'에 도시된 'D1'보다 작게 형성하는 것이 바람직하다.
도 2d를 참조하면, 제 2 감광막 패턴(215)을 마스크로 자기정렬적 식각 공정을 수행하여 비트라인 콘택홀(220)을 형성한다.
여기서, 상기 자기정렬적 식각 공정은 산화막과 질화막의 식각 선택비 차이에 의해 제 2 반사방지막(210) 및 HDP 산화막(200)이 식각되고, 질화막 스페이 서(190)가 배리어 역할을 하여 제 2 감광막 패턴(215)보다 작은 선폭으로 제 2 층간 절연막(170)이 식각되는 것이 바람직하다.
이때, 제 2 층간 절연막(170) 식각 시 과도 식각되어 하부의 랜딩 플러그 콘택(165)이 소정 깊이 식각되도록 하는 것이 바람직하다.
도 2e를 참조하면, 제 2 감광막 패턴(215), 제 2 반사방지막(210) 및 HDP 산화막(200)을 제거한 후 클리닝 공정을 수행한다.
여기서, 상기와 같은 방법으로 비트라인 콘택홀(220) 형성 시 비트라인 콘택홀(220)과 랜딩 플러그 콘택(165)의 접촉 면적을 확보하여, 콘택 저항을 감소시킬 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 비트라인 콘택홀 상부의 선폭 마진을 확보하여 후속 공정인 저장전극 콘택 형성 시 상기 저장전극 콘택과의 오정렬을 방지하고, 이로 인해 발생하는 브릿지를 방지할 수 있다.
또한, 상기 비트라인 콘택홀 하부의 낫 오픈(Not Open) 현상을 방지하면서, 미세한 선폭을 가지는 비트라인 콘택홀을 형성하여, 콘택 저항을 감소시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 게이트 전극 및 랜딩 플러그 콘택이 구비된 반도체 기판 상부에 층간 절연막 및 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막을 식각하여 비트라인 콘택영역을 노출시키는 실리콘 산화막 패턴을 형성하는 단계;
    상기 실리콘 산화막 패턴 측벽에 질화막 스페이서를 형성하는 단계;
    상기 결과물 상에 평탄화된 HDP 산화막을 형성하는 단계; 및
    상기 HDP 산화막 및 층간 절연막을 식각하여 상기 랜딩 플러그 콘택이 노출되는 비트라인 콘택홀을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 비트라인 콘택홀은 자기정렬적인 식각 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 비트라인 콘택홀은 산화막과 질화막의 식각 선택비를 이용한 식각 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 HDP 산화막 상부에 반사방지막 및 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 반사방지막, HDP 산화막 및 층간 절연막을 식각하되, 상기 층간 절연막은 질화막 스페이서가 배리어로 사용되어 상기 감광막 패턴의 선폭보다 작은 선폭으로 식각되는 단계; 및
    상기 감광막 패턴, 반사방지막 및 HDP 산화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 질화막 스페이서를 형성하는 단계에서 과도 식각이 수행되어 하부의 층간 절연막이 일부 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 실리콘 산화막은 실리콘 리치 산화막(Silicon Rich Oxide)인 것을 특징으로 하는 반도체 소자의 제조 방법.
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